DE4028488C2 - Verfahren zur Herstellung einer Halbleiterspeichervorrichtung - Google Patents

Description

Die Erfindung betrifft ein Verfahren zur Herstellung einer Halbleiterspeichervorrichtung, insbesondere betrifft die Erfindung ein Verfahren zur Kontaktherstellung bei einem MOSFET, wie es aus der JP-A 64-756 bekannt ist.

In jüngster Zeit wurde aufgrund der Fortschritte auf dem Gebiet der Halbleitertechnik, insbesondere aufgrund der weiterentwickelten Feinverarbeitungsmethoden ein beträcht­ licher Fortschritt bei DRAMs vom MOS-Typ bezüglich hoher Integrationsdichte und großer Speicherkapazität erzielt.

Allerdings stellt die hohe Speicherintegration insoweit ein Problem dar, als die Flache eines zur Datenspeicherung (Ladungsspeicherung) verwendeten Kondensators abnimmt, was zu einem häufig verfälschten Lesevorgang des Speicherinhalts oder zur Erzeugung sogenannter Soft-Fehler führt, verursacht durch die Zerstörung des Speicherinhalts durch α-Strahlen oder dergleichen.

Um dieses Problem zu lösen und zu einer höheren Integra­ tionsdichte bei erhöhter Speicherkapazität zu gelangen, wurde eine laminierte Speicherzellenstruktur vorgeschlagen, bei der ein MOS-Kondensator in einer Speicherzeller-Zone und eine Kondensatorelektrode elektrisch mit einer Elektrode eines auf einem Halbleitersubstrat ausgebildeter Schalt­ transistors verbunden ist, um dadurch die Flache des MOS- Kondensators zu erhöhen und die elektrostatische Kapazität des MOS-Kondensators wesentlich heraufzusetzen.

Figs. 55a bis 55c zeigen eine derartige laminierte oder schichtweise aufgebaute Speicherzelle (JP-A 64-756). Eine Speicherzellen­ zone wird dadurch gebildet, daß ein p-leitendes Silicium­ substrat 101 durch eine als Bauelement-Trennung dienende Isolierschicht 102 abgetrennt wird. In der Speicherzellen­ zone ist zwischen Source- und Drainzonen 104a und 104b ei­ ner n-leitenden Diffusionsschicht eine Gateelektrode 107 gebildet, wobei zwischen der Gateelektrode 106 und den Source- und Drainzonen 104a und 104b eine Gateisolier­ schicht 105 liegt, wodurch als Schalttransistor ein MOSFET gebildet wird. Weiter ist auf dem MOSFET eine erste Konden­ satorelektrode 110 gebildet. Diese ist über ein in einer Isolierschicht 107 ausgebildetes Speicherknoten-Kontaktloch 108 mit der Sourcezone 104a des MOSFETs kontaktiert, und die Kondensatorelektrode bedeckt die Gateelektrode 106 des MOSFETs sowie eine Gateelektrode (Wortleitung) eines be­ nachbarten MOSFET. Zur Bildung eines Kondensators sind auf der ersten Kondensatorelektrode 110 eine Kondensator-Iso­ lierschicht 111 und eine zweite Kondensatorelektrode 112 nacheinander auflaminiert. Die laminierte Speicherzelle wird folgendermaßen hergestellt:

In der laminierten Speicherzelle werden Source-/Drainzonen 104a und 104b der n-leitenden Diffusionsschicht in einem p- leitenden Siliciumsubstrat 101 gebildet, und jede der Ga­ teelektroden 106 wird zwischen den Source-/Drainzonen 104a und 104b über die Gateisolierschicht 105 gebildet, wodurch ein MOSFET als Schalttransistor gebildet wird.

Als nächstes wird über dem gesamten Substrat 101 eine Siliciumoxidschicht als Isolierschicht 107 gebildet, und dann wird für den Kontakt mit der Drainzone 104a ein Speicherknoten-Kontaktloch 108 gebildet, um dadurch ein Muster einer ersten Kondensatorelektrode 110 aus einer stark dotierten polykristallinen Siliciumschicht zu er­ halten.

Anschließend werden auf der ersten Kondensatorelektrode 110 eine Kondensator-Isolierschicht 111 aus Siliciumoxid oder dergleichen und eine zweite polykristalline Siliciumschicht (Polysiliciumschicht) 112 aufgebracht.

Danach wird die Polysiliciumschicht 112 einer Ionenimplan­ tation unterzogen, zum Beispiel mit Phosphorionen, um an­ schließend 120 Minuten lang einer Wärmebehandlung bei 900°C unterzogen zu werden, damit eine stark dotierte Polysili­ ciumschicht mit einem gewünschten Leitvermögen entsteht.

Die stark dotierte Polysiliciumschicht wird einer Muster­ bildung unterzogen, um einen MOS-Kondensator zu erhalten, bei dem eine Kondensator-Isolierschicht 111 zwischen der zweiten Kondensatorelektrode 112 und der ersten Kondensa­ torelektrode 110 eingebettet liegt.

Schließlich wird auf der so gebildeten Polysiliciumschicht eine Zwischenisolierschicht 107' gebildet, in der ein Bit­ leitungs-Kontaktloch 113 ausgebildet wird. Weiterhin wird in dem Bitleitungs-Kontaktloch 113 eine Bitleitung aus bei­ spielsweise Molybdänpolycid gebildet, worauf eine Zwischen­ isolierschicht 107' erzeugt wird, um eine Speicherzelle zu erhalten, die einen MOSFET und einen MOS-Kondensator um­ faßt.

Bei einer solchen Struktur läßt sich die Speicherknoten­ elektrode bis zu einer Position oberhalb der Bauelement- Trennzone verlängern, und die Stufendifferenz der Speicher­ elektrode läßt sich ausnutzen, um die Kapazität des Konden­ sators um das Mehrfache und bis zum einigen Zehnfachen ge­ genüber einer Planarstruktur zu erhöhen.

Allerdings hat ein DRAM mit einer derartigen laminierten Speicherzellenstruktur folgenden Nachteil: Mit erhöhter Speicherintegration muß der Abstand (11 in Fig. 55a) zwi­ schen dem Speicherknoten-Kontaktloch und der Gateelektrode sowie ein Abstand (12 in Fig. 55b) zwischen dem Bitlei­ tungs-Kontaktloch und der Gateelektrode verkürzt werden. Dies hat zur Folge, daß zwischen dem Speicherknoten und der Gateelektrode sowie zwischen der Bitleitung und der Gate­ elektrode leichter ein Kurzschluß entsteht, so daß die Zu­ verlässigkeit des Bauelements nicht besonders hoch ist.

Mit zunehmender Speicherintegration wird es noch schwie­ riger, eine große Kapazität für den Kondensator zu gewähr­ leisten.

Selbst dann, wenn sich die Speicherknotenelektrode bis zu einer Position oberhalb der Bauelement-Trennzone erstreckt, ist die Fläche des flachen Teils der Speicherknotenelektro­ de noch sehr klein. Wenn die Speicherknotenelektrode dicker gemacht wird, um den Seitenbereich auszunutzen, erhöht sich die Stufendifferenz der Speicherelektrode, und wenn deshalb das Bitleitungs-Kontaktloch in der oberen Schicht des Kon­ densators hergestellt wird, kommt es zu einer überlangen Überätzzeit, da der Abstand von der oberen Schicht und dem Substrat groß ist, was zu einer möglichen Herabsetzung der Zuverlässigkeit des Bauelements führt.

Weiterhin wird mit ansteigender Speicherintegration der Ab­ stand zwischen den leitenden Schichten in dem Kontaktloch spürbar klein, mit dem Ergebnis, daß die leitenden Schich­ ten zu Kurzschlüssen durch die Zwischenisolierschicht 107 neigen. Da die Zwischenisolierschicht während der Bildung des Kontaktlochs geätzt wird, wird die Schicht beeinträch­ tigt, was Hauptursache für die Entstehung von Kurzschlüssen ist.

Die JP-A 64-756 offenbart ein Halbleiterspeiche-Bauelement mit einem MOSFET, der eine Gateelektrode, eine Sourcezone und eine Trennzone aufweist. Eine Bitleitung kontaktiert die Source- oder Drainzone des MOSFETs über ein Bitleitungs- Kontaktloch, welches in einer Isolierschicht des MOSFET ausgebildet ist. Ein Kondensator ist über einer Zone des MOSFET ausgebildet. Dabei ist die Gateelektrode des MOSFET mit einer Isolierschicht überzogen, in der ein Speicher­ knoten-Kontaktloch ausgebildet ist, so daß nach Auftragen einer Speicherknotenelektrodenschicht ein Kontakt zur Source- oder Drainzone hergestellt wird. Anschließend wird auf der Speicherknotenelektrodenschicht nacheinander eine Konden­ satorisolierschicht und eine Plattenelektrode aufgetragen. Zusätzlich weist das Halbleiter-Speicherbauelement ein erstes Kontaktloch auf, welches in einer über der Gateelektrode gebildeten, ersten Zwischenisolierschicht ausgebildet ist. Ferner ist ein zweites Kontaktloch vorgesehen, welches in einer zweiten Zwischenisolierschicht über einer elektrisch leitenden Schicht gebildet ist, welche in dem ersten Kon­ taktloch bis zu einer Höhe eingebettet ist, die höher liegt als die Gateelektrode, so daß es mit der elektrisch leitenden Schicht in Kontakt steht.

Weiterhin offenbart der Artikel "A spread stacked capacitor (SSC) cell for 64 MBit DRAMs" in IEEE/IEDM 89-31, 2.3.1 ff. von Inoue et. al. ebenfalls ein Verfahren zur Herstellung eines Halbleiter-Speicherbauelementes, bei dem vor der Ausbildung einer Speicherknotenelektrode, einer Kondensator- Isolierschicht und einer Plattenelektrode eine Bitleitung ausgebildet wird, so daß der Kondensator oberhalb der Bitleitung angeordnet ist.

Es ist Aufgabe der Erfindung, ein Verfahren zur Herstellung eines Halbleiter-Speicherbauelements vorzusehen, bei dem die von der Speicherzelle belegte Fläche verkleinerbar ist, während jegliche Kurzschlüsse zwischen dem Speicherknoten und der Gateelektrode sowie zwischen dem Speicherknoten und der Bitleitung vermieden werden.

Diese Aufgabe wird mit den Merkmalen des Anspruchs 1 bzw. 2 gelöst.

Bei dem erfindungsgemäßen Verfahren zur Herstellung eines Halbleiter-Speicherbauelements wird in einem Halbleitersub­ strat ein MOSFET ausgebildet. Auf der Gateelektrode des MOSFETs wird zunächst eine Gate-Isolierschicht auf und seitlich der Gateelektrode ausgebildet, anschließend eine erste Zwischenisolierschicht gebildet und ein erstes Kontaktloch erzeugt, um einen Teil der Oberfläche des Substrats freizulegen, damit dieser in Kontakt mit mindestens einer Zone von der Source- und der Drainzone des MOSFETs gelangt. In dem ersten Kontaktloch wird eine elektrisch leitende Schicht eingebettet, damit diese eine Position höher als die Gateelektrode einnimmt. über der elektrisch leitenden Schicht wird eine zweite Zwischenisolierschicht gebildet. Ein Teil der zweiten Zwischenisolierschicht wird selektiv entfernt, um die elektrisch leitende Schicht frei­ zulegen, und die ersten und zweiten Kontaktlöcher bilden ein Kontaktloch von dem Speicherknoten-Kontaktloch und dem Bitleitungs-Kontaktloch.

Vorzugsweise umfaßt die Erzeugung eines ersten Kontaktlochs einen Ätzschritt zum ätzen der ersten Zwischenisolier­ schicht derart, daß die Querschnittsfläche des ersten Kon­ taktlochs an höher als die Gateelektrode liegenden Ab­ schnitten größer ist.

Es wird bevorzugt, die erste Zwischenisolierschicht bis zu einer Höhe hinabzuätzen, die niedriger ist als die Ober­ seite der eingebetteten leitenden Schicht, nachdem der Schritt zum Einbetten der leitenden Schicht erfolgt ist und bevor die zweite Zwischenisolierschicht gebildet wird, um anschließend darauf eine neue Zwischenisolierschicht zu bilden.

Weiterhin wird bevorzugt, die Oberfläche der eingebetteten leitenden Schicht zu oxidieren, um eine Isolierschicht zu erhalten, nachdem der Ätzschritt für die erste Zwischeniso­ lierschicht stattgefunden hat, und bevor die zweite Zwi­ schenisolierschicht gebildet wird.

Mit der oben angegebenen Ausgestaltung wird zur Zeit der Bildung der Speicherknoten- und/oder der Bitleitungs-Kon­ taktlöcher erfordert, nicht das Substrat freizulegen, son­ dern das zuvor eingebettete elektrisch leitende Material bis zu einer Position freizulegen, die höher liegt als die Gateelektrode, wodurch die Ätzzeit verkürzt werden kann.

Wenn die Höhe des elektrisch leitenden Materials und die Höhe der Gateelektrode unter Berücksichtigung der Ätzge­ schwindigkeit der Zwischenisolierschicht auf geeignete Werte eingestellt werden, läßt sich jeglicher Kurzschluß zwischen der Gateelektrode und dem zweiten Kontaktloch auch dann vollständig verhindern, wenn das zweite Kontaktloch gegenüber dem leitenden Material versetzt ausgebildet wird.

Da weiterhin das Ausmaß des Überätzens im Vergleich zur di­ rekten Herstellung des zu dem Substrat führenden Kontakt­ lochs reduziert werden kann, läßt sich das Problem vermei­ den, daß das Substrat geätzt und damit die Zuverlässigkeit der Speicherzelle beeinträchtigt wird.

Weiterhin wird das leitende Material so ausgebildet, daß es sich im oberen Bereich erweitert, so daß die Kontaktfläche groß ist. Im Ergebnis läßt sich der Kontaktwiderstand her­ absetzen, und man erhält eine Speicherzelle mit hervorra­ gendem Betriebsverhalten.

Wenn bei einer derartigen Struktur das leitende Material wunschgemäß so ausgebildet wird, daß es sich an einer Stel­ le, die höher als die Gateelektrode liegt, erweitert und sich mit der Gateelektrode überlappt, kann das leitende Ma­ terial als Ätzstopper während der Bildung des zweiten Kon­ taktlochs fungieren, so daß jeglicher Kurzschluß zwischen dem zweiten Kontaktloch und der Gateelektrode zuverlässig verhindert wird.

Weiterhin läßt sich das Polysilicium vorab während der Bil­ dung des ersten Kontaktlochs und nach der Bildung des er­ sten Kontaktlochs als Ätzstopper aufbringen, und zur Bil­ dung einer Isolierschicht wird das Polysilicium oxidiert. Im Ergebnis wird jeglicher Kurzschluß zwischen dem ersten Kontaktloch und der Gateelektrode vollständig verhindert.

Da weiterhin das ätzen zum Freilegen des Substrats nur für die Isolierschicht unterhalb des Polysiliciumfilms erfor­ derlich ist, läßt sich eine Beschädigung des Substrats mi­ nimieren.

Ein Kondensator kann höher gebildet werden als die Bitlei­ tung. Somit läßt sich die Herstellung der Speicherknoten­ elektrode vereinfachen, und die Kondensatorfläche läßt sich relativ groß ausbilden. Weiterhin ist es nicht mehr notwen­ dig, die Plattenelektrode einer Musterbildung innerhalb des Zellen-Feldes einer Musterbildung zu unterziehen, wodurch die Zuverlässigkeit erhöht wird. Wenn außerdem die Spei­ cherknotenelektrode so hergestellt wird, daß sie eine lami­ nierte Schichtstruktur besitzt, läßt sich eine ausreichende Kondensatorkapazität gewährleisten.

Wenn die in dem Speicherknoten-Kontaktloch eingebettete elektrisch leitende Schicht so gebildet wird, daß sie sich zu der Bauelement-Trennzone erstreckt, läßt sich die ebene Fläche des Kondensators groß machen.

Wenn das zweite Kontaktloch für den Kontakt mit der elek­ trisch leitenden Schicht oberhalb der Bauelement-Trennzone ausgebildet wird, spielt die eingebettete leitende Schicht die Rolle eines leitenden Kontaktflächenstücks. Da dieses leitende Kontaktflächenteil der eingebetteten leitenden Schicht dadurch gebildet wird, daß die leitende Schicht in dem zuvor selbstausrichtend mit der Gateelektrode ausgebil­ deten ersten Kontaktloch eingebettet wird, so daß das lei­ tende Kontaktstück selbstausrichtend bezüglich der Gate­ elektrode gebildet wird, ist es nicht notwendig, eine Aus­ richtungs-Toleranz vorzusehen, und der von dem Kontaktstück belegte Flächenbereich kann kleiner sein als bei herkömmli­ chen Anschlußkontaktstücken, welche durch Musterbildung in der Polysiliciumschicht oder dergleichen gebildet wurden. Selbst wenn das zweite Speicherknoten-Kontaktloch oder das zweite Bitleitungs-Kontaktloch mit dem Kontaktstück fehl­ ausgerichtet ist, besteht keine Gefahr eines Kurzschlusses zu der Gateelektrode. Es ist deshalb nicht notwendig, ein großes Kontaktstück auszubilden, um eine Ausrichtungs-Tole­ ranz zu schaffen. Aus diesem Grund ist es auch möglich, gleichzeitig Kontaktstücke an beiden Seiten der Gateelek­ trode auszubilden. Für gewöhnlich wird ein Kontaktstück so gebildet, daß es sich mit der Gateelektrode überlappt, wo­ bei eine Fehlausrichtungs-Toleranz berücksichtigt wird. Wenn die Gateelektrode einer Musterbildung mit minimalen Verarbeitungs-Bemessungsgrößen unterzogen wird, ist es un­ möglich, das Kontaktstück an beiden Seiten der Gateelek­ trode auszubilden. Da erfindungsgemäß jedoch nicht die Not­ wendigkeit besteht, eine solche Fehlausrichtungs-Toleranz zu berücksichtigen, lassen sich Kontaktstücke an beiden Seiten der Gateelektroden bilden, wie oben ausgeführt wur­ de.

Wenn weiterhin die Struktur derart ausgebildet ist, daß das zweite Kontaktloch mindestens in einer Richtung größer ist als das elektrisch leitende Material, läßt sich auch an der Seitenfläche des eingebetteten leitenden Materials ein elektrischer Kontakt erreichen, so daß die Kontaktfläche größer ist als in dem Fall, bei dem der elektrische Kontakt lediglich an der Oberseite erfolgt. Man erhält also eine Verringerung des Kontaktwiderstands.

Wenn sich die die Speicherknoten-Kontaktlöcher zweier be­ nachbarter MOSFETs bildenden zweiten Kontaktlöcher in einer Lage befinden, in der sie sich an der Seite öffnen, die der Bitleitung gegenüberliegt, so können die Speicherknoten­ elektroden der MOSFETs groß gestaltet werden, und man kann die Kapazität der Kondensatoren erhöhen.

Im folgenden werden Ausführungsbeispiele an­ hand der Zeichnungen näher erläutert. Es zeigen:

Fig. 1a bis 1d ein DRAM mit laminiertem Speicherzellenauf­ bau gemäß einer ersten Ausführungsform

Fig. 2a bis 9d Ansichten zur Veranschaulichung der Her­ stellungsschritte bei der Herstellung des DRAMs mit dem laminierten Speicherzellenaufbau nach Fig. 1,

Fig. 10a bis 10d einen DRAM gemäß einer zweiten Ausfüh­ rungsform,

Fig. 11a bis 11d eine dritte Ausführungsform eines DRAMs,

Fig. 12a bis 17d Ansichten zur Veranschaulichung der Her­ stellungsschritte bei einem Verfahren zum Herstel­ len eines DRAMs mit laminiertem Speicherzellenauf­ bau gemäß einer vierten Ausführungsform der Erfin­ dung,

Fig. 18a bis 18d einen DRAM gemäß einer fünften Ausfüh­ rungsform,

Fig. 19a bis 19c einen DRAM gemäß einer sechsten Ausfüh­ rungsform,

Fig. 20a bis 30b Ansichten von Herstellungsschritten eines Verfahrens zum Herstellen des DRAMs mit laminierter Speicherzellenstruktur gemäß der sechsten Ausfüh­ rungsform,

Fig. 31a und 31b einen DRAM gemäß einer siebten Ausfüh­ rungsform,

Fig. 32a bis 38b Herstellungsschritte eines Verfahrens zum Herstellen des DRAMs nach der sechsten Ausführungs­ form,

Fig. 39a bis 39d einen DRAM mit laminierter Speicherzel­ lenstruktur gemäß einer achten Ausführungsform,

Fig. 40a bis 40c einen DRAM mit laminierter Speicherzel­ lenstruktur gemäß einer neunten Ausführungsform,

Fig. 41a bis 41b einen DRAM mit laminierter Speicherzel­ lenstruktur gemäß einer zehnten Ausführungsform,

Fig. 42a und 42b einen DRAM mit laminierter Speicherzel­ lenstruktur gemäß einer elften Ausführungsform,

Fig. 43a und 43b einen DRAM mit laminierter Speicherzel­ lenstruktur gemäß einer zwölften Ausführungsform,

Fig. 44a bis 44d einen DRAM mit laminierter Speicherzel­ lenstruktur gemäß einer dreizehnten Ausführungsform,

Fig. 45a bis 45c Diagramme zur Veranschaulichung der Her­ stellungsschritte für ein DRAM gemäß der dreizehn­ ten Ausführungsform,

Fig. 46a bis 54d Herstellungsschritte eines Verfahrens zum Herstellen eines DRAMs mit der laminierten Spei­ cherzellenstruktur gemäß einer vierzehnten Aus­ führungsform der Erfindung, und

Fig. 55 ein herkömmliches DRAM mit laminierter Speicher­ zellenstruktur.

Fig. 1a bis 1d zeigen eine Draufsicht eines DRAMs mit lami­ nierter Speicherzellenstruktur, wobei der Ausschnitt zwei benachbarten Bits in Bitleitungs-Richtung des DRAMs ent­ spricht, beziehungsweise Schnittansichten des DRAMs entlang der Linien A-A', B-B' und C-C' in Fig. 1a.

Merkmale der DRAMs bestehen darin, daß eine Gateelektrode 6 eines MOSFETs an ihrer Oberseite und an den Seitenwänden von Isolierschichten 7 und 8 bedeckt ist und ein Bitlei­ turigs-Kontaktloch sowie ein Speicherknoten-Kontaktloch mit Source- und Drainzonen 4a, 4b und außerdem mit einer poly­ kristallinen Siliciumschicht (Polysiliciumschicht) 16 in Kontakt stehen, die in enger Lagebeziehung zu der Gateelek­ trode bis zu einer Stelle eingebettet ist, die höher liegt als die Gateelektrode 6. Andere Teile entsprechen im we­ sentlichen dem herkömmlichen DRAM mit laminierter Speicher­ zelienstruktur.

Im einzelnen: In einem p-leitenden Siliciumsubstrat mit ei­ nem spezifischen Widerstand von etwa 5 Ωcm ist eine Iso­ lierschicht 2 für die Bauelement-Trennung ausgebildet. In einem von der Isolierschicht 2 separierten, aktiven Bereich sind zur Bildung eines MOSFETs die n-leitenden Diffusions­ schichten 4a und 4b als Source- beziehungsweise Drainzone sowie die Gateelektrode 6 zwischen Source-/Drainzone über einer Gateisolierschicht 5 vorgesehen. Auf dem MOSFET ist eine Zwischenisolierschicht 23 vorgesehen, die ihrerseits mit einem Kontaktloch geöffnet ist. Die Polysiliciumschicht 16 ist als eingebettete Schicht so ausgebildet, daß sie mit den n-leitenden Diffusionsschichten 4a und 4b über das Kon­ taktloch verbunden ist, welches sich in der Zwischeniso­ lierschicht 23 öffnet. Mit der Polysiliciumschicht 16 steht eine Speicherknotenelektrode 20 in Kontakt, auf der zur Bildung eines Kondensators eine Kondensator-Isolierschicht 21 und eine Plattenelektrode 22 nacheinander gebildet sind. Eine Bitleitung 25 ist durch ein Bit-Kontaktloch gebildet, welches in der Zwischenisolierschicht 23 ausgebildet ist.

Auf diese Weise sind mehrere derartige Gateelektroden 6 als Wortleitungen nacheinander in einer Richtung des Speicher­ feldes angeordnet.

Im folgenden soll anhand der Zeichnungen erläutert werden, wie der DRAM hergestellt wird.

Fig. 2 bis 9 veranschaulichen Verarbeitungsschritte des Herstellungsverfahrens für den DRAM, wobei a bis c in jedem Schritt eine Draufsicht auf den DRAM mit zwei benachbarten Bits in Richtung der Bitleitung und Schnittansichten des DRAMs entlang der Linien A-A' und B-B' in den Fig. 2 bis 9 sind.

Wie in den Fig. 2a bis 2c gezeigt ist, wird zunächst auf einem Siliciumsubstrat 1, welches einen spezifischen Wider­ stand von etwa 5 Ωcm aufweist, eine Bauelement-Trennschicht 2 ausgebildet, und weiterhin wird eine p-leitende Diffusi­ onsschicht 3 als Durchbruchsperre gebildet, beides nach dem urspünglichen LOCOS-Verfahren. Dann wird eine etwa 10 nm dicke Siliciumoxidschicht als Gateisolierschicht 5 durch thermische Oxidation gebildet. Weiterhin wird auf der ge­ samten Gateisolierschicht 5 eine polykristalline Silicium­ schicht, eine metallische Schicht oder eine Silizidschicht als Material für eine Gateelektrode 6 aufgebracht, auf der eine Isolierschicht 7, zum Beispiel eine Siliciumoxid­ schicht mit einer Dicke von etwa 100 bis 300 nm, durch Niederschlagung aus der Dampfphase (CVD-Verfahren) aufgebracht wird, und anschließend werden die Gateelektrode 6 und die darauf gebildete Isolierschicht 7 gleichzeitig einer photolithographischen Musterbildung und einem aniso­ tropen Ätzvorgang unterzogen.

Anschließend werden unter Verwendung der Gateelektrode 6 als Maske zur Ausbildung der Source- und Drainzonen 4a, 4b als n-leitende Diffusionsschicht As-Ionen in das Silicium­ substrat 1 injiziert, wodurch ein MOSFET als Schalttransi­ stor gebildet wird. Die Tiefe der Diffusionsschicht wird beispielsweise auf etwa 150 nm eingestellt. Dann wird eine Isolierschicht in Form einer Siliciumoxidschicht von etwa 100 nm Dicke oder weniger auf der gesamten Isolierschicht 7 unter Verwendung des CVD-Verfahrens aufgebracht und einer reaktiven Ionenätzung unterzogen, damit selbstausrichtend an den Seiten der Gateelektrode 6 eine Seitenwand-Isolier­ schicht 8 stehenbleibt.

Anschließend wird, wie in der Fig. 3a bis 3c zu sehen ist, eine etwa 20 nm dicke Siliciumoxidschicht 9 durch thermi­ sche Oxidation auf dem so erhaltenen Substrat gebildet, und dann wird nach dem CVD-Verfahren als Zwischenschicht-Iso­ lierfilm oder Zwischenschicht-Isolierschicht (im folgenden Zwischenisolierschicht) eine Siliciumoxidschicht 13 auf dem gesamten Substrat ausgebildet.

Wie in den Fig. 4a bis 4c zu sehen ist, wird die Silicium­ oxidschicht 13 dann einer photolithographischen Musterbil­ dung und einem reaktiven Ionenätzen unterzogen, um auf diese Weise ein erstes Speicherknoten-Kontaktloch 14 und gleichzeitig ein erstes Bitleitungs-Kontaktloch 15 zu er­ halten. In diesem Fall kann auch ein Resistmaterial mit Hilfe eines photolithographischen Verfahrens einer Muster­ bildung unterzogen werden und anschließend einem isotropen und einem anisotropen Ätzvorgang unterzogen werden, um ein Kontaktloch zu bilden, welches oben eine größere Breite be­ sitzt. Weiterhin kann das Resistmaterial mit Hilfe des pho­ tolithographischen Verfahrens der Musterbildung und dann dem anisotropen Ätzvorgang unterzogen werden, um das Kon­ taktloch zu öffnen, und kann weiterhin dem isotropen Ätz­ vorgang unterzogen werden, um lediglich den oberen Bereich des Kontaktlochs zu verbreitern, damit das Kontaktloch sich nach oben aufweitet. Wie in den Fig. 5a bis 5c zu sehen ist, wird auf dem gesamten Substrat eine stark dotierte po­ lykristalline Siliciumschicht 16 derart aufgebracht, daß die Dicke dieses Polysiliciumfilms 16 1/2 oder mehr der kürzeren Seite von den Seiten der Kontaktausnehmungen 14 und 15 beträgt (zu dem Zweck, die Kontaktausnehmungen voll­ ständig einzubetten), woraufhin das gesamte Substrat geätzt wird, bis die Oberfläche der Zwischenisolierschicht 13 freiliegt, womit die Polysiliciumschicht 16 lediglich in den Kontaktausnehmungen verbleibt. In diesem Fall kann die Dotierung der Polysiliciumschicht derart ausgeführt werden, daß eine dünne, polykristalline Siliciumschicht von etwa 50 nm aufgebracht wird. Beispielsweise werden As-Ionen im­ plantiert, und die Polysiliciumschicht wird erneut aufge­ bracht, so daß hier eine Dicke von 1/2 oder mehr der kürze­ ren Seite einer Kontaktausnehmung aufweist. Es werden As- Ionen implantiert, und es wird mit Hilfe des CVD-Verfahrens eine Siliciumoxidschicht aufgebracht und dann einer Wärme­ behandlung unterzogen.

Obschon bei den obigen Schritten die Polysiliciumschicht insgesamt eingebettet und dann erneut geätzt wurde, kann man beispielsweise auch in den Kontaktausnehmungen durch selektives Wachstum eine polykristalline oder monokristal­ line Schicht bilden.

Wie in den Fig. 6a bis 6c gezeigt ist, wird anschließend auf der Substratoberfläche beispielsweise durch thermisches Oxidieren eine Siliciumoxidschicht 17 mit einer Stärke von etwa 20 nm gebildet. Darauf wird mit dem CVD-Verfahren eine 50 nm dicke Siliciumoxidschicht 18 gebildet, und dann wer­ den die Siliciumoxidschichten 17 und 18 photolithographisch bearbeitet und einer reaktiven Ionenätzung ausgesetzt, da­ mit die Siliciumoxidschichten 17 und 18 selektiv entfernt werden und lediglich die Polysiliciumschicht 16 dort frei­ liegt, wo sie den Speicherknoten-Kontaktteilen entspricht.

Nachdem auf diese Weise die Speicherknoten-Kontaktlöcher gebildet sind, wird auf die gesamte Oberfläche des Sub­ strats eine polykristalline Siliciumschicht aufgebracht, dotiert und anschließend photolithographisch behandelt und durch reaktives Ionenätzen zur Musterbildung geätzt, wo­ durch eine Speicherknotenelektrode 20 gebildet wird. Dann wird eine 10 nm dicke Siliciumnitridschicht mit Hilfe des CVD-Verfahrens auf das Substrat aufgebracht, in einer Dampfatmosphäre etwa 30 Minuten lang bei 800°C oxidiert, um eine Siliciumoxidschicht zu bilden, wodurch eine zwei­ schichtige Kondensator-Isolierschicht 21 aus der Silicium­ nitridschicht und der Siliciumoxidschicht gebildet wird. Weiterhin wird auf der Kondensator-Isolierschicht 21 eine Polysiliciumschicht aufgebracht, dotiert, photolithogra­ phisch behandelt und einer reaktiven Ionenätzung unter­ zogen, um dadurch eine Plattenelektrode 22 zu bilden. Danach werden nicht benötigte Teile der Kondensator-Iso­ lierschicht unter Verwendung der Plattenelektrode 22 als Maske entfernt. Auf der Plattenelektrode 22 wird eine Zwischenisolierschicht 23 aus einer Siliciumoxidschicht aufgebracht und zur Glättung einer Wärmebehandlung unter­ zogen (siehe Fig. 7a bis 7c).

Als nächstes werden gemäß Fig. 8a bis 8d die Zwischeniso­ lierschicht 23 sowie die Siliciumoxidschichten 17 und 18 durch photolithographische Maßnahmen und durch reaktives Ionenätzen selektiv derart entfernt, daß die lediglich den Bitleitungs-Kontaktteilen entsprechenden Bereiche der Poly­ siliciumschicht 16 freiliegen, wodurch ein Bitleitungs-Kon­ taktloch 24 entsteht.

Wie in den Fig. 9a bis 9d gezeigt ist, wird auf die gesamte Oberfläche des Substrats eine polykristalline Silicium­ schicht aufgebracht, dotiert und anschließend mit einem photolithographischen Verfahren bearbeitet und durch reak­ tives Ionenätzen geätzt, um durch diese Musterbildung eine Bitleitung 25 zu erzeugen. Die Bitleitung ist hier als po­ lykristalline Silicium-Einzelschicht ausgebildet, jedoch kann die Bitleitung auch eine Polysiliciumschicht und eine Silizidschicht, die miteinander laminiert sind, umfassen.

Anschließend wird als Schutzschicht eine Siliciumoxid­ schicht 26 gebildet. In diesem Zustand ist der in den Fig. 1a bis 1d dargestellte DRAM vervollständigt.

Bei dem vorliegenden Herstellungsverfahren verkürzt sich die zur Bildung der Kontaktlöcher benötigte Ätzzeit, da die Speicherknoten-Kontaktlöcher und Bitleitungs-Kontaktlöcher als vorab mit der zu einer Stelle oberhalb der Gateelek­ trode eingebetteten Polysiliciumschicht kontaktiert gebil­ det werden.

Selbst wenn es erwünscht ist, beim vorliegenden Ausfüh­ rungsbeispiel als Bitleitungs-Kontaktloch ein solches Kon­ taktloch herzustellen, welches ein hohes Längen/Breiten- Verhältnis aufweist, so läßt sich daher vermeiden, daß das Substrat durch Überätzung exzessiv geätzt wird, so daß man eine zuverlässige Speicherzelle realisieren kann.

Da außerdem jeglicher Kurzschluß der Gateelektrode aufgrund von Fehlausrichtung bei dem photolithographischen Verfahren vermieden werden kann und eine Toleranz für die Fehlaus­ richtung des Musters nicht notwendig ist, kann die Spei­ cherzelle einen sehr kleinen Aufbau besitzen.

Ausführungsbeispiel 2

Im folgenden wird eine zweite Ausführungsform der erfin­ dungsgemäßen Zellenstruktur eines DRAMs erläutert, bei der insbesondere gezielt ein Kurzschluß der Gateelektrode durch Kontakt-Fehlausrichtung verhindert wird.

Dieser in den Fig. 10a bis 10d dargestellte DRAM besitzt einen Aufbau, bei dem die Kontaktfläche oberhalb der Gate­ elektroden 6 erweitert ist.

Beim Herstellen einer solchen Struktur werden Speicherkno­ ten- und Bitleitungs-Kontaktlöcher einer Musterbildung un­ terzogen und dann isotrop mit verbliebenem Resistmaterial geätzt, um dadurch obere Kanten 27 des Musters zu beseiti­ gen. Anschließend werden Kontaktlöcher durch reaktives Io­ nenätzen gebildet. Es werden ähnliche Schritte wie beim er­ sten Ausführungsbeispiel durchgeführt, zum Beispiel wird lediglich innerhalb der Kontaktlöcher polykristallines oder monokristallines Silicium durch Wachstum gebildet, darauf wird eine Siliciumoxidschicht 18 gebildet, es werden in dieser Schicht Kontaktlöcher ausgebildet, und so weiter.

Ausführungsbeispiel 3

Wie in den Fig. 11a bis 11d gezeigt ist, werden Speicher­ knoten- und Bitleitungs-Kontaktlöcher hergestellt, ledig­ lich innerhalb der Kontaktlöcher wird durch selektives Wachstum polykristallines oder monokristallines Silicium zur Bildung einer Polysiliciumschicht 28 erzeugt, so daß die Dicke der gewachsenen Schicht größer wird als die Tiefe der Kontaktlöcher. Bei den Fig. 10 und 11 befinden sich die oberen erweiterten Teile der Kontaktlöcher auf einer Höhe, die oberhalb der Gateelektroden liegt, und für die Fehlaus­ richtung kann eine hohe Grenze gezogen werden. Im Ergebnis: Es ist nicht notwendig, eine Toleranz für das Muster vorzu­ sehen, so daß eine sehr klein ausgebildete Speicherzelle realisiert werden kann.

Ausführungsbeispiel 4

Bei den obigen Ausführungsbeispielen wurden die Speicher­ knoten- und die Bitleitungs-Kontaktlöcher gleichzeitig ge­ bildet durch Abflachen der Zwischenisolierschicht und durch Bearbeiten dieser Schicht mit photolithographischem Verfah­ ren und mit reaktivem Ionenätzen. Im folgenden soll anhand der Fig. 12 bis 17 eine vierte Ausführungsform erläutert werden, bei der eine noch kleinere Speicherzelle realisiert werden kann, indem die obigen Schritte weiter verbessert werden.

Bis zur Bildung der Gateelektroden 6 und zum Stehenlassen der Seitenwand-Isolierschicht 8 an den Seiten der Gateelek­ troden 6 werden zunächst die gleichen Schritte wie beim er­ sten Ausführungsbeispiel ausgeführt. Anschließend werden nacheinander eine Siliciumoxidschicht 9 mit einer Dicke von 20 nm, eine Siliciumnitridschicht mit einer Stärke von 10 bis 20 nm und eine Polysiliciumschicht 11 mit einer Stärke von 50 nm durch thermische Oxidation aufgebracht, und dann wird darauf eine Zwischenisolierschicht 13 aus Phosphorglas oder dergleichen gebildet. In diesem Fall kann die Zwi­ schenisolierschicht 13 durch Wärmebehandlung abgeflacht werden, wie in den Fig. 12a bis 12c zu sehen ist, oder sie kann völlig unbehandelt bleiben.

Anschließend wird gemäß Fig. 13a bis 13c das so erhaltene Substrat mit photolithographischem Verfahren und mittels reaktivem Ionenätzen bearbeitet, um ein Muster in der Zwi­ schenisolierschicht 13 auszubilden, und es werden gleich­ zeitig erste Speicherknoten-Kontaktlöcher 14 und erste Bit­ leitungs-Kontaktlöcher 15 gebildet. Wenn in diesem Fall die Ätzbedingungen derart gewählt sind, daß die Ätzgeschwindig­ keit der Polysiliciumschicht 11 hinreichend kleiner ist als die Ätzgeschwindigkeit für die Zwischenisolierschicht 13, fungiert die Polysiliciumschicht 11 als Ätzstopper, mit dem Ergebnis, daß selbst dann, wenn eine Distanz zwischen dem ersten Speicherknoten-Kontaktloch 14 und der Gateelektrode 6 oder ein Abstand zwischen dem ersten Bitleitungs-Kontakt­ loch 15 und der Gateelektrode 6 sehr klein ist, jeglicher Kurzschluß zwischen dem Speicherknoten-Kontaktloch und der Gateelektrode 6 sowie zwischen der Bitleitung und der Gate­ elektrode 6 vermieden werden kann.

Nach den Fig. 14a bis 14c werden Flächen der Polysilicium­ schicht 11, die dem ersten Speicherknoten-Kontaktloch 14 und dem ersten Bitleitungs-Kontaktloch 15 entsprechen, durch isotropes Atzen oder durch chemisches Trockenätzen (CDE) entfernt, um die darunterliegende Siliciumnitrid­ schicht 10 freizulegen.

Wie in den Fig. 15a bis 15c dargestellt ist, wird die Polysiliciumschicht 11, die zumindest an den Seitenwänden des Speicherknoten- und Bitleitungs-Kontaktlochs freiliegt, anschließend oxidiert, um eine Siliciumoxidschicht 12 zu erhalten. In diesem Zusammenhang kann die gesamte Polysi­ liciumschicht 11 oxidiert werden, um die Siliciumoxid­ schicht 12 zu erhalten. Wenn zumindest Teile der verblei­ benden Polysiliciumschicht, die an den Seitenwänden der Kontaktlöcher freiliegen, oxidiert werden, läßt sich das Problem des Kurzschlusses zwischen den Speicherknoten­ elektroden durch die Polysiliciumschicht 11 hindurch oder zwischen den Speicherknotenelektroden und der Bitleitung vermeiden.

In den Fig. 16a bis 16c ist zu sehen, daß Flächen der Siliciumnitridschicht 10 und der darunterliegenden dünnen Siliciumoxidschicht 9, die den ersten Speicherknoten-Kon­ taktlöchern 14 und den ersten Bitleitungs-Kontaktlöchern 15 entsprechen, durch anisotropes Atzen beseitigt werden, um die Oberfläche des Siliciumsubstrat freizulegen. Da nun die Seitenwände und die oberen Bereiche der Gateelektroden von der dicken Isolierschicht bedeckt sind, erreicht das Atzen nicht die Gateelektroden.

Nach der Bildung der ersten Speicherknoten-Kontaktlöcher 14 und der ersten Bitleitungs-Kontaktlöcher 15 wird mit den gleichen Schritten, wie sie oben beschrieben sind, eine Po­ lysiliciumschicht aufgebracht und dann durch erneutes Ätzen in die Kontaktlöcher eingebettet, oder es wird durch selek­ tives Wachstum eine monokristalline oder polykristalline Siliciumschicht erzeugt.

Die anschließenden Schritte entsprechen exakt dem ersten Ausführungsbeispiel. Sie werden anschließend ausgeführt, um die in Fig. 17a bis 17c dargestellte Speicherzelle zu ver­ vollständigen.

Da bei dem vorliegenden Herstellungsverfahren die als Ätz­ stopper fungierende Polysiliciumschicht während der Bildung der ersten Speicherknoten-Kontaktlöcher und der ersten Bit­ leitungs-Kontaktlöcher erzeugt wird, bedarf es keinerlei Toleranzen zur Kompensation von Fehlausrichtungen bezüglich der Gateelektrode, so daß man eine Speicherzelle mit sehr geringen Abmessungen zuverlässig ausbilden kann.

Wenn gemäß dem vorliegenden Ausführungsbeispiel die Spei­ cherknoten-Kontaktlöcher und die Bitleitungs-Kontaktlöcher vorab eingebettet (gefüllt) werden oder durch selektives Wachstum mit Silicium bis zu einer Höhe gefüllt werden, die über die Gateelektroden reicht, läßt sich eine hohe Grenze für die Fehlausrichtung erreichen. Genauer gesagt: Wenn ein Kontaktloch mit einem hohen Längen/Breiten-Verhältnis, wie es bei dem Bitleitungs-Kontaktloch der vorliegenden Spei­ cherzelle der Fall ist, hergestellt wird, um die Oberfläche des Substrats durch den Ätzvorgang zu erreichen, so benö­ tigt dies eine sehr lange Ätzzeit, wodurch die Möglichkeit besteht, daß die Polysiliciumschicht nicht in ausreichendem Maße als Ätzstopper wirken kann. Für den Fall, daß die Po­ lysiliciumschicht so dick gemacht wird, daß sie in ausrei­ chendem Maße als Ätzstopper fungieren kann, selbst wenn die Ätzzeit sehr lange ist, so kann die Siliciumschicht nicht ausreichend im anschließenden Oxidationsschritt oxidiert werden, was zu einem Kurzschlußproblem führen kann.

Durch Ausbilden der Isolierschicht um die Gateelektroden herum, durch Atzen der Zwischenisolierschicht unter Verwen­ dung des polykristallinen Siliciums als Stoppschicht zur einmaligen Bildung flacher Kontaktlöcher und durch an­ schließendes Oxidieren läßt sich eine zuverlässige Spei­ cherzelle realisieren, bei der die Möglichkeit eines Kurz­ schlusses ausgeschaltet ist.

Da weiterhin die Kontaktlöcher vorab bis zu einer Höhe ein­ gebettet werden, die über den Gateelektroden liegt, wird selbst dann, wenn während der zweiten Bildung der Kontakt­ löcher eine Fehlausrichtung stattfindet, ein Kurzschluß mit den Gateelektroden ausgeschlossen. Aus diesem Grund braucht keinerlei Maßnahme gegen eine mögliche Fehlausrichtung ge­ troffen werden, so daß ausreichend Kontaktfläche gewähr­ leistet ist und die Speicherzelle sehr klein baut und zu­ verlässig ist.

Ausführungsbeispiel 5

Beim vorstehend beschriebenen Ausführungsbeispiel 4 wurde während der Zeit der gleichzeitigen Bildung der Speicher­ knoten- und der Bitleitungs-Kontaktlöcher die verbliebene Polysiliciumschicht oxidiert, um das Auftreten von Kurz­ schlüssen zwischen den Kontaktlöchern zu vermeiden. Aller­ dings können beim vorliegenden fünften Ausführungsbeispiel stattdessen die folgenden Schritte durchgeführt werden: Ge­ mäß Fig. 18a bis 18c werden die den Kontaktteilen entspre­ chenden Flächen der polykristallinen Schicht durch einen CDE-Prozeß (chemisches Trockenätzen) beseitigt, es wird auf die gesamte Oberfläche eine Siliciumnitridschicht aufge­ bracht, durch reaktives Ionenätzen behandelt, um die Sub­ stratoberfläche freizulegen, und gleichzeitig wird eine Siliciumnitridschicht 29 stehengelassen.

Vor dem Aufbringen der Siliciumnitridschicht kann bei Be­ darf die Polysiliciumschicht oxidiert werden.

Bei dem vorliegenden Herstellungsverfahren wird selbst dann jeglicher Kurzschluß ausgeschlossen, wenn die Polysilicium­ schicht nicht ausreichend oxidiert werden kann. Da weiter­ hin der Oxidationsschritt zum Oxidieren der Polysilicium­ schicht fortgelassen werden kann, läßt sich die Tiefe eines Übergangs in dem Transistor beim thermischen Oxidieren groß machen, so daß bei dem Transistor das Problem gelöst wird, daß der Transistor bezüglich des Kurzkanaleffekts schwach ist. Dadurch läßt sich die Zellengröße weiter verkleinern.

Selbst in dem Fall, daß die Zwischenisolierschicht aus Phosphorglas besteht, läßt sich das Problem vermeiden, daß Phosphor durch die in den Kontaktlöchern eingebettete poly­ kristalline Siliciumschicht in das Siliciumsubstrat hinab­ diffundiert wird, was in unerwünschter Weise zu einer Ver­ schlechterung des Leistungsvermögens des Transistors oder zu einer Verringerung der Stehspannung für die Isolierung zwischen den Kontaktlöchern führte.

Ausführungsbeispiel 6

Obschon bei den oben erläuterten Ausführungsbeispielen die Bildung der Bitleitungen durchgeführt wurde, nachdem der Kondensator hergestellt war, läßt sich der Kondensator auch nach der Erzeugung der Bitleitungen ausbilden. Da im letzt­ genannten Fall der Kondensator auf den Bitleitungen gebil­ det wird, das heißt, daß die Bitleitungen durch die Plat­ tenelektrode abgeschirmt geschützt liegen, läßt sich jegli­ cher fehlerhafter Betrieb auch bei sehr kleiner Zellengröße vermeiden, wie er durch gegenseitige Störung zwischen zwei benachbarten Bitleitungen möglicherweise entstehen könnte.

Das vorliegende Ausführungsbeispiel 6 wird in Verbindung mit einem DRAM erläutert, bei dem ein Kondensator auf Bit­ leitungen ausgebildet ist.

Fig. 19a zeigt eine Draufsicht auf einen DRAM mit laminier­ ter Speicherzellenstruktur gemäß einer Ausführungsform der Erfindung, wobei die Draufsicht zwei benachbarten Bits in Richtung der Bitleitung des DRAMs entspricht. Fig. 19b und 19c sind Querschnittansichten entlang der Linien A-A' und B-B' in Fig. 19a.

Der vorliegende DRAM unterscheidet sich von dem Ausfüh­ rungsbeispiel 1 hauptsächlich dadurch, daß ein Kondensator in den Schichten oberhalb der Bitleitungen 25 ausgebildet ist, eine Polysiliciumschicht 16 als eine in den Speicher­ knoten-Kontaktlöchern einzubettende Schicht als sich von der Bauelement-Trennzone nach oben extrudierte gebildet wird, und eine Speicherknotenelektrode 20 oberhalb der Bau­ element-Trennzone als Kontakt gebildet wird. Wie beim Aus­ führungsbeispiel 1 werden Gateelektroden 6 an ihren oberen Wänden und an den Seitenwänden mit Isolierschichten 7 und 8 abgedeckt, es werden Bitleitungs-Kontaktlöcher und Spei­ cherknoten-Kontaktlöcher mit der polykristallinen Silicium­ schicht bis zu einer Höhe gefüllt, die höher ist als die der Gateelektroden in Kontaktbeziehung mit der polykristal­ linen Siliciumschicht 16 und auch sehr nahe an den Gate­ elektroden gelegen. Andere Teile sind im wesentlichen die gleichen wie bei dem herkömmlichen DRAM mit laminierter Speicherzellenstruktur. Das heißt: In einem p-leitenden Siliciumsubstrat mit einem spezifischen Widerstand von etwa 5 Ωcm wird eine Isolierschicht 2 zur Bauelement-Trennung ausgebildet. In einem durch die Isolierschicht 2 separier­ ten aktiven Bereich werden n-leitende Diffusionsschichten 4a und 4b als Source- beziehungsweise Drainzone gebildet, außerdem wird die Gateelektrode 6 zwischen diesen Source- und Drainzonen über einer Gateisolierschicht 5 gebildet, um so einen MOSFET herzustellen. Auf dem MOSFET wird eine Zwi­ schenisolierschicht 23 vorgesehen, die ihrerseits durch ein Kontaktloch geöffnet wird. Die Polysiliciumschicht 16 wird als eingebettete Schicht in Kontakt mit den n-leitenden Diffusionsschichten 4a und 4b über das in der Zwischeniso­ lierschicht 23 gebildete Kontaktloch hergestellt. Mit der Polysiliciumschicht 16 wird eine Bitleitung 25 in Kontakt gebracht. Durch das in der Zwischenisolierschicht 23 be­ findliche Kontaktloch wird eine Speicherknotenelektrode 20 gebildet, auf der nacheinander eine Kondensator-Isolier­ schicht 21 und eine Plattenelektrode 22 zur Bildung eines Kondensators vorgesehen werden.

Mehrere solche Gateelektroden 6 werden anschließend in Ein­ richtung des Speicherfeldes aufeinanderfolgend als Wortlei­ tungen angeordnet.

Im folgenden soll anhand der Zeichnungen erläutert werden, wie der DRAM hergestellt wird.

Fig. 20 bis 30 zeigen Arbeitsschritte beim Herstellen des DRAMs, wobei jeweils (a) und (b) in jeder Zeichnung Schnittansichten des zwei benachbarten Bits in Bitleitungs- Richtung des DRAMs entsprechenden DRAM darstellen, und zwar entlang der Linien A-A' und B-B' in Fig. 19a.

Zunächst wird nach den Fig. 20a und 20b nach dem LOCOS-Ver­ fahren auf einem p-leitenden Siliciumsubstrat 1 mit einem spezifischen Widerstand von etwa 5 Ωcm eine Bauelement- Trennschicht 2 sowie eine p-leitende Diffusionsschicht 3 als Durchbruchsperre gebildet. Dann wird eine etwa 10 nm dicke Oxidschicht als Gateisolierschicht 5 durch thermische Oxidation gebildet. Weiterhin wird auf der gesamten Gate­ isolierschicht 5 eine polysiliciumschicht, eine Metall­ schicht oder eine Silizidschicht als Material für eine Gateelektrode 6 gebildet, auf der mittels des CVD-Ver­ fahrens eine etwa 100 bis 300 nm dicke Isolierschicht 7, zum Beispiel eine Siliciumoxidschicht, erzeugt wird, und anschließend werden gleichzeitig die Gateelektroden 6 und die Isolierschicht 7 durch photolithographisches Verfahren und durch anisotropes ätzen einer Musterbildung unterzogen.

Nachdem das mit einem Muster versehene Substrat einer Nach- Oxidation unterzogen wurde, die zum Beispiel bei 850°C stattfindet, werden unter Verwendung der Gateelektrode 6 als Maske As-Ionen in das Siliciumsubstrat 1 injiziert, um Source- und Drainzonen 4a, 4b als n-leitende Diffusions­ schichten zu erhalten, wodurch ein MOSFET als Schalttransi­ stor fertig ist. Die Tiefe der Diffusionsschicht kann zum Beispiel auf etwa 150 nm eingestellt werden. Dann wird eine etwa 100 nm oder weniger dicke Isolierschicht als Silicium­ nitridschicht auf der gesamten Isolierschicht 7 durch An­ wendung des CVD-Verfahrens aufgebracht und einem reaktiven Ionenätzen ausgesetzt, damit eine Seitenwand-Isolierschicht 8 an den Seiten der Gateelektrode 6 selbstausrichtend ste­ henbleibt.

Wie aus den Fig. 21a und 21b hervorgeht, wird eine etwa 20 nm dicke Siliciumoxidschicht 9, eine Siliciumnitridschicht 10 mit einer Dicke von 20 nm und eine 50 nm dicke Polysi­ liciumschicht 11 auf das so erhaltene Substrat durch ther­ mische Oxidation aufgebracht, und anschließend wird aus Phosphorglas eine Siliciumoxidschicht 13 gebildet. Zu die­ ser Zeit kann die Zwischenisolierschicht 13 durch Wärmebe­ handlung abgeflacht werden, sie kann aber auch unbehandelt belassen werden.

Wie aus den Fig. 22a und 22b hervorgeht, wird die Silicium­ oxidschicht 13 dann durch Photolithographie und reaktives Ionenätzen mit einem Muster versehen, um ein erstes Spei­ cherknoten-Kontaktloch 14 und ein erstes Bitleitungs-Ron­ taktloch 15 gleichzeitig zu erhalten. Jetzt besteht das er­ ste Speicherknoten-Kontaktloch 14 bis zu einer Stelle ober­ halb der Bauelement-Trennzone, wie aus Fig. 22b hervorgeht. Außerdem werden die Ätzbedingungen derart eingestellt, daß die Ätzgeschwindigkeit für die Polysiliciumschicht 11 genü­ gend kleiner ist als die Ätzgeschwindigkeit für die Zwi­ schenisolierschicht 13, damit die Polysiliciumschicht 11 als Atzstopper dient. Selbst wenn ein Abstand zwischen dem Speicherknoten-Kontaktloch 14 und der Gateelektrode 6 oder ein Abstand zwischen dem Bitleitungs-Kontaktloch 15 und der Gateelektrode 6 sehr klein ist, ist die Möglichkeit eines Kurzschlusses zwischen der Speicherknotenelektrode und der Gateelektrode 6 oder zwischen der Bitleitung und der Gate­ elektrode 6 praktisch nicht vorhanden.

Wie die Fig. 23a und 23b zeigen, werden diejenigen Flächen­ bereiche der Polysiliciumschicht, die dem ersten Speicher­ knoten-Kontaktloch 14 und dem ersten Bitleitungs-Kontakt­ loch 15 entsprechen, durch isotropes Atzen oder durch che­ misches Trockenätzen (CDE) beseitigt, um die darunterlie­ gende Siliciumnitridschicht 10 freizulegen.

Wie in den Fig. 24a und 24b zu sehen ist, wird die Polysi­ liciumschicht 11, die zumindest an den Seitenwänden der Speicherknoten- und der Bitleitungs-Kontaktlöcher frei­ liegt, oxidiert, um eine Siliciumoxidschicht 12 zu erhal­ ten. In diesem Zusammenhang wurde die gesamte Polysilicium­ schicht 11 oxidiert, um die Siliciumoxidschicht 12 zu bil­ den, es reicht jedoch aus, wenn lediglich Flächen der Poly­ siliciumschicht oxidiert werden, die an den Seitenwänden der Speicherknoten- und der Bitleitungs-Kontaktlöcher frei­ liegen, um durch diese Oxidation die Siliciumoxidschicht 12 zu erhalten. Auf jeden Fall wird, wenn mindestens Teile der verbleibenden Polysiliciumschicht, die an den Seitenwänden der Kontaktlöcher freiliegen, oxidiert werden, das Problem des Kurzschlusses zwischen den Speicherknotenelektroden über die Polysiliciumschicht 11 oder zwischen der Speicher­ knotenelektrode und der Bitleitung verhindert. Wenn in die­ sem Fall weiterhin die Zwischenisolierschicht 13 aus Phos­ phorglas oder dergleichen besteht, kann das Abflachen der Zwischenisolierschicht gleichzeitig erfolgen.

Wie in den Fig. 25a und 25b zu sehen ist, werden diejenigen Bereiche der Siliciumnitridschicht 10 und der darunterlie­ genden Siliciumoxidschicht 9, die den ersten Speicherkno­ ten-Kontaktlöchern 14 und den Bitleitungs-Kontaktlöchern 15 entsprechen, durch anisotropes Atzen entfernt, um die Ober­ fläche des Siliciumsubstrats freizulegen. Gleichzeitig er­ reicht der Ätzvorgang nicht die Gateelektroden, weil die Seitenwände und die oberen Bereiche der Gateelektroden von der dicken Isolierschicht bedeckt sind.

Wie in den Fig. 26a und 26b zu sehen ist, wird auf das ge­ samte Substrat eine stark dotierte Polysiliciumschicht 16 aufgebracht, so daß die Dicke der polykristallinen Sili­ ciumschicht 16 der Hälfte oder mehr der kürzeren der Seiten der Kontaktausnehmungen 14 und 15 entspricht (dies zu dem Zweck, die Kontaktausnehmungen vollständig auszufüllen oder einzubetten), woraufhin das gesamte Substrat geätzt wird, bis die Oberfläche der Zwischenisolierschicht 13 freiliegt, wodurch die Polysiliciumschicht 16 nur in den Kontaktaus­ nehmungen stehenbleibt. In diesem Fall kann die Dotierung der polykristallinen Siliciumschicht derart durchgeführt werden, daß eine dünne polykristalline Siliciumschicht mit einer Dicke von etwa 50 nm aufgebracht wird, beispielsweise As-Ionen implantiert werden, wiederum eine polykristalline Siliciumschicht derart aufgebracht wird, daß die Dicke 1/2 oder mehr der kürzeren Seite einer Kontaktausnehmung be­ trägt, As-Ionen implantiert werden, mittels CVD-Verfahren eine Siliciumoxidschicht aufgebracht wird, und dann das Bauelement einer Wärmebehandlung unterzogen wird.

Obschon die Polysiliciumschicht zur Einbettung über die ge­ samte Fläche aufgebracht wurde, um dann geätzt zu werden, kann auch durch selektives Wachstum lediglich in den Kon­ taktausnehmungen die polykristalline oder monokristalline Siliciumschicht gebildet werden.

Anschließend wird gemäß Fig. 27a und 27b eine etwa 20 nm dicke Siliciumoxidschicht 17 auf der Oberfläche des Sub­ strats gebildet, beispielsweise durch thermisches Oxidie­ ren, es wird darauf durch Anwendung des CVD-Verfahrens eine etwa 50 nm dicke Siliciumoxidschicht 18 aufgebracht und dann werden durch Photolithographie und durch reaktives Ionenätzen die Siliciumoxidschichten 17 und 18 derart behandelt, daß die Schichten 17 und 18 selektiv entfernt und die zweiten Bitleitungs-Kontaktlöcher 24 gebildet werden.

Wie in den Fig. 28a und 28b zu sehen ist, wird auf der ge­ samten Fläche des Substrats eine Polysiliciumschicht gebil­ det und dotiert, und anschließend wird durch Photolithogra­ phie und reaktives Ionenätzen eine Musterbildung zur Erzeu­ gung einer Bitleitung 25 vorgenommen. Diese Bitleitung 25 ist im dargestellten Ausführungsbeispiel als polykristal­ line Silicium-Einzelschicht ausgebildet, jedoch kann die Bitleitung auch als Zweischicht-Struktur mit zusammenlami­ nierter Polysiliciumschicht und einer Silizidschicht ausge­ bildet sein.

Dann wird nach Fig. 29a und 29b eine Zwischenisolierschicht 23 aus einer Siliciumoxidschicht aufgebracht und durch Wär­ mebehandlung abgeflacht. Als nächstes wird die Zwischeniso­ lierschicht 23 durch Photolithographie und reaktives Ionen­ ätzen behandelt, um lediglich diejenigen Oberflächenberei­ che der Polysiliciumschicht 16 freizulegen, die den Spei­ cherknoten-Kontaktlöchern entsprechen, und die Silicium­ oxidschichten 17 und 18 werden selektiv entfernt, um zweite Speicherknoten-Kontaktlöcher 19 zu bilden. Da die eingebet­ tete Schicht 16 sich bis zu der Bauelement-Trennzone 2 er­ streckt, lassen sich jetzt die Speicherknoten-Kontaktlöcher oberhalb der Bauelement-Trennzone 2 bilden.

Nachdem auf diese Weise die Speicherknoten-Kontaktlöcher hergestellt sind, wird auf die gesamte Oberfläche des Sub­ strats eine polykristalline Siliciumschicht aufgebracht, dotiert und anschließend durch Photolithographie und reak­ tives Ionenätzen mit einem Muster versehen, um eine Spei­ cherknotenelektrode 20 zu bilden. Dann wird eine 10 nm dicke Siliciumnitridschicht durch Anwendung des CVD-Verfah­ rens auf das Substrat aufgebracht, in einer Dampfatmosphäre etwa 30 Minuten lang bei etwa 900°C oxidiert, um eine Sili­ ciumoxidschicht zu bilden und dadurch eine Zweischicht-Kon­ densator-Isolierschicht 21 zu erhalten, die die Siliciumni­ tridschicht und die Siliciumoxidschicht umfaßt (siehe Fig. 30a und 30b).

Weiterhin wird auf der Kondensator-Isolierschicht 21 eine Polysiliciumschicht aufgebracht und dotiert, um eine Plat­ tenelektrode 22 zu bilden. Auf der Plattenelektrode 22 wird eine Zwischenisolierschicht 26 aus einer Siliciumoxid­ schicht aufgebracht und zur Abflachung einer Wärmebehand­ lung unterzogen, so daß die in den Fig. 19a bis 19c darge­ stellte Speicherzelle fertig ist.

Mit dem oben beschriebenen Aufbau wird es, da der Kondensa­ tor in den Schichten oberhalb der Bitleitungen ausgebildet ist, einfach, die Speicherknotenelektrode zu bearbeiten, die Kondensatorfläche läßt sich groß machen, und es ist nicht nötig, die Plattenelektrode einer Musterbildung in­ nerhalb des Zellenfeldes zu unterziehen, wodurch die Zuver­ lässigkeit erhöht wird.

Wenn weiterhin die Speicherknotenelektrode so aufgebaut ist, daß sie mehrere laminierte Schichten umfaßt, läßt sich die Kapazität des Kondensators weiter erhöhen.

Da die in den Speicherknoten-Kontaktlöchern eingebettete leitende Schicht sich zu der Bauelement-Trennzone er­ streckt, läßt sich die Fläche des planaren Teils des Kon­ densators groß machen. Wenn weiterhin das zweite Kontakt­ loch für den Kontakt mit der leitenden Schicht in der Bau­ element-Trennzone gebildet wird, läßt sich ein DRAM reali­ sieren, bei dem ein Kondensator großer Kapazität vorhanden ist, ohne daß dazu der von dem Bauelement belegte Flächen­ bereich vergrößert wird. Das heißt: Da die eingebettete leitende Schicht die Rolle eines leitenden Kontaktstücks spielt und durch Einbetten der leitenden Schicht in den er­ sten, zuvor selbstausrichtend mit der Gateelektrode gebil­ deten Kontaktlöchern gebildet wird, kann die Gateelektrode selbstausrichtend hergestellt werden, und es ist nicht not­ wendig, eine Ausrichtungstoleranz vorzusehen. Der von dem Kontaktstück belegte Flächenbereich kann kleiner sein als beim Kontaktstück nach dem Stand der Technik, welches da­ durch gebildet wird, daß eine Polysiliciumschicht oder der­ gleichen mit einem Muster versehen wird. Selbst wenn eine Fehlausrichtung zwischen dem Kontaktstück und dem zweiten Speicherknoten-Kontaktloch oder dem zweiten Bitleitungs- Kontaktloch stattfindet, besteht keine Gefahr, daß das Kon­ taktstück einen Kurzschluß zu der Gateelektrode bildet, so daß es nicht notwendig ist, ein großes Kontaktstück zu bil­ den und eine Toleranz vorzusehen.

Ausführungsbeispiel 7

Bei dem oben erläuterten Ausführungsbeispiel 6 wurde die Polysiliciumschicht als Atzstopper für die Zwischenisolier­ schicht bei der Herstellung der ersten Kontaktlöcher 14 und 15 verwendet, und nach der Bildung der Kontaktlöcher wurde die Polysiliciumschicht oxidiert. In dem Fall jedoch, in welchem die Bauelementfläche ausreichend groß ist, kann man das erste Kontaktloch ohne Anwendung des oben erläuterten speziellen Verfahrens herstellen.

Das vorliegende Ausführungsbeispiel 7 ist auf einen bei­ spielhaft vereinfachten Schritt bei der Bildung des ersten Kontaktlochs ohne die Verwendung des Ätzstoppers gerichtet.

Fig. 31a und 31b zeigen Schnittansichten eines DRAMs mit dem laminierten Speicherzellenaufbau gemäß einer siebten Ausführungsform der Erfindung, wobei die Darstellung zwei benachbarte Bits in Richtung der Bitleitung des DRAMs er­ faßt und entlang den Linien A-A' und B-B' (in Fig. 19a) be­ trachtet wird.

Der Aufbau des DRAMs ist im wesentlichen der gleiche wie bei dem DRAM nach der Ausführungsform nach Fig. 19.

Als nächstes soll anhand der Zeichnungen erläutert werden, wie der DRAM hergestellt wird.

Fig. 32 bis 38 zeigen die Herstellungsschritte für den DRAM, wobei (a) und (b) in der jeweiligen Zeichnung Schnittansichten des DRAMs für zwei benachbarte Bits in Richtung der Bitleitung des DRAMs entlang der Linien A-A' und B-B' in Fig. 19a sind.

Zunächst wird gemäß den Fig. 32a und 32b wie im Ausfüh­ rungsbeispiel 6 auf einem p-leitenden Siliciumsubstrat 1 mit einem spezifischen Widerstand von etwa 5 Ωcm eine Bau­ element-Trennschicht 2 sowie eine p-leitende Diffusions­ schicht 3 als Durchbruch-Stopper gebildet, und anschließend werden eine Gateisolierschicht 5, eine Gateelektrode, Source- und Drainzonen 4a, 4b als n-leitende Diffusions­ schicht zur Bildung eines MOSFETs in Form eines Schalltran­ sistors erzeugt. Weiterhin wird eine Seitenwand-Isolier­ schicht 8 an der Seitenfläche der Gateelektrode 6 stehenge­ lassen.

Anschließend wird gemäß den Fig. 33a und 33b eine aus Phos­ phorglas oder dergleichen bestehende Zwischenisolierschicht 13 aufgebracht. In diesem Fall kann die Zwischenisolier­ schicht 13 durch Wärmebehandlung abgeflacht werden, oder sie kann unbehandelt bleiben. Anschließend wird die Zwi­ schenisolierschicht 13 durch Photolithographie und reakti­ ves Ionenätzen einer Musterbildung unterzogen, um erste Speicherknoten-Kontaktlöcher 14 und erste Bitleitungs-Kon­ taktlöcher 15 gleichzeitig auszubilden. In diesem Fall wird das erste Speicherknoten-Kontaktloch 14 so ausgebildet, daß es sich auf eine Höhe erstreckt, die über der Bauelement- Trennzone liegt, wie aus Fig. 33b hervorgeht. Beim vorlie­ genden Ausführungsbeispiel ist keine Stoppschicht vorgese­ hen, obschon bei dem Ausführungsbeispiel 6 die aus der Po­ lysiliciumschicht gebildete Stoppschicht vorhanden ist. Aus diesem Grund ist es notwendig, die Ätzzeit für die Bildung der ersten Kontaktlöcher auf einen geeigneten Wert einzu­ stellen, damit ein Überätzen der Isolierschicht der Bauele­ ment-Trennzone verhindert wird.

Dann wird wie beim Ausführungsbeispiel 6 gemäß Fig. 34a und 34b eine stark dotierte polykristalline Siliciumschicht 16 auf der gesamten Substratfläche aufgebracht, derart, daß die Dicke der Polysiliciumschicht 16 die Hälfte oder mehr der kürzeren der Seiten der Kontaktausnehmungen 14 und 15 entspricht (zu dem Zweck, die Kontaktausnehmungen vollstän­ dig auszufüllen oder einzubetten), woraufhin das gesamte Substrat geätzt wird, bis die Oberfläche der Zwischeniso­ lierschicht 13 freiliegt, wodurch die Polysiliciumschicht 16 lediglich innerhalb der Kontaktausnehmungen stehen­ bleibt. Selbst in diesem Fall kann die Dotierung der Poly­ siliciumschicht derart durchgeführt werden, daß eine dünne polykristalline Siliciumschicht mit einer Dicke von etwa 50 nm aufgebracht wird, beispielsweise As-Ionen implantiert werden, wiederum eine Polysiliciumschicht derart aufge­ bracht wird, daß ihre Dicke 1/2 oder mehr der kürzeren Seite einer Kontaktausnehmung ausmacht, As-Ionen implan­ tiert werden und die Siliciumoxidschicht durch das CVD-Ver­ fahren aufgebracht wird, um dann einer Wärmebehandlung un­ terzogen zu werden.

Obschon die Polysiliciumschicht flächendeckend aufgebracht wurde und dann erneut geätzt wurde, kann die polykristal­ line Schicht oder eine monokristalline Siliciumschicht auch durch selektives Wachstum lediglich in den Kontaktausneh­ mungen erzeugt werden.

Anschließend wird gemäß Fig. 35 eine etwa 20 nm dicke Siliciumoxidschicht 17 auf der Oberfläche des Substrats gebildet, zum Beispiel durch thermische Oxidation, es wird mittels CVD-Verfahren eine etwa 50 nm dicke Siliciumoxid­ schicht 18 aufgebracht und dann werden die Siliciumoxid­ schichten 17 und 18 mittels Photolithographie und reaktivem Ionenätzen bearbeitet, so daß die Siliciumoxidschichten 17 und 18 selektiv entfernt und die zweiten Bitleitungs- Kontaktlöcher 24 gebildet werden.

Wie Fig. 36 zeigt, wird die polykristalline Siliciumschicht auf die gesamte Oberfläche des Substrats aufgebracht und dotiert, um anschließend mittels Photolithographie und re­ aktivem Ionenätzen mit einem Muster versehen zu werden, um eine Bitleitung 25 zu erhalten.

Dann wird gemäß Fig. 37a und 37b eine Zwischenisolier­ schicht 23 in Form einer Siliciumoxidschicht aufgebracht und durch Wärmebehandlung in der Oberfläche abgeflacht. Als nächstes wird die Zwischenisolierschicht 23 mittels Photo­ lithographie und reaktivem Ionenätzen bearbeitet, um ledig­ lich solche Oberflächenbereiche der Polysiliciumschicht 16 freizulegen, die den Speicherknoten-Kontaktlöchern entspre­ chen, die Siliciumoxidschichten 17 und 18 werden zur Bil­ dung der zweiten Speicherknoten-Kontaktlöcher 19 selektiv entfernt. Da in diesem Zustand die eingebettete Schicht 16 sich zu der Bauelement-Trennzone 2 erstreckt, können die Speicherknoten-Kontaktlöcher oberhalb der Trennzone 2 ge­ bildet werden.

Nachdem auf diese Weise die Speicherknoten-Kontaktlöcher hergestellt sind, wie in den Fig. 38a und 38b gezeigt ist, wird auf der gesamten Substratoberfläche eine Polysilicium­ schicht ausgebildet, dotiert und anschließend mittels Pho­ tolithographie und reaktivem Ionenätzen mit einem Muster versehen, um eine Speicherknotenelektrode 20 zu erhalten. Dann wird durch Anwendung des CVD-Verfahrens eine 10 nm dicke Siliciumnitridschicht aufgebracht, in einer Dampfat­ mosphäre bei etwa 900°C etwa 30 Minuten lang einer Oxida­ tion unterzogen, um eine Siliciumoxidschicht zu erhalten, wodurch eine Zweischicht-Kondensator-Isolierschicht 21 ent­ steht, welche die Siliciumnitridschicht und die Silicium­ oxidschicht umfaßt.

Weiterhin wird auf der Kondensator-Isolierschicht 21 eine Polysiliciumschicht aufgebracht und dotiert, um eine Plat­ tenelektrode 22 zu erhalten. Auf der Plattenelektrode 22 wird eine Zwischenisolierschicht 26 als Siliciumoxidschicht aufgebracht und zur Abflachung wärmebehandelt, wodurch die in den Fig. 31a und 31b dargestellte Speicherzelle vervoll­ ständigt wird.

Da bei diesem Herstellungsverfahren die ersten Kontaktlö­ cher hergestellt werden ohne Ätzstopper, lassen sich die Verfahrensschritte vereinfachen.

Ausführungsbeispiel 8

Obschon sich bei dem obigen Ausführungsbeispiel 6 die ein­ gebettete Schicht 16 des Speicherknoten-Kontaktlochteils von der Bauelement-Trennzone 2 nach oben erstreckt, kann die eingebettete Schicht des Bitleitungs-Kontaktlochteils anstelle des Speicherknoten-Kontaktlochs so ausgebildet werden, daß sie sich von der Bauelement-Trennzone 2 nach oben erstreckt, und die Bitleitungen können um jede halbe Schrittweite von der Bauelementzone verschoben oder ver­ setzt verdrahtet werden, wie es in den Fig. 39a bis 39d ge­ zeigt ist (Fig. 39b bis 39d zeigen Schnittansichten entlang der Linien A-A, B-B und C-C in Fig. 39a).

Auch bei diesem Beispiel ist es möglich, das Bauelement sehr klein auszubilden.

Ausführungsbeispiel 9

Bei dem oben beschriebenen Aufbau des Ausführungsbeispiels 8 können die ersten Kontaktlöcher ohne Verwendung des Atz­ stoppers gebildet werden. Dieses Beispiel ist in den Fig. 40a bis 40c als Ausführungsbeispiel 9 dargestellt. Der Auf­ bau des vorliegenden Ausführungsbeispiels unterscheidet sich vom Ausführungsbeispiel 8 lediglich dadurch, daß die Siliciumnitridschicht 10, welche die Peripherie der Seiten­ wand-Isolierschicht 8 abdeckt, nicht innerhalb der fertigen Speicherzelle vorhanden ist.

Ausführungsbeispiel 10

Bei der Struktur nach dem Ausführungsbeispiel 9 gemäß den Fig. 41a und 41b kann ein Resistmaterial-Muster gebildet werden, welches die gleiche Form hat wie die ersten Spei­ cherknoten- und Bitleitungs-Kontaktlöcher 14 und 15, um zunächst isotrop geätzt zu werden, damit die obere Kante des Musters verschwindet, anschließend anisotrop geätzt zu werden, um darin die Kontaktlöcher mit der aufgeweiteten oberen Kante auszubilden, und dann kann die Polysilicium­ schicht 16 in die ersten Kontaktlöcher 14 und 15 einge­ bracht werden.

Das Ergebnis ist, daß, weil die ersten Speicherknoten- und Bitleitungs-Kontaktlöcher sich nach oben zu einer Höhe oberhalb der Gateelektrode erstrecken, keine Möglichkeit dafür besteht, daß bei einer Fehlausrichtung der zweiten Speicherknoten- und Bitleitungs-Kontaktlöcher dies zu einer kontaktierenden Berührung und folglich zu einem Kurzschluß zu der Gateelektrode führt. Weiterhin kann die Kontaktflä­ che groß gemacht werden, so daß der Kontaktwiderstand redu­ ziert wird.

Ausführungsbeispiel 11

Bei dem Aufbau nach dem oben erläuterten Ausführungsbei­ spiel 10 wurden die oberen Kanten der Kontaktlöcher aufge­ weitet, um die aufgeweitete obere Kante der polykristalli­ nen Siliciumschicht 16 innerhalb der ersten Kontaktlöcher 14 und 15 zu erhalten, jedoch kann man dies auch dadurch realisieren, daß man die ersten Kontaktlöcher 14 und 15 mit einem sich vertikal erstreckenden rechteckigen Querschnitt ausbildet, wie es im Stand der Technik der Fall war, um an­ schließend die polykristalline Siliciumschicht oder eine monokristalline Siliciumschicht in den Kontaktlöchern durch Wachstum bis zu einer Dicke auszubilden, die die Tiefe des Kontaktlochs übersteigt.

Im letztgenannten Fall, bei dem die Polysiliciumschicht 16 durch ein selektives CVD-Verfahren aufgewachsen wird und die Schicht 16 in ihrer Dicke größer gemacht wird als die Tiefe des Kontaktlochs, ist dies in den Fig. 42a und 42b dargestellt.

Auch beim vorliegenden Ausführungsbeispiel ist es ähnlich wie beim Ausführungsbeispiel 10 einfach, die zweiten Spei­ cherknoten-Kontaktlöcher und die zweiten Bitleitungs-Kon­ taktlöcher herzustellen.

Ausführungsbeispiel 12

Wie in den Fig. 43a und 43b zu sehen ist, können die zwei­ ten Bitleitungs-Kontaktlöcher 24 größer sein als das erste Bitleitungs-Kontaktloch 15, und die Bitleitung 25 kann auch dann kontaktiert werden, wenn die Seite der Polysilicium­ schicht 16 in dem ersten Bitleitungs-Kontaktloch 15 einge­ bettet ist, um auf diese Weise eine große Kontaktfläche zu erhalten und eine Herabsetzung des Kontaktwiderstands zu ermöglichen.

Am vorliegenden Ausführungsbeispiel wird die Polysilicium­ schicht 16 in den ersten Bitleitungs-Kontaktlöchern bis zu einer Höhe eingebettet, welche die Gateelektrode über­ steigt, so daß selbst dann, wenn es bei der Ausbildung der zweiten Bitleitungs-Kontaktlöcher 24 zu einem Überätzen kommen sollte, das Auftreten von Kurzschlüssen zu der Gate­ elektrode vermieden und dadurch die Zuverlässigkeit der Speicherzelle erhöht werden kann.

Ausführungsbeispiel 13

Eine dreizehnte Ausführungsform der Erfindung wird hin­ sichtlich des Herstellungsverfahrens bei der Ausbildung der ersten Speicherknoten- und Bitleitungs-Kontaktlöcher erläu­ tert, wobei die Polysiliciumschicht 16 in die Kontaktlöcher eingebracht wird, zum Beseitigen der Oberfläche der ersten Zwischenisolierschicht 13, die durch das vorhergehende Ät­ zen beschädigt wurde, geätzt wird, und wiederum eine neue Isolierschicht aufgebracht wird, um dadurch jeglichen Kurz­ schluß zwischen den polykristallinen Siliciumschichten 16 zu verhindern und die Spannungsfestigkeit zu erhöhen, wie in den Fig. 44a bis 44d gezeigt ist.

Genau wie beim Ausführungsbeispiel 1 wird die Zwischeniso­ lierschicht 13 einer Musterbildung unterzogen, um die er­ sten Speicherknoten-Kontaktlöcher 14 und die ersten Bitlei­ tungs-Kontaktlöcher 15 gleichzeitig auszubilden. In diesem Fall erfolgt die Musterbildung unter Verwendung eines Re­ sistmaterials und durch photolithographisches Verfahren, weiterhin durch isotropes Atzen und anschließendes aniso­ tropes Atzen, um Kontaktlöcher mit breiteren oberen Kanten zu erhalten. Die stark mit Phosphor dotierte Polysilicium­ schicht 16 wird in die ersten Kontaktlöcher 14 und 15 ein­ gebracht, die Oberfläche der Zwischenisolierschicht 13 wird mit wässriger Ammoniumfluoridlösung (NH₄F) geätzt, um den erweiterten Teil der Polysiliciumschicht 16 freizulegen, einer Oxidation unterworfen, um gleichmäßig auf der Seiten­ wand des aufgeweiteten Teils der Polysiliciumschicht 16 ei­ ne Siliciumoxidschicht 17 zu bilden, und anschließend wird darauf eine 50 nm dicke Siliciumoxidschicht 18 aufgebracht (Fig. 45a bis 45c).

Die anschließenden Schritte entsprechen exakt dem Ausfüh­ rungsbeispiel 1. Bei dem vorliegenden Herstellungsverfahren wird die beschädigte Oberfläche der Zwischenisolierschicht 13 einmal entfernt, und dann wird die Schicht 13 mit der neuen Siliciumoxidschicht 18 abgedeckt, und die Silicium­ oxidschicht 17 wird gleichmäßig auf der Seitenwand des auf­ geweiteten Teils der Siliciumschicht 16 ausgebildet. Als Ergebnis erhöht sich die Stehspannungsfestigkeit der Speicherzelle weiter.

Ausführungsbeispiel 14

Bei den oben erläuterten Ausführungsbeispielen wurde die Zwischenisolierschicht abgeflacht und gleichzeitig wurden die Bitleitungs-Kontaktlöcher gebildet, anschließend wurde mittels Photolithographie und reaktivem Ionenätzen die Bil­ dung der Speicherknoten- und Bitleitungs-Kontaktlöcher durchgeführt, jedoch kann ein solches Verfahren auch in der in den Fig. 46 bis 53 dargestellten Weise gemäß einer vier­ zehnten Ausführungsform zum Erhalt einer kleineren Spei­ cherzelle ausgeführt werden.

Zunächst werden wie beim obigen ersten Ausführungsbeispiel die Schritte bis zur Bildung der Gateelektrode 6 und zum Stehenlassen der Seitenwand-Isolierschicht 8 an der Seite der Gateelektrode in selbstausrichtender Weise durchge­ führt. Anschließend werden eine 20 nm dicke Siliciumnitrid­ schicht 9, eine 20 nm dicke Siliciumnitridschicht 10 und eine 50 nm dicke Polysiliciumschicht 11 nacheinander durch thermische Oxidation aufgebracht. Weiterhin wird eine aus Phosphorglas bestehende Zwischenisolierschicht 13 oder der­ gleichen darauf ausgebildet. Im vorliegenden Fall kann die Zwischenisolierschicht 13 durch thermische Behandlung abge­ flacht werden, sie kann jedoch auch unbehandelt bleiben, wie aus den Fig. 46a bis 46c hervorgeht.

Als nächstes wird gemäß den Fig. 47a bis 47c die Zwischen­ isolierschicht 13 mittels Photolithographie und reaktivem Ionenätzen bearbeitet, um ein Muster in der Schicht 13 aus­ zubilden und außerdem die ersten Speicherknoten-Kontaktlö­ cher 14 und gleichzeitig die ersten Bitleitungs-Kontaktlö­ cher 15 zu bilden. Wenn jetzt die Ätzbedingungen derart ge­ wählt werden, daß die Ätzgeschwindigkeit der Polysilicium­ schicht 11 viel kleiner ist als diejenige der Zwischeniso­ lierschicht 13, kann die Polysiliciumschicht 11 als Ätz­ stopper dienen. Selbst wenn die Entfernung zwischen dem Speicherknoten-Kontaktloch 14 und der Gateelektrode 6 oder zwischen dem Bitleitungs-Kontaktloch 15 und der Gateelek­ trode 6 sehr gering ist, besteht keine Möglichkeit, daß ein Kurzschluß zwischen der Speicherknotenelektrode und der Gateelektrode 6 oder zwischen der Bitleitung und der Gate­ elektrode 6 auftritt.

Anschließend werden gemäß den Fig. 48a bis 48c diejenigen Flächenbereiche der Polysiliciumschicht 11, die den ersten Speicherknoten-Kontaktlöchern 14 und den ersten Bitlei­ tungs-Kontaktlöchern 15 entsprechen, durch isotropes Trockenätzen oder chemisches Trockenätzen (CDE) entfernt, um die darunterliegende Siliciumnitridschicht 10 freizule­ gen.

Dann werden gemäß den Fig. 49a bis 49c die Flächenbereiche der Polysiliciumschicht 11, die zumindest bis zu den Sei­ tenwänden der Speicherknoten- und Bitleitungs-Kontaktlöcher freiliegen, oxidiert, um eine Siliciumoxidschicht 12 zu bilden. In diesem Fall kann die gesamte Polysiliciumschicht 11 als Siliciumoxidschicht 12 ausgebildet werden. Da nun die Flächen, die zumindest bis zu den Seitenwänden der Kon­ taktlöcher freiliegen, oxidiert werden, kann das Problem von Kurzschlüssen zwischen den Speicherknotenelektroden oder zwischen der Speicherknotenelektrode und der Bitlei­ tung über die Polysiliciumschicht 11 vermieden werden.

Anschließend werden gemäß den Fig. 50a bis 50c diejenigen Bereiche der Siliciumnitridschicht 10 und der darunterlie­ genden dünnen Siliciumoxidschicht 9, die den Speicherkno­ ten- und Bitleitungs-Kontaktlöcherteilen 14 und 15 entspre­ chen, durch anisotropes Atzen entfernt, um die Oberfläche des Siliciumsubstrats freizulegen. Da nun die oberen Wände und die Seitenwände der Gateelektrode von der dicken Iso­ lierschicht bedeckt sind, erreicht der Ätzvorgang nicht die Gateelektrode.

Nach dieser Ausbildung der Speicherknoten-Kontaktlöcher 14 und Bitleitungs-Kontaktlöcher 15 wird gemäß den Fig. 51a bis 51c eine polykristalline Siliciumschicht aufgebracht und in die Kontaktlochteile durch Rückätzen eingebettet oder es wird durch selektives Wachstum eine monokristalline oder polykristalline Siliciumschicht gebildet, wie es be­ reits oben erläutert wurde.

Dann werden gemäß den Fig. 52a bis 52c die Zwischenisolier­ schicht 13 und die Siliciumoxidschicht 12 mit einer wässri­ gen Ammoniumfluoridlösung (NH₄F) geätzt und beseitigt. Da jetzt die Siliciumnitridschicht 10 als Ätzstopper fungiert, kann die Ätzzeit relativ lang eingestellt werden. Alterna­ tiv kann die Ätzzeit auch relativ kurz eingestellt werden, soweit der dann stattfindende Ätzvorgang lediglich einen Teil der Siliciumoxidschicht beseitigt. Da die Silicium­ oxidschicht 12 speziell eine thermisch oxidierte Schicht ist, hat die Schicht gute Qualität und kann verbleiben.

Weiterhin wird bei Bedarf gemäß den Fig. 53a bis 53c eine thermische Oxidation durchgeführt, um auf der Oberseite und den Seitenwänden der Polysiliciumschicht 16 gleichmäßig eine Siliciumoxidschicht 17 zu bilden und anschließend wird mittels des CVD-Verfahrens eine 50 nm dicke Siliciumoxid­ schicht 18 aufgebracht.

Anschließend erfolgt die Bearbeitung wie beim Ausführungs­ beispiel 1, um die in den Fig. 54a bis 54c dargestellte Speicherzelle zu vervollständigen.

Bei dem vorliegenden Herstellungsverfahren wird die als Ätzstopper fungierende Polysiliciumschicht bereits bei der Herstellung der ersten Speicherknoten- und Bitleitungs-Kon­ taktlöcher hergestellt, was dazu führt, daß es nicht mehr notwendig ist, eine Toleranz hinsichtlich einer Fehlaus­ richtung mit der Gateelektrode zu berücksichtigen. Daher läßt sich die Speicherzelle mit geringer Größe und hoher Zuverlässigkeit ausbilden.

Bei dem vorliegenden Verfahren wird weiterhin die beschä­ digte Oberfläche der Zwischenisolierschicht 13 einmal ent­ fernt und dann mit einer neuen Siliciumoxidschicht 18 be­ deckt, und auf der Seitenwand des erweiterten Teils der Po­ lysiliciumschicht 16 wird die Siliciumoxidschicht 17 gebil­ det. Auch wenn ein Abstand zwischen den eingebetteten Schichten weiter verringert wird, läßt sich ein geeignetes Stehspannungsvermögen aufrechterhalten.

Claims (6)

1. Verfahren zum Herstellen eines Halbleiter-Speicherbauelements mit einem MOSFET mit einer Gateelektrode (6), und Source- und Drainzonen (4a, 4b) aus einem dotierten Material eines zweiten elektrischen Leitungstyps, welche in einer Ober­ fläche eines Halbleiter-Substrats (1) aus einem Material eines ersten elektrischen Leitungs­ typs ausgebildet sind, umfassend die Schritte:
Ausbilden einer Gate-Isolierschicht (7, 8) auf und seitlich der Gateelektrode, Ausbilden einer ersten Zwischenisolierschicht (13) auf dem gesamten Substrat (1) oberhalb der Gate-Isolierschicht;
Ausbilden von ersten Kontaktlöchern (14, 15) in der ersten Zwischenisolier­ schicht derart, daß sie eine Oberfläche des Substrats (1) freilegen und mit den Source- und Drainzonen (4a, 4b) des MOSFETs in Kontakt stehen;
Einbringen einer elektrisch leitenden Schicht (16) in die ersten Kontaktlöcher bis zu einer Höhe, die oberhalb der Gateelektrode (6) liegt;
Ausbilden einer zweiten Zwischenisolierschicht (18) auf der ersten Zwischeni­ solierschicht (13) und über der elektrisch leitenden Schicht;
Ausbilden eines zweiten Kontaktlochs (19) durch selektives Entfernen eines Teils der zweiten Zwischenisolierschicht, um die elektrisch leitende Schicht freizulegen;
Ausbilden einer Speicherknotenelektrode (20), die an eine von den Source- und Drainzonen (4a, 4b) des MOSFETs über eines der ersten Kontaktlöcher (14, 15) und über das zweite Kontaktloch (19) angeschlossen ist;
Ausbilden einer Kondensator-Isolierschicht (21) über der Speicherknotenelek­ trode (20);
Ausbilden einer Plattenelektrode (22) über der Kondensator-Isolierschicht (21);
Ausbilden einer dritten Zwischenisolierschicht (23) über der Plattenelektrode (22);
Bilden eines dritten Kontaktlochs als Bitleitungs-Kontaktloch (15) in der zweiten und dritten Zwischenisolierschicht (23); und
Ausbilden einer Bitleitung (25), die an die andere von den Source- und Drain­ zonen (4b, 4a) des MOSFETs über das Bitleitungs-Kontaktloch (15) und eines der ersten Kontaktlöcher angeschlossen ist.

2. Verfahren zum Herstellen eines Halbleiter-Speicherbauelements, umfassend die Schritte:
Ausbilden einer Gateelektrode (6), und von Source- und Drainzonen (4a, 4b) aus einem Material eines zweiten elektrischen Leitungstyps, die in einer Oberfläche eines aus einem Material eines ersten elektrischen Leitungstyps bestehenden Halbleitersubstrats (1) zu einem MOSFET gebildet sind;
Ausbilden einer Gate-Isolierschicht (7, 8) auf und seitlich der Gateelektrode;
Ausbilden einer ersten Zwischenisolierschicht (13) auf dem gesamten Substrat, oberhalb der Gate-Isolierschicht (7, 8), Ausbilden von ersten Kontaktlöchern in der ersten Zwischenisolierschicht (13) derart, daß eine Oberfläche des Substrats (1) freigelegt wird und Kontakt mit mindestens einer von den Source- und Drainzonen (4a, 4b) des MOSFETs besteht;
Einbringen einer elektrisch leitenden Schicht in den ersten Kontaktlöchern bis zu einer Höhe, die höher gelegen ist als die Gateelektrode (6);
Ausbilden einer zweiten Zwischenisolierschicht (18) auf der ersten Zwischeni­ solierschicht (13) und über der elektrisch leitenden Schicht;
Ausbilden eines zweiten Kontaktlochs (24) durch selektives Entfernen eines Teils der zweiten Zwischenisolierschicht (18), um die elektrisch leitende Schicht freizule­ gen;
Ausbilden einer Bitleitung (25), die die Source- oder Drainzone (4a, 4b) des MOSFETs über eines der ersten Kontaktlöcher (14, 15) und das zweite Kontaktloch (24) verbindet;
Ausbilden einer dritten Zwischenisolierschicht (23) über der Bitleitung (25);
Ausbilden eines dritten Kontaktlochs (19) als Speicherknoten-Kontaktloch in der zweiten und dritten Zwischenisolierschicht (18, 23);
Ausbilden einer Speicherknotenelektrode, die an die andere von den Source- und Drainzonen (4a, 4b) des MOSFETs über das Speicherknoten-Kontaktloch und eines der ersten Kontaktlöcher angeschlossen ist;
Ausbilden einer Kondensator-Isolierschicht (21) über der Speicherknotenelek­ trode; und
Ausbilden einer Plattenelektrode (22) über der Kondensator-Isolierschicht.

3. Verfahren nach Anspruch 1 oder 2, bei dem der erste Kontaktlochbildungs­ schritt das Ätzen der ersten Zwischenisolierschicht umfaßt, derart, daß die Querschnitts­ fläche des ersten Kontaktlochs an Stellen, die höher als die Gateelektrode gelegen sind, größer ist.

4. Verfahren nach Anspruch 1, 2 oder 3, gekennzeichnet durch das Ätzen der ersten Zwischenisolierschicht (13) nach dem Aufbringen der elektrisch leitenden Schicht, derart, daß die Oberseite der ersten Zwischenisolierschicht wieder freigelegt wird.

5. Verfahren nach Anspruch 4, gekennzeichnet durch das thermische Oxidieren einer Oberfläche der eingebetteten leitenden Schicht nach dem Ätzen der ersten Zwischenisolierschicht und vor dem Ausbilden der zweiten Zwischenisolierschicht.

6. Verfahren nach Anspruch 1 oder 2, bei dem das Einbetten der elektrisch leitenden Schicht derart durchgeführt wird, daß die leitende Schicht dicker wird als die Tiefe des ersten Kontaktlochs.