DE4444686A1 - Halbleiterbauelement und Verfahren zu seiner Herstellung - Google Patents
Halbleiterbauelement und Verfahren zu seiner HerstellungInfo
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Description
Die Erfindung bezieht sich auf ein Halbleiterbauelement nach
dem Oberbegriff des Anspruchs 1 sowie auf ein Verfahren zu
seiner Herstellung. Insbesondere bezieht sich die Erfindung
auf einen dynamischen Schreib-/Lesespeicher (DRAM) der so
wohl einen PMOS-Transistor als auch einen NMOS-Transistor be
inhaltet. Ein DRAM-Bauelement besitzt im allgemeinen einen
Zellenmatrixbereich mit einer Mehrzahl von NMOS-Transistoren
und zugehörigen Kondensatoren sowie einen peripheren Schalt
kreisbereich zum Ansteuern des Zellenmatrixbereichs. Der pe
riphere Schaltkreisbereich ist im allgemeinen aus einer Mehr
zahl von CMOS-Transistoren aufgebaut. Mit fortschreitendem
Integrationsgrad der Bauelemente wird jedoch der Abstand zwi
schen Speicherzellen geringer, so daß sich die Abmessungen
für Kontaktlöcher zur Freilegung des Source-/Draingebietes
verringern, was die Kontakttoleranz herabsetzt.
Um diesbezüglich eine Verbesserung zu erreichen, wurde eine
Technik vorgeschlagen, bei der auf dem Source-/Draingebiet
der im Zellenmatrixbereich enthaltenen Mehrzahl von NMOS-
Transistoren eine Kontaktstellenschicht gebildet wird. Im
Fall, daß die Kontaktstellenschicht nur auf den im Zellenma
trixbereich enthaltenen NMOS-Transistoren gebildet wird, sind
voneinander getrennt ein Schritt zur Herstellung des Zellen
matrixbereichs und ein Schritt zur Herstellung des peripheren
Schaltkreisbereichs erforderlich, was entsprechend viele Mas
kenmuster erfordert. Außerdem verringert sich mit steigender
Packungsdichte der Bauelemente die zur Bildung eines Elemen
tes verfügbare Einheitsfläche sowohl im peripheren Schalt
kreisbereich als auch im Zellenmatrixbereich. Dies ergibt ei
nen Bedarf nach effektiverer Verwendung der Einheitsfläche.
Aus diesem Grund wurde eine Technik vorgeschlagen, bei der
die Kontaktstellenschicht zwecks Vergrößerung der Kontaktto
leranz auch auf dem Source-/Draingebiet der Transistoren im
peripheren Schaltkreisbereich gebildet wird. Ein dementspre
chendes, herkömmliches Halbleiterbauelement, das einen NMOS-
Transistor und einen PMOS-Transistor besitzt und bei dem die
Kontaktstellenschicht zur Gewährleistung der Kontakttoleranz
auf dem gesamten Source-/Draingebiet gebildet ist, wird nach
folgend unter Bezugnahme auf Fig. 1 erläutert.
Gemäß Fig. 1 sind auf einem Halbleitersubstrat (100) selektiv
eine p-Mulde (101) und eine n-Mulde (102) ausgebildet. Auf
der p-Mulde (101) ist selektiv eine Bauelementisolations
schicht (103), z. B. eine Feldoxidschicht, gebildet, um einen
Bauelementisolationsbereich und einen aktiven Bereich fest zu
legen. Zur Erzeugung eines Kanals sind in einem vorbestimmten
Abstand voneinander n⁺-Source-/Draingebiete (105) und (106)
im aktiven Bereich der p-Mulde (101) angeordnet. Über dem Ka
nal befindet sich eine Gateisolationsschicht (115). Auf der
Gateisolationsschicht (115) ist eine Gateelektrode (110) ge
bildet. Die Gateelektrode (110) ist von einer isolierenden
Deckschicht (112) bedeckt. An den Seitenwänden der Gateelek
trode (110) befindet sich eine isolierende Abstandshalter
schicht (Abstandshalter) (109a). Auf den n⁺-Source-/Drain
gebieten (105 und 106) ist jeweils eine Kontaktstellenschicht
(Kontaktstelle) (111a) gebildet. Wie oben erwähnt, ist die
Kontaktstellenschicht (111a) zur Vergrößerung der Kontaktto
leranz ausgelegt, wozu sich ein Ende bis auf die Oberseite
der isolierenden Deckschicht (112) und das andere Ende bis
auf die Oberseite der Bauelementisolationsschicht (103) er
strecken. Die jeweiligen Kontaktstellenschichtteile (111a)
sind zwecks elektrischer Isolierung voneinander getrennt an
geordnet und von der Gateelektrode (110) durch die isolieren
de Deckschicht (112) und die isolierende Abstandhalterschicht
(109a) elektrisch isoliert.
Analog zum Fall der p-Mulde (101) ist die Bauelementisolati
onsschicht (103) auch auf der n-Mulde (102) zur Festlegung
des aktiven Bauelementbereiches vorgesehen. Zur Bildung eines
Kanals in dem aktiven Gebiet sind p⁺-Source-/Draingebiete
(107 und 108) in vorgegebenem Abstand voneinander angeordnet.
Über dem Kanal sind nacheinander die Gateisolationsschicht
(115), die Gateelektrode (110) und die isolierende Deck
schicht (112) gebildet. An den Seitenwänden der Gateelektrode
(110) befindet sich eine isolierende Abstandshalterschicht
(109b). Eine Kontaktstellenschicht (111b) ist auf den p⁺-
Source-/Draingebieten (107 und 108) angeordnet.
Auf den PMOS-Transistor und den NMOS-Transistor sind eine
dielektrische Zwischenschicht (113) mit einer Mehrzahl von
Öffnungen zur Freilegung der Kontaktstellenschichten (111a
und 111b) sowie eine Mehrzahl von jeweils mit den Kontakt
stellenschichten (111a und 111b) verbundenen Elektroden (114)
aufgebracht. In einem DRAM mit einem aus einer Mehrzahl von
NMOS-Transistoren bestehenden Zellenmatrixbereich können die
Elektroden beispielsweise zu Bitleitungen oder Wortleitungen
gehören. Das herkömmliche Halbleiterbauelement besitzt fol
gende Vorzüge.
Erstens ist die Kontaktstellenschicht im gesamten aktiven Be
reich einschließlich der Source-/Draingebiete des PMOS-
Transistors und des NMOS-Transistors gebildet, was die Anfor
derungen an die Entwurfsregel für die herzustellenden Kontak
te verringert.
Zweitens ist bei einem DRAM die Kontaktstellenschicht sowohl
in dem den NMOS-Transistor und den PMOS-Transistor enthalten
den, peripheren Schaltkreisbereich als auch in dem nur die
NMOS-Tansistoren enthaltenden Zellenmatrixbereich ausgebil
det, wodurch sich Stufenhöhen verringern lassen.
Drittens läßt sich durch die Einführung der Kontaktstellen
schicht das aktive Gebiet reduzieren, wodurch die Betriebsge
schwindigkeit der Bauelemente erhöht wird.
Allerdings besteht neben diesen Vorteilen die Schwierigkeit,
daß zur Herstellung einer solchen Struktur die Kontaktstel
lenschichten sowohl auf dem PMOS-Transistor als auch auf dem
NMOS-Transistor auszubilden sind. Dies erhöht unvermeidli
cherweise die Anzahl erforderlicher Maskenmuster. Zur weite
ren Erörterung dieses Problems wird nachfolgend ein Herstel
lungsverfahren für dieses Halbleiterbauelement beschrieben.
In einem ersten Schritt wird das Substrat (100) bereitge
stellt, und die p-Mulde (101) sowie die n-Mulde (102) werden
darauf selektiv erzeugt. Des weiteren wird die Bauelementiso
lationsschicht (103), beispielsweise eine Feldoxidschicht,
selektiv gebildet.
In einem zweiten Schritt wird zunächst eine thermische Oxida
tionsschicht ganz flächig auf die resultierende Struktur als
Gateisolationsschicht aufgebracht. Darauf wird eine erste Po
lysiliziumschicht zur Bildung der Gateelektrode angeordnet,
und es werden Fremdatome implantiert. Anschließend wird eine
erste CVD-Isolationsschicht zwecks. Erzeugung der isolierenden
Deckschicht abgeschieden, auf der dann ein Gate-Maskenmuster
zur Festlegung der Gateelektrode erzeugt wird. Unter Verwen
dung des Gate-Maskenmusters werden die erste CVD-
Isolationsschicht, die Polysiliziumschicht und die thermische
Oxidschicht nacheinander und selektiv geätzt, um die isolie
rende Deckschicht (112), die Gateelektrode (110) und die Ga
teisolationsschicht (115) zu erzeugen, wie sie in Fig. 1 dar
gestellt sind.
In einem dritten Schritt werden n-leitende Fremdatome in die
resultierende Struktur implantiert.
In einem vierten Schritt wird zunächst eine zweite CVD-
Isolationsschicht ganz flächig auf der resultierenden Struktur
abgeschieden. Dann wird ein NMOS-Maskenmuster erzeugt, um ein
Gebiet freizulegen, in welchem der NMOS-Transistor gebildet
werden soll. Die zweite CVD-Isolationsschicht wird in dem
freiliegenden Gebiet, in welchem der NMOS-Transistor gebildet
werden soll, anisotrop geätzt, so daß der Abstandshalter
(109a) an den Seitenwänden der Gateelektrode (110) entsteht.
In einem fünften Schritt wird eine zweite Polysiliziumschicht
zur Bildung der Kontaktstellenschicht für den NMOS-Transistor
aufgebracht.
In einem sechsten Schritt werden n⁺-leitende Fremdatome im
plantiert, um die n⁺-Source-/Draingebiete (105 und 106) des
NMOS-Transistors zu bilden und gleichzeitig die zweite Poly
siliziumschicht zu dotieren.
In einem siebten Schritt wird zunächst ein NMOS-
Kontaktstellen-Maskenmuster zur Festlegung der Kontaktstel
lenschicht für den NMOS-Transistor erzeugt. Unter Verwendung
dieses Musters wird die zweite Polysiliziumschicht selektiv
geätzt, um die Kontaktstellenschicht (111a) bereitzustellen.
In einem achten Schritt wird das NMOS-Maskenmuster entfernt,
und es wird ein PMOS-Maskenmuster zur Freilegung eines Berei
ches, in welchem der PMOS-Transistor gebildet werden soll,
erzeugt.
In einem neunten Schritt wird die in dem Gebiet, in welchem
der PMOS-Transistor gebildet werden soll, verbliebende zweite
CVD-Oxidschicht anisotrop geätzt, um den Abstandshalter
(109b) an den Seitenwänden der Gateelektrode (110) zu erzeu
gen.
In einem zehnten Schritt werden eine dritte Polysilizium
schicht zur Bildung der Kontaktstellenschicht für den PMOS-
Transistor aufgebracht und anschließendend p⁺-Fremdatome im
plantiert, um die p⁺-Source-/Draingebiete (107 und 108) des
PMOS-Transistors zu erzeugen und gleichzeitig die dritte Po
lysiliziumschicht zu dotieren.
In einem elften Schritt wird zunächst ein PMOS-
Kontaktstellen-Maskenmuster zur Festlegung der Kontaktstel
lenschicht für den PMOS-Transistor erzeugt. Unter Verwendung
dieses Musters wird dann die dritte Polysiliziumschicht se
lektiv geätzt, um die Kontaktstellenschicht (111b) herzustel
len.
In einem zwölften Schritt wird zuerst die dielektrische Zwi
schenschicht (113) ganzflächig auf die resultierende Struktur
aufgebracht. Zur Erzeugung einer Mehrzahl von Öffnungen
zwecks Freilegung der Kontaktstellenschichten (111a und 111b)
wird dann die dielektrische Zwischenschicht unter Verwendung
eines Kontakt-Maskenmusters selektiv geätzt.
In einem dreizehnten Schritt wird eine Mehrzahl von Elektro
den (114) hergestellt, welche jeweils eine Verbindung zu den
Kontaktstellenschichten (111a) und 111b) durch die Öffnungen
hindurch herstellen.
Wenn bei dem obigen Herstellungsverfahren im dritten Schritt
die n⁻-Fremdatome in das gesamte Source-/Draingebiet des
NMOS-Transistors und des PMOS-Transistors implantiert werden,
erhält der NMOS-Transistor eine LDD(schwach dotiertes Drain)-
Struktur und weist daher verbesserte Eigenschaften auf. Je
doch entsteht in diesem Fall wegen der Bildung eines
p-leitenden Leitfähigkeitsgebietes auf dem Source-/Draingebiet
des PMOS-Transistors trotz späterer Implantation von p⁺-
Fremdatomen eine extrem hohe Schwellenspannung, was Schwie
rigkeiten für die Ansteuerung nach sich zieht.
Im allgemeinen wird in dem Fall, in dem keine Kontaktstellen
schicht vorgesehen ist, das Source-/Draingebiet des PMOS-
Transistors zunächst mit n⁻-Fremdatomen und später mit p⁺-
Fremdatomen dotiert. Das n⁻-dotierte Gebiet bewirkt bei die
ser Vorgehensweise die Verhinderung einer Diffusion der
p-leitenden Fremdatome, was zu einem wünschenswerten Effekt
führt. Wenn jedoch, wie in Fig. 1 gezeigt, die Kontaktstel
lenschicht auf dem Source-/Draingebiet des PMOS-Transistors
aufgebracht wird und dann die p⁺-Fremdatome implantiert wer
den, können die Fremdatome nicht in effektiver Weise implan
tiert werden, und die Schwellenspannung wird, wie oben er
wähnt, extrem hoch. Wenn andererseits die p⁺-Fremdatome sehr
stark implantiert werden, um die Schwellenspannung des PMOS-
Transistors zu verringern, entsteht der Übergang in einer be
trächtlichen Tiefe. Da zudem das Diffusionsvermögen von Bor
(das üblicherweise für die p-leitenden Fremdatome verwendet
wird) sehr hoch ist, verschlechtert sich der Durchgriff des
PMOS-Transistors.
Um diese Schwierigkeiten zu überwinden, wurde ein Verfahren
vorgeschlagen, bei dem ein Maskenmuster für die Dotierung mit
den n⁻-Fremdatomen erzeugt wird, um dadurch die n⁻-Fremdatome
im dritten Schritt nur in das Source-/Draingebiet des NMOS-
Transistors zu dotieren. In diesem Fall erhöht sich jedoch
die Anzahl von während des Herstellungsprozesses verwendeten
Maskenmustern. Ein Maskenmuster wird üblicherweise durch Fo
tolithografie erzeugt und benötigt einen merklichen Aufwand
an Zeit und Kosten, was die gesamten Produktionskosten für
das Halbleiterbauelement erhöht, weshalb jegliches Anwachsen
der Anzahl von Maskenmustern sehr ungünstig ist.
Der Erfindung liegt als technisches Problem die Bereitstel
lung eines Halbleiterbauelementes der eingangs genannten Art,
das auf einfache Weise hergestellt werden kann und eine ver
besserte Zuverlässigkeit besitzt, sowie eines Verfahrens zu
seiner Herstellung zugrunde.
Dieses Problem wird durch ein Halbleiterbauelement mit den
Merkmalen des Anspruchs 1 sowie ein Verfahren zu seiner Her
stellung mit den Merkmalen des Anspruchs 12 oder des An
spruchs 18 gelöst. Weiterbildungen der Erfindung sind in den
Unteransprüchen angegeben.
Bevorzugte, nachfolgend beschriebene Ausführungsformen der
Erfindung sowie die zu derem besseren Verständnis oben be
schriebene, herkömmliche Ausführungsform sind in den Zeich
nungen dargestellt. Hierbei zeigen:
Fig. 1 einen Querschnitt durch ein herkömmliches Halbleiter
bauelement,
Fig. 2 einen Querschnitt durch ein erstes erfindungsgemäßes
Halbleiterbauelement,
Fig. 3 einen Querschnitt durch ein zweites erfindungsgemäßes
Halbleiterbauelement,
Fig. 4 einen Querschnitt durch ein drittes erfindungsgemäßes
Halbleiterbauelement,
Fig. 5 eine teilweise Querschnittsansicht eines vierten er
findungsgemäßen Halbleiterbauelementes,
Fig. 6A einen Querschnitt einer Speicherzelle, die im Zellen
matrixbereich eines erfindungsgemäßen DRAMs enthalten
ist,
Fig. 6B einen Querschnitt durch eine Struktur am Rand des
Zellenmatrixbereichs des erfindungsgemäßen DRAMs ge
mäß Fig. 6A,
Fig. 7A-7G sowie 8A-8G Querschnitte von Halbleiterbauelement
strukturen in aufeinanderfolgenden Stufen eines er
sten erfindungsgemäßen Herstellungsverfahrens für ein
Halbleiterbauelement und
Fig. 9A-9G sowie 10A-10G Querschnittsansichten von Halblei
terbauelementstrukturen in aufeinanderfolgenden Stu
fen eines zweiten erfindungsgemäßen Herstellungsver
fahrens für ein Halbleiterbauelement.
In Fig. 2 ist ein erstes erfindungsgemäßes Halbleiterbauele
ment im Querschnitt dargestellt. Auf einem Halbleitersubstrat
(201) ist selektiv eine Bauelementisolationsschicht (202) ge
bildet, um einen Bauelementisolationsbereich und einen akti
ven Bereich festzulegen. In dem aktiven Bereich sind ein
n-leitendes Gebiet (203) und ein p-leitendes Gebiet (204) se
lektiv gebildet. Auf dem n-leitenden Gebiet (203) ist eine
Kontaktstellenschicht (205) zur Erhöhung der Kontakttoleranz
aufgebracht. Die Kontaktstellenschicht ist jedoch nicht auf
dem p-leitenden Gebiet (204) gebildet. Auf den Oberflächen
der Bauelementisolationsschicht (202), der Kontaktstellen
schicht (205) und des p-leitenden Gebietes (204) ist eine
dielektrische Zwischenschicht (206) aufgebracht, die eine
Mehrzahl von Öffnungen zur Freilegung der Kontaktstellen
schicht (205) und des p-leitenden Gebietes (204) besitzt. Auf
der dielektrischen Zwischenschicht (206) befindet sich eine
Mehrzahl von Elektroden (207), die durch die Öffnungen hin
durch mit der Kontaktstellenschicht (205) bzw. dem
p-leitenden Gebiet (204) verbunden sind.
In Fig. 3 ist ein zweites erfindungsgemäßes Halbleiterbauele
ment im Querschnitt dargestellt. Auf einem Substrat (300)
sind selektiv eine p-Mulde (301) und eine n-Mulde (302) ge
bildet. Um einen Bauelementisolationsbereich und einen akti
ven Bereich festzulegen, ist auf der p-Mulde (301) und der n-
Mulde (302) selektiv eine Bauelementisolationsschicht (303),
z. B. eine Feldoxidschicht, gebildet.
In der p-Mulde (301) sind n⁺-Source-/Draingebiete (311 und
312) angeordnet, und zwar zur Bildung eines Kanals im Abstand
voneinander. Über dem Kanal befindet sich eine Gateisolati
onsschicht (304), auf der eine Gateelektrode (305) aufge
bracht ist. Die Gateelektrode (305) wird von einer isolieren
den Deckschicht (308) bedeckt, und an den Seitenwänden der
Gatelektrode (305) ist eine isolierende Abstandshalterschicht
(315) gebildet. Auf den n⁺-Source-/Draingebieten (311 und
312) sind Kontaktstellenschichten (317 und 318) gebildet, um
das Maß an Kontakttoleranz zu vergrößern.
Des weiteren sind p⁺-Source-/Draingebiete (313 und 314) vor
gesehen, und zwar wiederum zur Bildung eines Kanals im Ab
stand voneinander. Über dem Kanal ist wiederum die Gateisola
tionsschicht (304) zwischengefügt, auf der eine Gateelektrode
(306) aufgebracht ist. Die Gateelektrode (306) wird von einer
isolierenden Deckschicht (309) bedeckt. An den Seitenwänden
der Gateelektrode (306) befindet sich eine isolierende Ab
standshalterschicht (316). Wie in Fig. 3 dargestellt, ist die
Kontaktstellenschicht nicht auf dem Source-/Draingebiet des
PMOS-Transistors, sondern nur auf dem Source-/Draingebiet des
NMOS-Transistors ausgebildet.
Alternativ zu dem in Fig. 3 dargestellten Fall kann der Ab
standshalter an den Seitenwänden der Gateelektrode (306) des
PMOS-Transistors fehlen. Das Source-/Draingebiet des NMOS-
Transistors besitzt dann eine LDD(schwach dotiertes Drain)-
Struktur, und das Source-/Draingebiet des PMOS-Transistors
eine SD(einheitliches Drain)-Struktur. Selbst wenn der Ab
standshalter an den Seitenwänden des PMOS-Transistors ausge
bildet ist, kann das Source-/Draingebiet des PMOS-Transistors
die SD-Struktur besitzen.
Wieder auf Fig. 3 bezugnehmend befindet sich auf dem NMOS-
Transistor und dem PMOS-Transistor eine dielektrische Zwi
schenschicht (319) mit einer Mehrzahl von Öffnungen zur Frei
legung der Kontaktstellenschichten (317 und 318) sowie der
p⁺-Source-/Draingebiete (313 und 314). Auf die dielektrische
Zwischenschicht (319) sind eine Mehrzahl von Elektroden (320)
aufgebracht, die mit den Kontaktstellenschichten (317 und
318) sowie den p⁺-Source-/Draingebieten (313 und 314) verbun
den sind.
Nachfolgend werden bevorzugte Beispiele von Verfahren zur
Herstellung eines Halbleiterbauelementes mit der oben angege
benen Struktur beschrieben.
Hierzu wird ein Halbleitersubstrat (300) bereitgestellt und
die n-Mulde (302) sowie die p-Mulde (301) werden selektiv auf
dem Halbleitersubstrat (300) gebildet.
Um einen aktiven Bereich und einen Bauelementisolationsbe
reich festzulegen, wird eine Bauelementisolationsschicht
(303), wie z. B. eine Feldoxidschicht, unter Verwendung eines
üblichen Verfahrens, wie z. B. LOCOS(lokale Oxidation von Si
lizium) erzeugt.
Auf dem aktiven Bereich wird als eine Isolationsschicht eine
Gateoxidschicht in einer Dicke von 7 nm bis 20 nm aufgebracht.
Um eine Gateelektrode zu erzeugen, wird auf der Gateoxid
schicht Polysilizium in einer Dicke von 100 nm bis 200 nm abge
schieden, wonach n-leitende Fremdatome, z. B. Phosphor, im
plantiert werden. Zur Bildung einer isolierenden Deckschicht
wird eine Oxidschicht unter Verwendung eines CVD-Prozesses in
einer Dicke von 100 nm bis 250 nm abgeschieden, wonach darauf
mittels Fotolithografie ein Gate-Maskenmuster zur Festlegung
der jeweiligen Gateelektroden erzeugt wird. Unter Verwendung
des Gate-Maskenmusters werden dann die CVD-Oxidschicht, die
Polysiliziumschicht und die Gateoxidschicht selektiv geätzt,
um die Gateelektrode (305) mit der isolierenden Deckschicht
(308) herzustellen und gleichzeitig Bereiche freizulegen, in
denen Source-/Draingebiete für den PMOS-Transistor und den
NMOS-Transistor gebildet werden.
Wenn die Gateelektrodenbildung abgeschlossen ist, wird, falls
erforderlich, eine thermische Oxidation angewendet, um eine
Oxidschicht in einer Dicke von 5 nm bis 10 nm zu erzeugen. Die
se Oxidschicht dient dazu, Schädigungen durch einen nachfol
genden Ätzschritt und einen Schritt zur Fremdatomimplantation
zu verhindern. Ganzflächig werden dann n⁻-Fremdatome in die
resultierende Struktur bei einer Dosis von 1·10¹³ Ionen/cm² bis
5·10¹³Ionen/cm² implantiert. Das jeweilige Gebiet, in dem die
n⁻-Fremdatome eindotiert sind, bildet in dem NMOS-Transistor
ein Source-/Draingebiet mit LDD-Struktur und dient in dem
PMOS-Transistor dazu, eine beträchtliche Verringerung der
Schwellenspannung aufgrund übermäßiger Diffusion von
p-leitenden Fremdatomen zu verhindern.
Um einen Abstandshalter auf der resultierenden Struktur zu
erzeugen, wird eine erste Isolationsschicht, z. B. eine Oxid
schicht, in einer Dicke von ungefähr 200 nm mittels eines CVD-
Prozesses aufgebracht.
Die resultierende Struktur wird ganz flächig mit einem Fotore
sist beschichtet, der dann zur Freilegung von Bereichen, in
denen die NMOS-Transistoren gebildet werden, selektiv geätzt
wird.
Die durch das NMOS-Maskenmuster freigelegte erste Isolations
schicht wird entsprechend der geometrischen Eigenschaften der
darunterliegenden Struktur an anisotrop geätzt, um an den Ga
teseitenwänden den NMOS-Transistors eine isolierende Ab
standshalterschicht (315) zu bilden und gleichzeitig ein ak
tives Gebiet zur Erzeugung von n⁺-Source-/Draingebieten (311
und 312) freizulegen. Anschließend wird das NMOS-Maskenmuster
entfernt.
Für die Kontaktstellenschicht wird eine Polysiliziumschicht
in einer Dicke von 100 nm abgeschieden oder in einer Dicke von
200 nm bis 400 nm aufgebracht und in einer Dicke von 100 nm bis
300 nm abgeätzt. Als Folge hiervon beträgt die Dicke der Poly
siliziumschicht auf dem aktiven Bereich 100 nm. Wenn hierbei
das Halbleiterbauelement ein DRAM-Bauelement ist, wird das
Verhältnis des Durchmessers der Öffnung zur Dicke des im Zel
lenmatrixbereich gebildeten Polysiliziums auf weniger als 2 : 1
gesetzt, um so die Kontaktstellenschicht zu vergraben. Wenn
die Kontaktstellenschicht nicht dahingehend ausgelegt ist,
vergraben zu werden, ist die Kontaktstellenschicht wenigstens
in bezug auf den peripheren Schaltkreis ausreichend dick.
Dies dient dem Zweck, die Dotierkonzentrationen an der Ober
seite der Kontaktstelle und am Übergang zwischen Kontaktstel
le und Source-Drain-Dotiergebiet zu differenzieren, mit ande
ren Worten, um die Auswirkung einer nachfolgenden n⁺-Fremd
atomimplantation auf das Source-/Draingebiet zu minimieren
und das Source-/Draingebiet des in dem peripheren Schalt
kreisbereich gebildeten Transistors mit der n⁺-Fremdatom
implantation zu dotieren, und zwar gleichzeitig mit der Dotie
rung der Kontaktstelle.
Die zur Bildung der n⁺ -Source-/Draingebiete (311 und 312) des
NMOS-Transistors benötigten n⁺-Fremdatome werden bei einer
Dosis von 10¹⁵ Ionen/cm² bis 2·10¹⁵ Ionen/cm² implantiert. Zur
Erhöhung des Leistungsvermögens können die n⁺-Fremdatome
hierbei zweifach unter Differenzierung von Implantationsener
gie und Dosis implantiert werden. Beispielsweise kann Arsen
als n-leitende Fremdatome zunächst mit einer Implantations
energie von 80 keV bis 100 keV und bei einer Dosis von 5·10¹⁵
Ionen/cm bis 9·10¹⁵ Ionen/cm² und ein zweites Mal mit einer Im
plantationsenergie von 40 keV und bei einer Dosis von
5·10¹⁵ Ionen/cm² implantiert werden.
Nachdem die n⁺-Fremdatome unter optimalen Bedingungen implan
tiert wurden, wird ein Fotoresist aufgetragen, um einen Be
reich festzulegen, in welchem die Kontaktstelle zu bilden
ist. Die Polysiliziumschicht wird dann selektiv zur Bildung
einer Kontaktstellenschicht derart geätzt, daß ein ausrei
chendes Überlappungsgebiet mit dem Bauelementisolationsgebiet
und dem Abstandshalter sichergestellt ist.
Nachdem die Bildung der Kontaktstellenschichten (317 und 318)
auf den n⁺-Source-/Draingebieten (311 und 312) des NMOS-
Transistors abgeschlossen ist, wird auf die resultierende
Struktur ganz flächig ein Fotoresist aufgebracht und so struk
turiert, daß ein PMOS-Maskenmuster entsteht, das denjenigen
Bereich abschirmt, in welchem der NMOS-Transistor zu bilden
ist und denjenigen Bereich freilegt, in welchem der PMOS-
Transistor zu bilden ist.
Die in dem Bereich, der durch das PMOS-Maskenmuster freige
legt ist, verbliebene erste Isolationsschicht wird anisotrop
geätzt, um Bereiche freizulegen, in denen p⁺-Source-/Drain
gebiete (313 und 314) zu bilden sind, und um gleichzeitig ei
ne isolierende Abstandshalterschicht (316) an den Seitenwän
den der Gateelektrode (306) des PMOS-Transistors zu erzeugen.
Unter Verwendung des PMOS-Maskenmusters, der isolierenden
Deckschicht (309) und der isolierenden Abstandshalterschicht
(316) als Masken zur Abschirmung vor Fremdatomimplantation
werden p⁺-Fremdatome in die p⁺-Source-/Draingebiete (313 und
314) des PMOS-Transistors implantiert.
Nun wird die dielektrische Zwischenschicht ganz flächig auf
der resultierenden Struktur durch einen CVD-Prozeß aufge
bracht und so strukturiert, daß eine Mehrzahl von Öffnungen
zur Freilegung der Kontaktstellenschichten (317 und 318) so
wie der p⁺-Source-/Draingebiete (313 und 314) entsteht.
Eine Mehrzahl von Elektroden (320) wird gebildet, die durch
die Öffnungen hindurch mit den Kontaktstellenschichten (317
und 318) beziehungsweise den p⁺-Source-/Draingebieten (313
und 314) verbunden sind. Die Elektroden können hierbei durch
eine Metallisierung hergestellt werden.
Nachfolgend wird eine weitere Vorgehensweise zur Herstellung
des in Fig. 3 dargestellten Halbleiterbauelementes beschrie
ben.
Bei diesem Verfahrensbeispiel sind die ersten fünf Schritte,
d. h. der erste Schritt zur Bildung der n-Mulde und der
p-Mulde, der zweite Schritt zur Bauelementisolation, der dritte
Schritt zur Gateelektrodenbildung, der vierte Schritt zur Im
plantation von n⁻-Fremdatomen und der fünfte Schritt zur Bil
dung der ersten Isolationsschicht, dieselben wie im ersten
Ausführungsbeispiel. Dann wird das Verfahren wie folgt fort
gesetzt.
Auf die resultierende Struktur wird ganzflächig ein Fotore
sist aufgetragen und so strukturiert, daß ein Bereich, in
welchem der PMOS-Transistor zu bilden ist, freigelegt wird
und ein PMOS-Maskenmuster entsteht, um einen Bereich abzu
schirmen, in welchem der NMOS-Transistor zu bilden ist.
Die in dem frei liegenden Bereich gebildete erste Isolations
schicht wird anisotrop geätzt, um p⁺-Source-/Draingebiete
(313 und 314) des PMOS-Transistors freizulegen und gleichzei
tig eine isolierende Abstandshalterschicht (316) an den Gate
seitenwänden des PMOS-Transistors auszubilden. Sobald die
isolierende Abstandshalterschicht hergestellt ist, wird das
PMOS-Maskenmuster entfernt. Zwar wird das PMOS-Maskenmuster
entfernt, jedoch verbleibt die erste Isolationsschicht in dem
Bereich, in welchem der NMOS-Transistor zu bilden ist. Die
verbleibende erste Isolationsschicht wird als Maske in einem
nachfolgenden Schritt verwendet.
Falls es zur Verhinderung von Schädigungen aufgrund eines
nachfolgenden Ätzschrittes erforderlich ist, wird auf die re
sultierende Struktur eine thermische Oxidschicht mit 5 nm bis
10 nm aufgebracht. Unter Verwendung der isolierenden Deck
schicht (309) und der isolierenden Abstandshalterschicht
(316) als Abschirmmasken vor Fremdatomimplantation werden p⁺-
Fremdatome implantiert, um die p⁺-Source-/Draingebiete (313
und 314) des PMOS-Transistors zu erzeugen.
Mittels CVD wird eine zweite Isolationsschicht von ungefähr
50 nm aufgebracht.
Auf die resultierende Struktur wird ganzflächig ein Fotore
sist aufgetragen und selektiv so geätzt, daß Bereiche freige
legt werden, in denen der NMOS-Transistor zu bilden ist.
Die in den Bereichen, die durch das NMOS-Maskenmuster frei
bleiben, gebildete erste Isolationsschicht wird gemäß den
geometrischen Eigenschaften der darunterliegenden Struktur
anisotrop so geätzt, daß die isolierende Abstandshalter
schicht (315) an den Gateseitenwänden des NMOS-Transistors
gebildet wird und gleichzeitig das aktive Gebiet zur Erzeu
gung der n⁺-Source-/Draingebiete (311 und 312) freigelegt
wird. Anschließend wird das NMOS-Maskenmuster entfernt.
Nach dem Entfernen des NMOS-Maskenmusters wird eine Polysili
ziumschicht von ungefähr 100 nm für die Kontaktstellenschicht
ganzflächig auf die resultierende Struktur aufgebracht.
Zur Bildung der n⁺-Source-/Draingebiete (311 und 312) des
NMOS-Transistors werden n⁺-Fremdatome implantiert.
Nachdem die n⁺-Fremdatome unter optimalen Bedingungen implan
tiert wurden, wird ein Fotoresist aufgebracht, um einen Be
reich für die Kontaktstelle festzulegen. Daraufhin wird die
Polysiliziumschicht selektiv zur Bereitstellung der Kontakt
stellenschicht so geätzt, daß ein ausreichender Überlappungs
bereich mit dem Bauelementisolationsgebiet und dem Abstands
halter gewährleistet ist.
Auf der resultierenden Struktur wird ganzflächig mittels CVD
eine dielektrische Zwischenschicht abgeschieden und so struk
turiert, daß eine Mehrzahl von Öffnungen zur Freilegung der
Kontaktstellenschichten (317 und 318) sowie der p⁺-Source-
/Draingebiete (313 und 314) entsteht.
Es werden eine Mehrzahl von Elektroden (320) gebildet, die an
die Kontaktstellenschichten (317 und 318) sowie an die p⁺-
Source-/Draingebiete (313 und 314) durch die Öffnungen hin
durch angeschlossen sind. Die Elektroden können hierbei durch
eine Metallisierung hergestellt werden.
Die dritte Verfahrensvariante entspricht weitgehend der zwei
ten. Der Unterschied besteht darin, daß die zweite Isolati
onsschicht nicht gemäß dem neunten Schritt der zweiten Ver
fahrensvariante gebildet wird und daß das NMOS-Maskenmuster
nach Beendigung der n⁺-Fremdatomimplantation im dreizehnten
Schritt und nicht im elften Schritt entfernt wird. Dies be
deutet, daß die als Maske zur Abschirmung des Source-/Drain
gebiets des PMOS-Transistors bei der n⁺-Fremdatomimplantation
fungierende, zweite Isolationsschicht durch das NMOS-Masken
muster als Abschirmmaske bei der Fremdatomimplantation er
setzt wird.
In Fig. 4 ist in einem teilweisen Querschnitt ein drittes er
findungsgemäßes Halbleiterbauelement dargestellt, das inner
halb des peripheren Schaltkreisbereichs eines DRAMs verwendet
werden kann. Bei diesem Bauelement von Fig. 4 werden ein
PMOS-Transistor, ein NMOS-Transistor, ein n-leitendes Gebiet
(418) sowie ein p-leitendes Gebiet (415) vorgesehen. Außer
den Gateelektroden für die jeweiligen Transistoren wird eine
Elektrode (410) für Verdrahtungszwecke ausgebildet. Auf dem
PMOS-Transistor, dem NMOS-Transistor und der Verdrahtungs
elektrode (410) wird eine dielektrische Zwischenschicht (424)
mit einer Mehrzahl von Öffnungen angeordnet. Auf der dielek
trischen Zwischenschicht sind eine Mehrzahl von Elektroden
(425) ausgebildet, die durch die Öffnungen hindurch an jewei
lige freiliegende Bereiche angeschlossen sind.
Genauer wird der NMOS-Transistor durch n⁺-Source-/Drain
gebiete (416 und 417), eine Gateisolationsschicht (404) und
eine Gateelektrode (406) gebildet, während der PMOS-Transi
stor aus p⁺-Source-/Draingebieten (419 und 420), einer Gate
isolationsschicht (405) und einer Gateelektrode (407) be
steht. Die Gateelektroden (406 und 407) und die Verdrahtungs
elektrode (410) der jeweiligen Transistoren sind mit isolie
renden Deckschichten (408, 409 und 411) bedeckt. Auf den n⁺-
Source-/Draingebieten (416 und 417) und dem n-leitenden Ge
biet (418) des NMOS-Transistors sind Kontaktstellenschichten
(421, 422 und 423) zur Vergrößerung der Kontakttoleranz vor
gesehen. Die Kontaktstellenschicht wird jedoch nicht auf den
p⁺-Source-/Draingebieten (419 und 420) und dem p-leitenden
Gebiet (415) des PMOS-Transistors gebildet. Die Verdrahtungs
elektrode (410) kann zusammen mit der Gateelektrode erzeugt
werden und befindet sich auf der Bauelementisolationsschicht
(403).
Zur Herstellung des in Fig. 4 veranschaulichten Halbleiter
bauelementes können die in Verbindung mit Fig. 3 beschriebe
nen Verfahrensvarianten verwendet werden. Das PMOS-
Maskenmuster dient dann zur Freilegung eines Bereichs, in
welchem der PMOS-Transistor zu bilden ist, sowie eines Be
reichs, in welchem das p-leitende Gebiet (415) zu bilden ist.
Das NMOS-Maskenmuster fungiert zur Freilegung eines Bereichs,
in welchem der NMOS-Transistor zu bilden ist, sowie eines Be
reichs, in welchem das n-leitende Gebiet (418) zu bilden ist.
Ein Bereich zur Erzeugung der Verdrahtungsschicht wird so
entworfen, daß er entweder vom PMOS-Maskenmuster oder vom
NMOS-Maskenmuster freigelegt wird.
Ein viertes erfindungsgemäßes Halbleiterbauelement ist in dem
teilweisen Querschnitt von Fig. 5 dargestellt und besitzt
fast denselben Aufbau wie das in Fig. 4 gezeigte Halbleiter
bauelement. Der Unterschied besteht darin, daß beim Bauele
ment von Fig. 5 das n-leitende Gebiet (515) in der p-Mulde
(501) und nicht in der n-Mulde (502) angeordnet ist und daß
an den Seitenwänden der Verdrahtungselektrode (510) keine
isolierende Abstandshalterschicht gebildet ist.
In Fig. 5 bilden n⁺-Source-/Draingebiete (516 und 517), eine
Gateisolationsschicht (504) und eine Gateelektrode (506) den
NMOS-Transistor. Der PMOS-Transistor wird von p⁺-Source-
/Draingebieten (519 und 520), einer Gateisolationsschicht
(505) und einer Gateelektrode (507) gebildet. An den Seiten
wänden der Gateelektroden (506 und 507) befinden sich isolie
rende Abstandshalterschichten (512 und 513) . Auf die n⁺-
Source-/Draingebiete (516 und 517) und das n-leitende Gebiet
(515) des NMOS-Transistors sind Kontaktstellenschichten (521,
522 und 523) zur Vergrößerung der Kontakttoleranz aufge
bracht. Die Kontaktstellenschichten sind nicht auf den p⁺-
Source-/Draingebieten (519 und 520) und dem p-leitenden Ge
biet (518) des PMOS-Transistors gebildet. Die an den Seiten
wänden der Gateelektroden (506) des NMOS-Transistors angeord
nete, isolierende Abstandshalterschicht bewirkt die elektri
sche Isolation der Kontaktstellenschichten (521 und 522) von
der Gateelektrode (506).
In Fig. 6A ist im Querschnitt eine Speicherzelle dargestellt,
die in einem Zellenmatrixbereich eines erfindungsgemäßen
DRAMs enthalten ist. Dabei ist auf einem Halbleitersubstrat
(600) eine p-Mulde (601) gebildet. Auf die p-Mulde (601) ist
selektiv eine Bauelementisolationsschicht (622) aufgebracht.
Im aktiven Gebiet befinden sich Source-/Draingebiete (602,
603 und 604), die im Abstand voneinander angeordnet sind.
Zwischen den Source-/Draingebieten verläuft jeweils ein Ka
nal, und über den Kanälen sind Gateisolationsschichten (605
und 606) zwischengeschichtet, auf welchen Gateelektroden (607 und 608)
aufgebracht sind. Auf den Gateelektroden (607 und
608) sind jeweilige isolierende Deckschichten (612 und 613)
angeordnet. Auf der Bauelementisolationsschicht (622) befin
den sich Verdrahtungselektroden (609 und 610), wobei die iso
lierenden Deckschichten auch auf den Verdrahtungselektroden
gebildet sind. Auf den n⁻-Source-/Draingebieten (602, 603 und
604) sind Kontaktstellenschichten (615, 616 und 617) zur Ver
größerung der Kontakttoleranz aufgebracht. Darauf sind nach
einander eine erste dielektrische Zwischenschicht (618) und
eine zweite dielektrische Zwischenschicht (619) aufgebracht.
Zwischen der ersten dielektrischen Zwischenschicht (618) und
der zweiten dielektrischen Zwischenschicht (619) ist eine
Bitleitung (620) angeordnet, die durch eine Öffnung hindurch
an die Kontaktstellenschicht (616) angeschlossen ist. Auf der
zweiten dielektrischen Zwischenschicht (619) befinden sich
Speicherelektroden (621a und 621b).
Fig. 6B zeigt im Querschnitt die an der Grenze zwischen Zel
lenmatrixbereich und peripherem Schaltkreisbereich dieses er
findungsgemäßen DRAMs vorliegende Struktur. Dabei ist auf dem
Halbleitersubstrat (600) die p-Mulde (601) ausgebildet. Die
Bauelementisolationsschicht (622) ist zur Festlegung eines
aktiven Bereichs selektiv auf der p-Mulde (601) gebildet. In
dem aktiven Bereich sind n⁻-Source-/Draingebiete (624 und
625) sowie ein p⁺-leitendes Gebiet (626) angeordnet. Über dem
zwischen den n⁻-Source-/Draingebieten (624 und 625) vorlie
genden Kanal ist eine Gateisolationsschicht (627) zwischenge
fügt, auf der sich eine Gatelektrode (629) befindet. Letztere
ist von einer isolierenden Deckschicht (631) bedeckt. Eine
Verdrahtungselektrode (628) und eine isolierende Deckschicht
(630) sind nacheinander auf die Bauelementisolationsschicht
(622) aufgebracht. Auf den n⁻-Source-/Draingebieten (624 und
625) sind Kontaktstellenschichten (623 und 633) zur Vergröße
rung der Kontakttoleranz vorgesehen. Die Kontaktstellen
schichten sind nicht auf dem p⁺-leitenden Gebiet (626) gebil
det, an das direkt eine Elektrode (637) angeschlossen ist.
Die Kontaktstellenschicht (633) ist über eine Öffnung, die in
der dielektrischen Zwischenschicht (618) erzeugt ist, mit ei
ner Bitleitung (634) verbunden. Die weitere dielektrische
Zwischenschicht (619) befindet sich auf der Bitleitung (634).
Auf dieser dielektrischen Zwischenschicht (619) ist eine
Elektrode (635) angeordnet, die über eine Öffnung an die Kon
taktstellenschicht (632) angeschlossen ist. Auf die Elektrode
(635) ist eine Isolationsschicht (636) aufgebracht.
In den Fig. 7A bis 7G sowie 8A bis 8G sind in jeweiligen
Querschnitten Strukturen eines erfindungsgemäßen DRAM-
Halbleiterbauelementes in aufeinanderfolgenden Herstellungs
stufen veranschaulicht, wobei die Fig. 7A bis 7G speziell den
Teil des Zellenmatrixbereichs des DRAMs und die Fig. 8A bis
8G speziell den Teil von dessen peripherem Schaltkreisbereich
wiedergeben.
Bezugnehmend auf die Fig. 7A und 8A wird zunächst ein Halb
leitersubstrat (700) bereitgestellt, auf dem selektiv
p-Mulden (701 und 702) sowie eine n-Mulde (703) gebildet wer
den. Auf den jeweiligen Mulden wird selektiv eine Bauelement
isolationsschicht (704) erzeugt. Daraufhin werden zur Erzeu
gung von Gateelektroden und Verdrahtungselektroden eine erste
Isolationsschicht von 7 nm bis 20 nm für eine Gateisolations
schicht (705) sowie eine Polysiliziumschicht von 100 nm bis
200 nm für eine Gateelektrode (706) und eine Verdrahtungselek
trode nacheinander ganzflächig auf der resultierenden Struk
tur aufgebracht. In die Polysiliziumschicht werden Fremdatome
eindotiert. Dann wird eine zweite Isolationsschicht von 100 nm
bis 250 nm zur Bildung von isolierenden Deckschichten (707 und
709) aufgebracht. Anschließend werden unter Verwendung von
Gate-Maskenmustern zur Festlegung jeweiliger Elektroden die
zweite Isolationsschicht, die mit den Fremdatomen dotierte
Polysiliziumschicht sowie die erste Isolationsschicht nach
einander und selektiv geätzt. Um Bauelementschädigungen durch
nachfolgende Ätz- und Fremdatomimplantationsschritte zu ver
meiden, wird erforderlichenfalls eine Oxidschicht von 5 nm bis
10 nm durch thermische Oxidation aufgebracht. Dann werden un
ter Verwendung der isolierenden Deckschichten (707 und 709)
sowie der Bauelementisolationsschicht (704) als Abschirmmas
ken vor Fremdatomimplantation n⁻-Fremdatome mit einer Dosis
von 1·10¹³ Ionen/cm² bis 5·10³ Ionen/cm² implantiert, um eine
Mehrzahl von n⁻-leitenden Gebieten (710) zu erzeugen.
Bezugnehmend auf die Fig. 7B und 8B wird dann auf die resul
tierende Struktur ganzflächig eine dritte Isolationsschicht
(711) mit 200 nm aufgebracht, wonach ein erstes Maskenmuster
(712) zur Freilegung von Bereichen zur Bildung eines NMOS-
Transistors und eines n-leitenden Gebietes erzeugt werden.
Dabei legt das erste Maskenmuster (712) diejenigen Bereiche
frei, in denen die im Zellenmatrixbereich enthaltenen NMOS-
Transistoren sowie der NMOS-Transistor und das n-leitende Ge
biet, die im peripheren Schaltkreisbereich des DRAMs enthal
ten sind, gebildet werden.
Wie in den Fig. 7C und 8C dargestellt, wird daraufhin die
dritte Isolationsschicht (711) in den von dem ersten Masken
muster (712) freigelassenen Bereichen anisotrop derart ge
ätzt, daß isolierende Abstandshalterschichten (713) an den
Seitenwänden der jeweiligen, in den freigelegten Gebieten ge
bildeten Elektroden entstehen und gleichzeitig aktive Gebiete
freigelegt werden. Nach Entfernung des ersten Maskenmusters
(712) wird eine Polysiliziumschicht (714) mit 100 nm ganzflä
chig auf die resultierende Struktur aufgebracht, um die Kon
taktstellenschicht zu bilden. Unter Verwendung der dritten
Isolationsschicht (711) und der Bauelementisolationsschicht
(704), die beide unter der Polysiliziumschicht (714) als Ab
schirmmasken vor Fremdatomimplantation verblieben sind, wer
den n⁺-Fremdatome mit einer Dosis von 10¹⁵ Ionen/cm² bis
2·10¹⁶ Ionen/cm² implantiert, so daß die Fremdatome in die Po
lysiliziumschicht (714) eindortiert werden und gleichzeitig
die Bildung einer LDD-Struktur für die Source-/Draingebiete
und das n-leitende Gebiet des NMOS-Transistors ermöglicht
wird. Die Polysiliziumschicht (714) wird dann, wie in den
Fig. 7D und 8D dargestellt, so strukturiert, daß das Source-
/Draingebiet und das n-leitende Gebiet des NMOS-Transistors
bedeckt werden und eine Mehrzahl von Kontaktstellenschicht
teilen (715) zur Erhöhung der Kontakttoleranz gebildet wird.
Anschließend wird ein Fotoresist aufgebracht und selektiv
strukturiert, um ein zweites Maskenmuster (716) zur Freile
gung eines PMOS-Transistorgebietes und eines p-leitenden Ge
bietes zu erzeugen. In den meisten Fällen ist hierbei das
zweite Maskenmuster (716) komplementär zum ersten Maskenmu
ster (712).
Wie in den Fig. 7E und 8E dargestellt, wird dann die dritte
Isolationsschicht (711) in dem freigelassenen Bereich ani
sotrop geätzt, um eine isolierende Abstandshalterschicht
(717) an den Seitenwänden der jeweiligen Elektroden zu erzeu
gen und gleichzeitig die aktiven Gebiete freizulegen. Unter
Verwendung des zweiten Maskenmusters (716), der jeweiligen
isolierenden Abstandshalterschichtteile (717) und der isolie
renden Deckschicht (707) als Abschirmmasken vor Fremdatomim
plantation werden dann p⁺-Fremdatome mit einer Dosis von
10¹⁵ Ionen/cm² bis 10¹⁶ Ionen/cm² implantiert. Anschließend wird
das zweite Maskenmuster (716) entfernt, wie in den Fig. 7F
und 8F dargestellt.
Wie in den Fig. 7G und 8G dargestellt, wird dann ein üblicher
Prozeß durchgeführt, um eine dielektrische Zwischenschicht
(718), eine Bitleitung (721), dielektrische Zwischenschichten
(719) und (723), eine Speicherelektrode (722) und eine Plat
tenelektrode (724) in dem Zellenmatrixbereich auszubilden und
eine dielektrische Zwischenschicht (720) sowie eine Elektrode
(725) in dem peripheren Schaltkreisbereich zu erzeugen.
In den Fig. 9A bis 9G sowie 10A bis 10G sind in jeweiligen
Querschnitten Strukturen eines weiteren erfindungsgemäßen
DRAM-Halbleiterbauelementes veranschaulicht, wobei die Fig.
9A bis 9G speziell einen Teil des Zellenmatrixbereichs des
DRAMs und die Fig. 10A bis 10G einen Teil von dessen periphe
rem Schaltkreisbereich wiedergeben.
Bezugnehmend auf die Fig. 9A und 10A wird zunächst ein Halb
leitersubstrat (900) bereitgestellt, auf dem selektiv
p-Mulden (901) und (902) sowie eine n-Mulde (903) gebildet wer
den. Auf den jeweiligen Mulden wird selektiv eine Bauelement
isolationsschicht (904) erzeugt. Daraufhin werden zur Erzeu
gung von Gateelektroden und Verdrahtungselektroden eine erste
Isolationsschicht von 9 nm bis 20 nm für eine Gateisolations
schicht (905) sowie eine Polysiliziumschicht von 100 nm bis
200 nm für eine Gateelektrode (906) und eine Verdrahtungselek
trode nacheinander ganz flächig auf der resultierenden Struk
tur aufgebracht. In die Polysiliziumschicht werden Fremdatome
eindotiert. Dann wird eine zweite Isolationsschicht von 100 nm
bis 250 nm zur Bildung von isolierenden Deckschichten (907)
und (909) aufgebracht. Anschließend werden unter Verwendung
von Gate-Maskenmustern zur Festlegung der jeweiligen Elektro
den die zweite Isolationsschicht, die mit den Fremdatomen do
tierte Polysiliziumschicht sowie die erste Isolationsschicht
nacheinander und selektiv geätzt. Um Bauelementschädigungen
durch nachfolgende Ätz- und Fremdatomimplantationsschritte zu
vermeiden, wird, falls erforderlich, eine Oxidschicht von 5 nm
bis 10 nm durch thermische Oxidation aufgebracht. Dann werden
unter Verwendung der isolierenden Deckschichten (907) und
(909) sowie der Bauelementisolationsschicht (904) als Ab
schirmmasken vor Fremdatomimplantation n⁻-Fremdatome mit ei
ner Dosis von 1·10¹³Ionen/cm² bis 5·10¹³Ionen/cm² implantiert,
um eine Mehrzahl von n⁻-leitenden Gebieten (910) zu erzeugen.
Bezugnehmend auf die Fig. 9B und 10B wird dann ganzflächig
auf die resultierende Struktur eine dritte Isolationsschicht
(911) mit 200 nm aufgebracht, wonach ein erstes Maskenmuster
(912) zur Freilegung von Bereichen zur Bildung eines PMOS-
Transistors und eines p-leitenden Gebietes erzeugt wird. Da
bei läßt das erste Maskenmuster (912) diejenigen Bereiche
frei, in denen die PMOS-Transistoren und das p-leitende Ge
biet, die in dem peripheren Schaltkreisbereich gebildet wer
den, enthalten sind.
Wie in den Fig. 9C und 10C dargestellt, wird dann die dritte
Isolationsschicht (911) in den vom ersten Maskenmuster (912)
freigelassenen Bereichen anisotrop derart geätzt, daß isolie
rende Abstandshalterschichten (913) an den Seitenwänden der
jeweiligen, in den freigelassenen Bereichen gebildeten Elek
troden entstehen und gleichzeitig aktive Gebiete freigelegt
werden. Nach Entfernung des ersten Maskenmusters (912) wird
dann ganzflächig auf der resultierenden Struktur eine thermi
sche Oxidschicht (914) mit 5 nm bis 10 nm erzeugt, um Bauele
mentschädigungen aufgrund eines nachfolgenden Fremdatomim
plantationsschrittes zu verhindern. Anschließend werden unter
Verwendung der isolierenden Abstandshalterschicht (913) und
der isolierenden Deckschicht (907) als Abschirmmasken vor
Fremdatomimplantation p⁺-Fremdatome ganz flächig in die resul
tierende Struktur implantiert.
Wie in den Fig. 9D und 10D dargestellt, wird dann ein Fotore
sist ganz flächig auf die resultierende Struktur aufgebracht
und zur Bildung eines zweiten Maskenmusters (915) struktu
riert, um Bereiche freizulegen, in denen ein NMOS-Transistor
und ein n-leitendes Gebiet gebildet werden.
Wie in den Fig. 9E und 10E dargestellt, wird dann die dritte
Isolationsschicht (911) in dem freigelassenen Bereich aniso
trop derart geätzt, daß eine isolierende Abstandshalter
schicht (917) an den Seitenwänden der jeweiligen Elektroden
entsteht und aktive Gebiete freigelegt werden. Anschließend
wird eine Polysiliziumschicht (916) mit 100 nm zur Bildung ei
ner Kontaktstellenschicht ganzflächig auf die resultierende
Struktur aufgebracht. Die dritte Isolationsschicht (911) und
die Bauelementisolationsschicht (904), die unter der Polysi
liziumschicht (916) verbleiben, fungieren in einem nachfol
genden Schritt zur n⁺ -Fremdatomimplantation als Abschirmmas
ken vor Fremdatomimplantation.
Nach der Implantation der n⁺-Fremdatome wird die Polysilizi
umschicht (916), wie in den Fig. 9F und 10F dargestellt, so
strukturiert, daß das Source-/Draingebiet und das n-leitende
Gebiet des NMOS-Transistors bedeckt werden und eine Mehrzahl
von Kontaktstellenschichtteilen (918) zur Erhöhung der Kon
takttoleranz entsteht.
Wie in den Fig. 9G und 10G dargestellt, wird danach ein übli
cher Prozeß ausgeführt, um eine dielektrische Zwischenschicht
(919), eine Bitleitung (921), dielektrische Zwischenschichten
(920) und (923), eine Speicherelektrode (922) und eine Plat
tenelektrode (924) im Zellenmatrixbereich sowie eine dielek
trische Zwischenschicht (925) und eine Elektrode (926) im pe
ripheren Schaltkreisbereich herzustellen.
Mit den oben beschriebenen, erfindungsgemäßen Halbleiterbau
elementen und deren erfindungsgemäßen Herstellungsverfahren
lassen sich die Produktionskosten erheblich reduzieren und
die Produktivität merklich erhöhen.
Claims (22)
1. Halbleiterbauelement mit
- - einem Halbleitersubstrat (201),
- - wenigstens einem Gebiet (203) eines ersten Leitfähig keitstyps und wenigstens einem Gebiet (204) eines zweiten Leitfähigkeitstyps, die selektiv auf dem Halbleitersubstrat gebildet sind,
gekennzeichnet durch
- - eine nur auf dem Gebiet des ersten Leitfähigkeitstyps (203) gebildete Kontaktstellenschicht (205), die sich unter Zwischenfügung einer Isolationsschicht (202) in einen zum Ge biet des ersten Leitfähigkeitstyps benachbarten Bereich zur Kontakttoleranzerhöhung erstreckt, und
- - eine dielektrische Zwischenschicht (206) mit einer Mehr zahl von Öffnungen zur Freilegung des Gebiets des zweiten Leitfähigkeitstyps (204) und der Kontaktstellenschicht (205).
2. Halbleiterbauelement nach Anspruch 1, weiter gekennzeich
net durch
- - eine Mehrzahl erster Elektroden (305), die unter Zwi schenfügung einer Isolationsschicht (304) auf dem Halbleiter substrat (300, 302) gebildet sind, und
- - eine isolierende Deckschicht (308), welche die ersten, benachbart zum Gebiet des ersten Leitfähigkeitstyps (312) ge bildeten Elektroden bedeckt und das Gebiet des ersten Leitfä higkeitstyps freiläßt, wobei
- - sich die Kontaktstellenschicht (318) bis über die Ober- Seite der jeweiligen ersten Elektrode erstreckt und von die ser durch die isolierende Deckschicht isoliert ist.
3. Halbleiterbauelement nach Anspruch 2, weiter dadurch ge
kennzeichnet, daß die erste Elektrode eine Gateelektrode
(305) ist und die isolierende Deckschicht aus einer auf der
Gateelektrode gebildeten Deckschicht (308) und einer an den
Seitenwänden der Gateelektrode gebildeten, isolierenden Ab
standshalterschicht (315) besteht.
4. Halbleiterbauelement nach einem der Ansprüche 1 bis 3,
weiter gekennzeichnet durch eine Mehrzahl zweiter Elektroden
(320), die durch die Öffnungen hindurch mit der Kontaktstel
lenschicht (318) oder dem Gebiet des zweiten Leitfähig
keitstyps (313) verbunden sind.
5. Halbleiterbauelement nach Anspruch 4, weiter dadurch ge
kennzeichnet, daß die zweiten Elektroden (320) aus einem Me
tall bestehen.
6. Halbleiterbauelement nach einem der Ansprüche 1 bis 5,
weiter dadurch gekennzeichnet, daß die Kontaktstellenschicht
(318) aus Polysilizium besteht, in das Fremdatome des ersten
Leitfähigkeitstyps eindotiert sind.
7. Halbleiterbauelement nach einem der Ansprüche 1 bis 6,
weiter gekennzeichnet durch
- - einen MOS-Transistor vom ersten Leitfähigkeitstyp mit Source-/Draingebieten vom ersten Leitfähigkeitstyp (311, 312), die voneinander beabstandet auf dem Halbleitersubstrat angeordnet sind, und mit einer auf dem Halbleitersubstrat un ter Zwischenfügung einer Gateisolationsschicht (304) gebilde ten Gateelektrode (305),
- - eine isolierende Gatedeckschicht (308, 315) zur Bedeckung der Gateelektrode des MOS-Transistors vom ersten Leitfähig keitstyp,
- - eine erste Kontaktstellenschicht (317), die auf der Ober fläche des Sourcegebietes (311) und der isolierenden Gate deckschicht (308, 315) des MOS-Transistors vom ersten Leitfä higkeitstyp gebildet ist,
- - eine zweite Kontaktstellenschicht (318), die auf der Oberfläche des Draingebietes (312) und der isolierenden Gate deckschicht (308, 315) des MOS-Transistors vom ersten Leitfä higkeitstyps gebildet und elektrisch von der ersten Kontakt stellenschicht (317) isoliert ist,
- - wenigstens einen MOS-Transistor vom zweiten Leitfähig keitstyp mit auf dem Halbleitersubstrat voneinander beabstan det gebildeten Source-/Draingebieten (313, 314) des zweiten Leitfähigkeitstyps und mit einer auf dem Halbleitersubstrat unter Zwischenfügung einer Gateisolationsschicht (304) gebil deten Gateelektrode (306),
- - eine dielektrische Zwischenschicht (319) mit einer Mehr zahl von Öffnungen zur Freilegung der ersten und der zweiten Kontaktstellenschicht (317, 318) sowie des Source-/Drain gebietes (313, 314) des MOS-Transistors vom zweiten Leitfä higkeitstyp und
- - eine Mehrzahl von Elektroden (320), die mit der ersten und der zweiten Kontaktstellenschicht (317, 318) beziehungs weise mit dem Source-/Draingebiet (313, 314) des NMOS- Transistors vom zweiten Leitfähigkeitstyp durch die Öffnungen hindurch verbunden sind.
8. Halbleiterbauelement nach Anspruch 7, weiter dadurch ge
kennzeichnet, daß die erste und die zweite Kontaktstellen
schicht (317, 318) aus Polysilizium bestehen, in das Fremd
atome vom ersten Leitfähigkeitstyp eindotiert sind.
9. Halbleiterbauelement nach einem der Ansprüche 1 bis 8,
weiter gekennzeichnet durch
- - einen Speicherzellenmatrixbereich mit einer Mehrzahl von Transistoren vom ersten Leitfähigkeitstyp, von denen jeder eine Source-, eine Drain- und eine Gateelektrode besitzt, so wie mit einer Mehrzahl von auf dem Source-/Draingebiet des jeweiligen Transistors vom ersten Leitfähigkeitstyp gebilde ten Kontaktstellenschichten des ersten Leitfähigkeitstyps zur Kontakttoleranzerhöhung und
- - einen peripheren Schaltkreisbereich mit einer Mehrzahl von Transistoren vom ersten und vom zweiten Leitfähig keitstyp, die jeweils eine Source-, eine Drain- und eine Ga teelektrode besitzen, sowie mit einer Mehrzahl von auf den Source-/Draingebieten eines jeweiligen Transistors vom ersten Leitfähigkeitstyp gebildeten Kontaktstellenschichten des er sten Leitfähigkeitstyps zur Kontakttoleranzerhöhung.
10. Halbleiterbauelement nach Anspruch 9, weiter dadurch ge
kennzeichnet, daß die MOS-Transistoren des ersten Leitfähig
keitstyps sowohl im Zellenmatrixbereich als auch im periphe
ren Schaltkreisbereich NMOS-Transistoren sind, deren Source-
/Draingebiete eine LDD-Struktur aufweisen.
11. Halbleiterbauelement nach Anspruch 9 oder 10, weiter da
durch gekennzeichnet, daß der im peripheren Schaltkreisbe
reich enthaltene MOS-Transistor vom zweiten Leitfähigkeitstyp
ein PMOS-Transistor mit einer einheitlichen Drain(SD)-
Struktur ist.
12. Verfahren zur Herstellung eines Halbleiterbauelementes,
gekennzeichnet durch folgende Schritte zur Herstellung eines
Halbleiterbauelementes nach einem der Ansprüche 1 bis 11:
- - Erzeugen einer Isolationsschicht (711) auf einem Halblei tersubstrat (700), in welchem Bereiche zur Bildung von Gebie ten eines ersten und eines zweiten Leitfähigkeitstyps festge legt sind,
- - Erzeugen eines ersten Maskenmusters (712) zur Freilegung des Bereichs zur Bildung des Gebietes des ersten Leitfähig keitstyps und zur Bedeckung des Bereichs zur Bildung des Ge bietes des zweiten Leitfähigkeitstyps,
- - anisotropes Ätzen der Isolationsschicht (711) in dem freigelegten Bereich entsprechend den geometrischen Eigen schaften des Halbleitersubstrats,
- - Entfernen des ersten Maskenmusters (712),
- - Aufbringen einer Schicht (714) ganzflächig auf die resul tierende Struktur zur Bildung einer Kontaktstellenschicht,
- - Implantieren von Fremdatomen des ersten Leitfähig keitstyps unter Verwendung der unter der Schicht (714) für die Kontaktstellenschicht verbliebenen Isolationsschicht (711) als Abschirmmaske vor Fremdatomimplantation,
- - Strukturierung der Schicht (714) für die Kontaktstellen schicht zur Erzeugung der Kontaktstellenschicht (715) auf dem Gebiet des ersten Leitfähigkeitstyps,
- - Erzeugen eines zweiten Maskenmusters (716) zur Freilegung des Bereichs für die Bildung des Gebietes des zweiten Leitfä higkeitstyps und zur Bedeckung des Bereichs für die Bildung des Gebiets des ersten Leitfähigkeitstyps und
- - Implantieren von Fremdatomen des zweiten Leitfähig keitstyps unter Verwendung des zweiten Maskenmusters (716) als Abschirmmaske vor Fremdatomimplantation.
13. Verfahren nach Anspruch 12, weiter gekennzeichnet durch
einen Schritt zum anisotropen Ätzen der Isolationsschicht
(711) in dem durch das zweite Maskenmuster freigelegten Be
reich entsprechend den geometrischen Eigenschaften des Halb
leitersubstrats vor dem Schritt der Implantation der Fremd
atome des zweiten Leitfähigkeitstyps.
14. Verfahren nach einem der Ansprüche 12 oder 13, weiter ge
kennzeichnet durch folgende Schritte nach dem Schritt zur Im
plantation der Fremdatome des zweiten Leitfähigkeitstyps:
- - Entfernen des zweiten Maskenmusters (716) und
- - ganzflächiges Erzeugen einer dielektrischen Zwischen schicht (725) auf der resultierenden Struktur mit einer Mehr zahl von Öffnungen zur Freilegung der Bereiche der Kontakt stellenschicht und des Gebietes des zweiten Leitfähig keitstyps.
15. Verfahren nach einem der Ansprüche 12 bis 14, weiter da
durch gekennzeichnet, daß der Schritt zur Bildung der Schicht
(714) für die Kontaktstellenschicht aus der Abscheidung von
Polysilizium besteht.
16. Verfahren nach einem der Ansprüche 12 bis 15, weiter ge
kennzeichnet durch folgende Schritte vor dem Schritt zum Auf
bringen der Isolationsschicht (711):
- - Selektives Festlegen eines aktiven Gebietes und eines Bauelementisolationsgebietes auf dem Halbleitersubstrat (700)
- - Bilden einer Gateisolationsschicht (705) auf der resul tierenden Struktur,
- - aufeinanderfolgendes Aufbringen einer Schicht für Ga teelektroden (706) und einer isolierenden Deckschicht (707) auf die Gateisolationsschicht (705),
- - Erzeugen eines Gate-Maskenmusters auf der resultierenden Struktur zur Festlegung der Gateelektroden und
- - aufeinanderfolgendes und selektives Ätzen der isolieren den Deckschicht (707), der Schicht (706) für die Gateelektro den und der Gateisolationsschicht (705) unter Verwendung des Gate-Maskenmusters als Ätzschutzmaske, wobei
- - durch den Schritt des anisotropen Ätzens der Isolations schicht (711) Abstandshalter (713) an den Seitenwänden der jeweiligen Gatelektroden (705) gebildet werden.
17. Verfahren nach einem der Ansprüche 12 bis 16, weiter ge
kennzeichnet durch einen Schritt zum Dotieren von Fremdatomen
des ersten Leitfähigkeitstyps in das Halbleitersubstrat, in
welchem die Bereiche zur Bildung der Gebiete des ersten und
des zweiten Leitfähigkeitstyps festgelegt sind, vor dem
Schritt zur Erzeugung der Isolationsschicht.
18. Verfahren zur Herstellung eines Halbleiterbauelementes,
gekennzeichnet durch folgende Schritte zur Herstellung eines
Halbleiterbauelementes nach einem der Ansprüche 1 bis 11:
- - Erzeugen einer Isolationsschicht (911) auf einem Halblei tersubstrat (900), in welchem Bereiche zur Bildung von Gebie ten eines ersten und eines zweiten Leitfähigkeitstyps festge legt sind,
- - Erzeugen eines ersten Maskenmusters (912) zur Freilegung des Bereichs zur Bildung des Gebietes des zweiten Leitfähig keitstyps und zur Bedeckung des Bereiches zur Bildung des Ge bietes des ersten Leitfähigkeitstyps,
- - anisotropes Ätzen der Isolationsschicht (911) entspre chend den geometrischen Eigenschaften der unter dieser Schicht liegenden Struktur unter Verwendung des ersten Mas kenmusters,
- - Entfernen des ersten Maskenmusters,
- - Implantieren von Fremdatomen des zweiten Leitfähig keitstyps unter Verwendung der geätzten Isolationsschicht als Abschirmmaske vor Fremdatomimplantation,
- - Erzeugen eines zweiten Maskenmusters (915) zur Freilegung des Bereiches zur Bildung des Gebietes des ersten Leitfähig keitstyps und zur Bedeckung des Bereiches zur Bildung des Ge bietes des zweiten Leitfähigkeitstyps,
- - anisotropes Ätzen der Isolationsschicht (911) in dem freiliegenden Bereich entsprechend den geometrischen Eigen schaften des Halbleitersubstrats,
- - Entfernen des zweiten Maskenmusters (915),
- - ganzflächiges Aufbringen einer Schicht (916) zur Bildung einer Kontaktstellenschicht auf die resultierende Struktur,
- - Implantieren von Fremdatomen des ersten Leitfähig keitstyps unter Verwendung der unter der Schicht (916) für die Kontaktstellenschicht verbliebenen Isolationsschicht (911) als Abschirmmaske vor Fremdatomimplantation und
- - Strukturieren der Schicht für die Kontaktstellenschicht zur Bildung der Kontaktstellenschicht (918) auf dem Gebiet des ersten Leitfähigkeitstyps.
19. Verfahren nach Anspruch 18, weiter gekennzeichnet durch
einen Schritt zum ganzflächigen Aufbringen einer dielektri
schen Zwischenschicht (926) mit einer Mehrzahl von Öffnungen
zur Freilegung der Kontaktstellenschicht und des Gebietes des
zweiten Leitfähigkeitstyps auf die resultierende Struktur
nach dem Schritt zur Bildung der Kontaktstellenschicht.
20. Verfahren nach Anspruch 18 oder 19, weiter dadurch ge
kennzeichnet, daß die zur Bildung der Kontaktstellenschicht
(918) aufgebrachte Schicht (916) aus Polysilizium besteht.
21. Verfahren nach einem der Ansprüche 18 bis 20, weiter ge
kennzeichnet durch folgende Schritte vor dem Schritt zum Auf
bringen der Isolationsschicht (904):
- - Selektives Festlegen eines aktiven Gebietes und eines Bauelementisolationsgebietes auf dem Halbleitersubstrat,
- - Aufbringen einer Gateisolationsschicht (905) auf die re sultierende Struktur,
- - aufeinanderfolgendes Aufbringen einer Gateelektroden schicht und einer isolierenden Deckschicht (907) für Ga teelektroden auf die Gateisolationsschicht (905),
- - Erzeugen eines Gate-Maskenmusters auf der resultierenden Struktur zur Festlegung der Gateelektroden (906) und
- - aufeinanderfolgendes und selektives Ätzen der isolieren den Deckschicht (907), der Gateelektrodenschicht (906) und der Gateisolationsschicht (905) unter Verwendung des Gate- Maskenmusters als Ätzschutzmaske, wobei
- - durch den Schritt des anisotropen Ätzens der Isolations schicht (911) Abstandshalter (913) an den Seitenwänden der jeweiligen Gateelektroden gebildet werden.
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