DE4038115A1 - Halbleiterspeicher - Google Patents

Description

Die Erfindung betrifft einen Halbleiterspeicher sowie ein Verfahren zu dessen Herstellung. Insbesondere geht es um einen dynamischen RAM (DRAM) mit Graben-Kondensatorstruktur sowie ein Verfahren zu dessen Herstellung.

In jüngster Zeit wächst sowohl die Integrationsdichte als auch das Speichervermögen von Halbleiterspeichern. Im Hin­ blick auf die Miniaturisierung von Speicherzellen in einem dynamischen MOS-RAM (DRAM) mit einem einzelnen MOSFET und einem einzelnen MOS-Kondensator wurden umfangreiche Unter­ suchungen angestellt.

Wegen der Miniaturisierung der Speicherzellen verringert sich jedoch die Fläche des zur Informationsspeicherung (elektrische Ladungen) dienenden Kondensators. Hieraus resultieren sogenannte Softfehler, beispielsweise das fehlerhafte Lesen des Inhalts des Speichers oder ein Verschwinden des Speicherinhalts aufgrund von α-Strahlen. Diese Probleme müssen gelöst werden.

Zur Erhöhung der Integrationsdichte und des Speichervermö­ gens wurden verschiedene Verfahren vorgeschlagen, wobei auf die Vermeidung von Softfehlern geachtet wurde. Die Bemü­ hungen zielten in erster Linie auf eine drastische Erhöhung der Kondensatorkapazität und mithin die Erhöhung der Menge der gespeicherten elektrischen Ladungen ab, ohne dabei je­ doch die von dem Kondensator belegte Fläche zu erhöhen.

Ein Vorschlag in dieser Richtung ist ein DRAM mit der im folgenden erläuterten Graben-Kondensatorstruktur.

Die Draufsicht und Querschnittansicht eines solchen DRAM gemäß Fig. 6a und 6b zeigt den DRAM mit Gräben 5 (5 ₁, 5 ₂, ...), die in einer Oberfläche eines p-leitenden Siliciumsubstrats 1 ausgebildet sind, mit n-leitenden Schichten 6 (6 ₁, 6 ₂, ...), die an den Innenwänden der Grä­ ben 5 ausgebildet sind, Kondensator-Isolierschichten 7 und Plattenelektroden 8, die in dieser Reihenfolge auf den Oberflächen der n-leitenden Schichten zu Bildung von Kon­ densatoren eingebettet sind. Durch diese Struktur ist die Fläche (Kapazität) des Kondensators erhöht, ohne daß dabei der Flächenbedarf des Kondensators erhöht ist.

Jeder MOSFET enthält Source/Drain-Zonen 11 (11 ₁, 11 ₂, ...) und 12 (12 ₁, 12 ₂, ...) einer n-leitenden Schicht und eine Gateelektrode 10 (10 ₁, 10 ₂, ...), eine zwischen den Source/ Drain-Zonen 11 und 12 und der Gateelektrode 10 ausgebildete Gate-Isolierschicht 9, ausgebildet in einer Element-Zone, welche definiert wird durch eine auf der Oberfläche des Siliciumsubstrats 1 gebildete Feldoxidschicht 3. Jeder MOS- Kondensator enthält eine n-leitende Schicht 6 an der Innenwand eines benachbarten Grabens 5, die mit der n-lei­ tenden Source/Drain-Zone 11 (11 ₁, 11 ₂, ...) und 12 (12 ₁, 12 ₂, ...) verbunden ist, und eine an der Oberfläche der n- leitenden Schicht 6 gebildete Kondensator-Isolierschicht 7 sowie eine in dem Graben 5 eingebettete Plattenelektrode 8.

Bei dieser Struktur wird die Innenwand des Grabens 5 zur Bildung des MOS-Kondensators verwendet. Deshalb erhöht sich die Kapazität des Kondensators um ein Vielfaches gegenüber einer Planarstruktur. Diese Struktur gestattet es also, eine Abnahme der in der Speicherzelle gespeicherten elek­ trischen Ladungen auch dann zu verhindern, wenn die von der Speicherzelle belegte Fläche reduziert wird. Damit schafft diese Struktur einen kleinbemessenen DRAM mit einer großen Speicherkapazität.

Wenn sich jedoch bei der oben erläuterten Struktur der Ab­ stand zwischen den Gräben 5 ₁ und 5 ₂ der benachbarten Speicherzellen verringert, gehen die gespeicherten elek­ trischen Ladungen (die Information) mit einiger Wahr­ scheinlichkeit aufgrund eines Durchgriffs verloren, was zu einem Fehler der gespeicherten Daten führt.

Dieser Fehler entsteht in einer Situation, in der Informa­ tionsladungen in der n-leitenden Schicht 6 ₁ des einen Gra­ bens 5 ₁ gespeichert sind, während in der n-leitenden Schicht 6 ₂ des anderen Grabens 5 ₂ keine Informations­ ladungen gespeichert sind. Dabei bewegen sich die in der n- leitenden Schicht 6 ₁ gespeicherten Informationsladungen zu der anderen n-leitenden Schicht 6 ₂. Mit zunehmender Graben­ tiefe erhöht sich die Fehlerwahrscheinlichkeit. Dies des­ halb, weil mit zunehmend tiefer werdendem Graben die Länge für die horizontale Diffusion in der n-leitenden Schicht 6 zunimmt, so daß der Abstand zwischen benachbarten n-leiten­ den Schichten sich relativ verringert.

Wenn ein Graben beispielsweise 5 µm tief ist, so ist es sehr schwer, den Abstand zwischen benachbarten Gräben auf 1,5 µm oder weniger zu reduzieren.

Dies ist ein schwerwiegendes Problem, welches eine weitere Zunahme der Integrationsdichte von DRAMs verhindert.

Die Fig. 7a bis 7c zeigen eine Struktur, die zur Lösung des obigen Problems vorgeschlagen wurde. Dabei ist Fig. 7b eine Schnittansicht entlang der Linie A-A in Fig. 7a, und Fig. 7c ist eine Schnittansicht entlang der Linie B-B in Fig. 7a. Ein Kondensator ist dadurch gebildet, daß nacheinander eine Speicherknotenelektrode 6s, eine Kondensator-Isolier­ schicht 7 und eine Plattenelektrode 8 über einer Isolier­ schicht 20 an der Innenwand eines Grabens 5 gebildet sind (siehe JP-61-67 954). Das Bezugszeichen 21 bezeichnet eine n-leitende Schicht, welche die Speicherknotenelektrode 6s mit einer n-leitenden Schicht 12 verbindet, welche die Source/Drain-Zonen bildet. 31 ist eine Bitleitung.

Der Graben 5 und der Speicherknotenkontakt 42, der in der Isolierschicht 20 an der Graben-Innenwand zum Verbinden der n-leitenden Schicht 21 mit der Speicherknotenelektrode 6s vorgesehen ist, sind beide symmetrisch bezüglich der von der Element-Trennschicht umgebenen Element-Zone 51. Fig. 8 zeigt die Lagebeziehung zwischen einer Öffnung 743 in einem Maskenmuster des Grabens und einer Öffnung 742 in dem Spei­ cherknotenkontakt bezüglich einer Öffnung 741 in einem Mas­ kenmuster für die Element-Zonen.

Da die Grabeninnenwand in dieser Struktur von der Isolier­ schicht 20 bedeckt ist, kommt es kaum zu einem Lecken auf­ grund eines Durchgriffs, selbst wenn der Abstand zwischen den benachbarten Gräben verringert wird, was ansonsten zwischen den n-leitenden Schichten 6 ₁ und 6 ₂ gemäß Fig. 6 stattfinden würde.

Allerdings kommt es mit einiger Wahrscheinlichkeit zu einem Lecken zwischen einer Zellenelement-Zone (Source/Drain-Zone 12) und einer benachbarten n-leitenden Schicht 21, die in der Grabeninnenwand ausgebildet ist und die Speicherkno­ tenelektrode 6s mit der n-leitenden Schicht 12 für die Source/Drain-Zonen verbindet.

Der Speicherknotenkontakt 42, der in der Isolierschicht 20 an der Grabeninnenwand vorgesehen ist und die n-leitende Schicht 21 mit der Speicherknotenelektrode 6s verbindet, wird erzeugt durch eine Musterbildung in Form eines sehr kleinen Lochs. Kommt es zu einer Fehlausrichtung einer bei der Musterbildung verwendeten Maske, so kommt es mit er­ heblicher Wahrscheinlichkeit zu einem Lecken.

Wie aus der obigen Beschreibung hervorgeht, besteht die Möglichkeit des Leckens zwischen der n-leitenden Schicht 21 und der Element-Zone (Source- und Drain-Zone 12) einer be­ nachbarten Zelle innerhalb der herkömmlichen Graben-Kon­ densatorstruktur. Deshalb läßt sich der Abstand t (Fig. 7a) zwischen dem Speicherknotenkontakt und der benachbarten Element-Zone nicht stark herabsetzen. Weiterhin wird bei der Musterbildung des Speicherknotenkontakts eine sehr ge­ naue Auflösung und Ausrichtung erfordert.

Angesichts der oben aufgezeigten Situation ist es Aufgabe der Erfindung, einen Halbleiterspeicher mit einer Graben- Kondensatorstruktur anzugeben, bei dem ein Lecken zwischen der n-leitenden Schicht für den Speicherknotenkontakt und der Element-Zone (Source/Drain-Zone) einer benachbarten Zelle auch dann verhindert wird, wenn die Elementfläche miniaturisiert ist.

Die Lösung dieser Aufgabe ist im Anspruch 1 angegeben. Vorteilhafte Weiterbildungen ergeben sich aus den Unter­ ansprüchen.

Die Erfindung schafft einen DRAM mit einer Struktur, in der über eine Isolierschicht in einem in einer Speicherzellen- Zone gebildeten Graben eine Speicherknotenelektrode gebil­ det ist, um einen Kondensator zu bilden, und in der die Speicherknotenelektrode mit einer Source/Drain-Zone eines MOSFETs über einen Kontakt verbunden ist, der teilweise aus der Isolierschicht gebildet ist, wobei die Besonderheit darin besteht, daß sich der Graben in einer solchen Lage befindet, daß er in Breitenrichtung eines Kanals des MOS- FETs versetzt ist.

Vorzugsweise befindet sich der Speicherknotenkontakt in einer solchen Lage, daß er entgegengesetzt der Richtung versetzt ist, in welcher der Graben versetzt ist.

Bei einer solchen Struktur befindet sich der Graben in ei­ ner Lage, die in Breitenrichtung des Kanals in dem MOSFET abweicht, so daß der Abstand zwischen den benachbarten Zellenelement-Zonen (Source/Drain-Zonen) zunimmt. Damit ist es nicht notwendig, eine Fehlausrichtung der Masken bei der Bildung des Speicherknotenkontakts zuzulassen, und der Ab­ stand zwischen benachbarten Element-Zonen wird verringert.

Weiterhin werden der Speicherknotenkontakt und der Graben in relativ großen Abmessungen in Mustern ausgebildet.

Der oben erläuterte Aufbau der Speicherzellen wird hin­ sichtlich der Zuverlässigkeit noch dadurch verbessert, daß der Speicherknotenkontakt derart gebildet wird, daß er entgegengesetzt der Richtung versetzt ist, in der der Graben versetzt ist.

Im folgenden werden Ausführungsbeispiele der Erfindung an­ hand der Zeichnung näher erläutert. Es zeigen:

Fig. 1a bis 1c ein DRAM einer Ausführungsform der Erfin­ dung,

Fig. 2 die Lagebeziehung zwischen einer Öffnung in dem Maskenmuster für den Graben und eine Öffnung in dem Speicherknotenkontakt in Bezug auf eine Öffnung in dem Maskenmuster für eine Element-Zone in dem DRAM gemäß Fig. 1,

Fig. 3a bis 3d Darstellungen der Herstellungsschritte eines DRAM mit der Graben-Speicherzellenstruktur gemäß Fig. 1,

Fig. 4a und 4b sowie 5a und 5b Modifizierungen der Er­ findungen,

Fig. 6a bis 6c und 7 einen herkömmlichen DRAM mit einer Graben-Speicherzellenstruktur, und

Fig. 8 die Lagebeziehung zwischen Öffnungen in dem Graben- Maskenmuster und dem Speicherknotenkontakt in Bezug auf eine Öffnung in dem Maskenmuster für die Ele­ ment-Zone bei einem herkömmlichen DRAM gemäß Fig. 7.

Fig. 1a, 1b und 1c sind eine Draufsicht eines DRAM mit einer Grabenstruktur gemäß einer ersten Ausführungsform eines erfindungsgemäßen Halbleiterspeichers, wobei in Fig. 1a Schnittlinien A-A und B-B für die Fig. 1b beziehungs­ weise 1c eingezeichnet sind.

Der DRAM enthält Element-Zonen 151 ₁, 151 ₂, ..., die vonein­ ander durch eine Element-Trennisolierschicht 103 getrennt sind, welche auf einer Oberfläche eines p-leitenden Sili­ ciumsubstrats 101 ausgebildet ist. Gräben 105 ₁, 105 ₂, ... sind so angeordnet, daß sie von den Element-Zonen abwei­ chen, das heißt, daß sie gegenüber diesen versetzt sind, und Speicherkontaktknoten 141 sind gegenüber den entsprech­ enden Element-Zonen in entgegengesetzter Richtung bezüglich der Gräben versetzt. Die restlichen Teile der Elemente des DRAM sind die gleichen wie bei einem herkömmlichen DRAM. Insbesondere geht aus Fig. 1a hervor, daß der in der Element-Zone 151 ₂ gebildete Graben 105 ₂ von der nicht dargestellten Längsmittellinie der Element-Zone 151 ₂ in Richtung auf die Element-Zone 151 ₁ versetzt ist, während der Speicherkontaktknoten 141 ₂ von der Längsmittellinie der Element-Zone in Richtung auf die Element-Zone 151 ₃ in dem Graben versetzt ist.

Fig. 2 zeigt die Lagebeziehung zwischen Öffnungen 243 und 242 in einem Maskenmuster für den Graben beziehungsweise den Speicherkontaktknoten bezüglich einer Öffnung 241 des Maskenmusters für die Element-Zone.

Ähnlich wie bei dem Aufbau des herkömmlichen DRAM in Fig. 7 enthält der DRAM nach Fig. 1 MOSFETs und MOS-Kondensatoren. Ein MOSFET wird gebildet in einer Element-Trennzone, die durch eine Element-Trennfeldoxidsicht 103 in einem p-lei­ tenden Siliciumsubstrat 101 gebildet ist. Er umfaßt eine Gateelektrode 110, die über einer Gate-Isolierschicht 109 auf dem Substrat 101 gebildet ist, und Source/Drain-Zonen 111 und 112 einer n-leitenden Schicht in dem Substrat 101, die selbstausrichtend mit der entsprechenden Gateelektrode gebildet sind. Ein MOS-Kondensator enthält eine Speicher­ knotenelektrode 106 aus einer polykristallinen Silicium­ schicht über einer thermischen Oxidschicht 120 in dem Graben 105, wobei die Elektrode an die Source/Drain-Zone 112 angeschlossen ist. Weiterhin ist eine Kondensator- Isolierschicht 107 mit Doppelschichtstruktur aus einer Siliciumnitridschicht und einer Siliciumoxidschicht auf einer Oberfläche der Speicherknotenelektrode 106 gebildet.

Eine Plattenelektrode 108 ist als polykristalline Silicium­ schicht in dem Graben 105 eingebettet.

Eine n-leitende Schicht 121 verbindet die Speicherknoten­ elektrode 106 mit der Source- oder der Drain-Zone 112 des MOSFETs. Die andere Zone (Drain-Zone oder Source-Zone) 111 ist mit einer Bitleitung 131 verbunden.

Die Gateelektrode 110 erstreckt sich in eine Richtung einer Speicherzellen-Matrix, wobei sie eine Wortleitung bildet.

Die Oberseite der so gebildeten Element-Zone wird mittels CVD-Verfahren durch eine Siliciumoxidschicht 119 abgedeckt, und auf der Oberseite dieser Schicht 119 wird eine Bitlei­ tung 131 gebildet. Die Bitleitung 131 wird über ein Kon­ taktloch mit der n-leitenden Schicht verbunden.

Im folgenden soll das Herstellungsverfahren für den DRAM erläutert werden.

Zunächst wird gemäß Fig. 3a eine Oberfläche eines p-lei­ tenden Siliciumsubstrats 101, die einen spezifischen Wi­ derstand von etwa 5 Ωcm aufweist, mittels eines LOCOS-Ver­ fahrens einer Feldoxidation unterzogen, um eine Element- Trennisolierschicht 103 zu bilden, bei der es sich um eine 500 nm dicke Siliciumoxidschicht handelt. Unter Verwendung einer doppelschichtigen Grabenmaske aus einer Siliciumni­ tridschicht 152 und einer Siliciumoxidschicht 153 wird durch anisotropes Ätzen ein Graben 105 ausgebildet. Auf der Innenwand des Grabens 105 wird durch thermisches Oxidieren eine Siliciumoxidschicht 120 mit einer Dicke von 800 Å ge­ bildet. Zur Bildung eines Speicherknotenkontakts 141 wird ein Resistmaterialmuster R gebildet. Wie in Fig. 2 zu sehen ist, besitzt die Grabenmaske eine Öffnung 243, die gegen­ über der Element-Zone 151 versetzt ist, während die Öffnung 242 in dem Resistmaterialmuster R zur Bildung des Spei­ cherknotenkontakts 141 von der Element-Zone in einer Rich­ tung versetzt ist, die der Richtung, in der die Öffnung 243 der Grabenmaske versetzt ist, entgegengesetzt ist.

Die Silciumoxidschicht 120 an der Seitenwand des Grabens 105 wird gemäß Fig. 3b durch isotropes Ätzen mit Ammonium­ fluorid (NH₄OH) unter Verwendung eines Resistmaterialmu­ sters als Maske isotrop geätzt, und anschließend wird das Resistmaterialmuster R entfernt. Anschließend werden die Schichten 152 und 153 der Grabenmaske entfernt.

Die doppelschichtige Grabenmaske 152 und 153 wird folgen­ dermaßen entfernt:

Nach dem Beseitigen des Resistmaterialmusters R wird die freiliegende Oberfläche oxidiert, und anschließend mit ei­ ner Siliciumoxidschicht 154 überzogen, die eine Dicke von etwa 150 Å aufweist, und in den Graben wird eine Silicium­ nitridschicht eingefüllt. Die Seitenwand der Feldoxid­ schicht 103 wird stehengelassen und mit der Silicium­ nitridschicht geschützt. Dann wird die Produktoberfläche mit Ammoniumfluorid behandelt, um die Siliciumoxidschicht 153 zu entfernen.

Anschließend wird die Siliciumnitridschicht mittels CDE- Verfahren (Chemisches Trockenätzen) beseitigt. Schließlich wird die Oberfläche einer schwachen Ammoniumfluoridbehand­ lung unterzogen, um die dünne Siliciumoxidschicht 154 zu beseitigen, die mit der Speicherknotenelektrode in Kontakt steht, um so das Substrat freizulegen.

Nachdem die Grabenmaske in der oben erläuterten Weise be­ seitigt wurde, wird mittels CVD-Verfahren eine poly­ kristalline Siliciumschicht von etwa 50 nm Dicke aufge­ bracht, und es erfolgt durch Ionen-Implantation eine Do­ tierung mit Arsen oder Phosphor, oder mittels Diffusion eine Phosphor-Dotierung, um die in Fig. 3c dargestellte Speicherknotenelektrode zu bilden. Nun ist eine Diffu­ sionsschicht 121 in einer Zone gebildet, in der die Seitenwand des Grabens Kontakt mit dem Substrat 101 hat.

In dem Graben 105 wird die Kondensator-Isolierschicht 107 mit Doppelschicht-Struktur aus einer Siliciumnitridschicht und einer Siliciumoxidschicht gebildet, und es wird eine polykristalline Siliciumschicht eingebettet. Anschließend wird durch Musterbildung die Plattenelektrode 108 gebildet.

Anschließend wird gemäß Fig. 3d die Siliciumnitridschicht der Kondensator-Isolierschicht durch reaktives Ionenätzen unter Verwendung des Musters der Plattenelektrode 108 als Maske weggeätzt. Die Oberfläche der Plattenelektrode wird durch Niedrigtemperatur-Oxidation oxidiert, um als Zwi­ schen-Isolierschicht eine Siliciumoxidschicht zu bilden. Die Siliciumoxidschicht wird mit Ammoniumfluorid einer Mu­ sterbildung unterzogen, wobei als Maske ein Resistmate­ rialmuster verwendet wird. Auf diese Weise wird in dem Graben ein MOS-Kondensator gebildet.

Anschließend wird in herkömmlicher Weise ein MOS-Transistor gebildet: Zuerst wird eine Gate-Isolierschicht 109 aus ei­ ner etwa 150 nm dicken thermischem Oxidschicht gebildet, es wird als Gateelektrode eine polykristalline Siliciumschicht 110 aufgebracht, und es wird in einer Zone in dem Graben, die sich in Richtung der Wortleitung erstreckt, ein Fotoresistmuster gebildet. Anschließend wird durch re­ aktives Ionenätzen unter Verwendung des Fotoresistmusters als Maske ein Muster ausgebildet, um eine Gateelektrode 110 zu erzeugen, die als Wortleitung fungiert.

Anschließend wird die Substratoberfläche fotolithografisch und mittels reaktivem Ionenätzen freigelegt, es werden Ar­ sen-Ionen implantiert, um die n-leitenden Schichten 111 und 112 als Source- und Drain-Zonen eines MOS-Transistors aus­ zubilden.

Dann wird die gesamte Oberfläche mit einer Zwischen-Iso­ lierschicht überzogen, die mittels CVD-Verfahren als Sili­ ciumoxidschicht ausgebildet wird.

Schließlich wird in der Zwischenisolierschicht ein Kon­ taktloch gebildet, und es wird beispielsweise eine als polykristalline Siliciumschicht oder Aluminiumschicht ausgebildete Schicht fotolithografisch oder durch Musterbildung aufgebracht, um eine Bitleitung 131 zu bilden und den DRAM zu vervollständigen.

Wie aus der obigen Beschreibung hervorgeht, wird bei dem erfindungsgemäßen DRAM der Graben 105 ₂ in der Element-Zone 151 ₂ derart ausgebildet, daß er gegenüber der Längsmittel­ linie der Element-Zone 151 in Richtung auf die Element-Zone 151 ₁ versetzt ist, während der Speicherknotenkontakt 141 ₂ so ausgebildet wird, daß er gegenüber der Längsmittellinie der Zone 151 in Richtung auf die Element-Zone 151 ₃ in dem Graben versetzt ist, so daß praktisch kein Lecken zwischen der n-leitenden Schicht 121 ₂, die in dem Speicherknoten­ kontakt gebildet ist, und der benachbarten Element-Zone 151 ₃ erfolgen kann, auch dann nicht, wenn eine Fehlaus­ richtung der bei der Musterbildung benutzten Maske vor­ handen ist.

Selbst wenn der Abstand von Element-Zone zu Element-Zone (die Breite der Element-Trennzone) reduziert wird und die Element-Zone selbst vergrößert wird, fließt praktisch kein Leckstrom, so daß man einen miniaturisierten, in hohem Maße zuverlässigen DRAM erhält. Da die Musterbildung des Spei­ cherknotenkontakts und des Grabens großflächig erfolgen kann, erweist sich die Herstellung dieser DRAMs als sehr einfach.

Die Erfindung ist nicht auf das oben beschriebene Ausfüh­ rungsbeispiel beschränkt. Die Fig. 4a und 4b sowie 5a und 5b zeigen modifizierte Ausgestaltungen.

Die Fig. 4a und 5a sind Draufsichten von modifizierten Aus­ führungsbeispielen der Erfindung, während die Fig. 4b und 5b die Lagebeziehung zwischen einer Öffnung 341 einer Maske zur Bildung der Element-Zone, einer Öffnung 342 einer Maske zur Bildung des Speicherknotenkontakts und einer Öffnung 343 einer Maske für die Grabenbildung zeigen.

Bei der modifizierten Ausführungsform nach den Fig. 4a und 4b sind die Speicherzellen in den entsprechenden benach­ barten Bitleitungen um 1/4 Schrittweite voneinander ver­ setzt. Bei der modifizierten Ausführungsform nach den Fig. 5a und 5b weichen die Speicherzellen in den entsprechenden benachbarten Bitleitungen um 1/4 Schrittweite voneinander ab, und ein Speicherknotenkontakt 141 ist lediglich auf einer Seite des Grabens 105 gebildet.

Bei der Zellenstruktur nach den Fig. 4 und 5 erfolgt prak­ tisch kein Lecken, wenn nur der Graben versetzt ist, auch wenn der Speicherknotenkontakt nicht versetzt ist.

Während bei den oben erläuterten Ausführungsbeispielen der Graben und der Speicherknotenkontakt im Grundriß quadra­ tisch sind, ist auch eine kreisförmige Struktur möglich.

Während bei dem oben erläuterten Ausführungsbeispiel die Source- und Drain-Zonen n-leitend sind, ist die Erfindung auch anwendbar bei p-leitenden Source- und Drain-Zonen. In diesem Fall wird die n-leitende Schicht 121 zu einer p- leitenden Schicht.

Claims (6)

1. Halbleiterspeicher mit mehreren Speicherzellen, von denen jede einen in einem Graben (105) gebildeten Kon­ densator und einen MOSFET aufweist, welcher Source/Drain- Zonen (111, 112) enthält, gebildet aus einer Zone eines ersten Leitungstyps, die in einer Element-Zone (151) ausgebildet ist, die von einer an einer Oberfläche eines Substrats (101) eines zweiten Leitungstyps gebildeten Element-Trennzone (103) umgeben ist, sowie eine Gateelek­ trode (110) enthält, die in einer zwischen Source- und Drain-Zone (111, 112) gebildeten Kanalzone liegt, dadurch gekennzeichnet, daß in dem Substrat (101) ein Graben (105) derart ausgebildet ist, daß er in Brei­ tenrichtung der Kanalzone des MOSFETs versetzt ist, und daß der Kondensator aufweist:
eine Speicherknotenelektrode (106), die über einer Isolierschicht an der Innenwand des Grabens (105) gebildet ist und über einen in der Isolierschicht gebildeten Spei­ cherknotenkontakt (141) mit der Source- oder der Drain-Zone (111, 112) in Kontakt steht,
eine Kondensator-Isolierschicht (107) und
eine Plattenelektrode (108), wobei Kondensator-Iso­ lierschicht (107) und Plattenelektrode (108) nacheinander auf die Speicherknotenelektrode (106) aufgeschichtet sind.

2. Halbleiterspeicher nach Anspruch 1, bei dem die Speicherknotenelektrode (106) mit der Source- oder der Drain-Zone (111, 112) über eine die Source/Drain-Zonen (111, 112) bildende, leitende Diffusionsschicht verbunden ist.

3. Halbleiterspeicher nach Anspruch 1 oder 2, bei dem der Speicherknotenkontakt (141) derart gebildet ist, daß er in einer Richtung versetzt ist, die der Richtung, in der der Graben (105) versetzt ist, entgegengesetzt ist.

4. Halbleiterspeicher nach Anspruch 1 oder 2, bei dem der Speicherknotenkontakt (141) derart gebildet ist, daß seine Mitte im wesentlichen mit der Mitte des Grabens (105) zusammenfällt.

5. Halbleiterspeicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Speicherzellen der­ art angeordnet sind, daß sie zwischen benachbarten Bitlei­ tungen um 1/4 Schrittweite versetzt sind.

6. Halbleiterspeicher nach Anspruch 5, bei dem der Speicherknotenkontakt (141) in einer Seite des Grabens (105) ausgebildet ist.