DE3525418C2 - - Google Patents
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Description
Die Erfindung betrifft eine Halbleiterspeichereinrichtung,
bei der in Kreuzungspunkten von in einer Matrixform
angeordneten Bit- und Wortleitungen Speicherzellen
angeordnet sind, die jeweils aus einem Transistor und
einem Kondensator gebildet sind, wobei die Halbleiterspeichereinrichtung
Vertiefungen in einem Halbleitersubstrat
umfaßt, in denen die Kondensatoren in einem
unteren Teil längs der Seitenflächen der Vertiefungen
und in denen in einem oberen Teil längs der Seitenflächen
Kanalbereiche der Transistoren ausgebildet sind,
wobei die Gateelektrode im oberen Teil der Vertiefungen
angeordnet ist und der Kanalbereich sich längs der oberen
Seitenwand zwischen einer Kondensatorelektrode und
einem Source-Gebiet erstreckt, und wobei die Halbleiterspeichereinrichtung
zwischen benachbarten Speicherzellen
Isolierzonen aufweist. Die Erfindung betrifft zudem ein
Verfahren zur Herstellung einer solchen Halbleiterspeichereinrichtung.
Bei einer bekannten Halbleiterspeichereinrichtung der
gattungsgemäßen Art mit wahlfreiem Zugriff zu dynamischen
Speicherzellen (dRAMs) (IBM Technical Disclosure
Bulletin, Vol. 27, Nr. 2, Juli 1984, S. 1313 bis 1320)
umfaßt jede Speicherzelle eine einzelne lochartige Vertiefung
mit im Horizontalschnitt rechteckförmigem Querschnitt.
Im Bereich zwischen benachbarten Lochvertiefungen
sind im Speicherzellenbereich vergrößernde Isolierzonen
vorgesehen. Dies steht einer an sich gewünschten
hohen Integration entgegen. Eine die Gateelektrode
ringförmig umgebende Source-/Drainschicht muß an der
Oberfläche des Substrats als Bitleitung verwendet werden,
so daß aufgrund einer parasitären Kapazität und
eines parasitären Widerstandes Probleme hinsichtlich der
Feststellung von sehr kleinen Signalen und/oder des
Lesens von Signalen mit hoher Geschwindigkeit bestehen.
Als Wortleitungen müssen mit den Gateelektroden der
Speicherzellen verbundene Metalleitungen ausgebildet
werden. Die Speicherkapazität einer Zelle ist sowohl
durch eine Metall-Oxid-Halbleiter(MOS)-Kapazität als
auch durch eine Sperrschichtkapazität zwischen einer
Drain-/Sourceschicht und dem Halbleitersubstrat bestimmt.
Wenn der Abstand zwischen den Lochvertiefungen
benachbarter Zellen hinsichtlich einer Verkleinerung der
Speichereinrichtung relativ klein gewählt wird, berühren
benachbarte Sperrschichten einander, so daß es zu einem
Verlust der gespeicherten elektrischen Ladungen und
damit zu unerwünschten Interferenzen zwischen Speicherzellen
kommt.
In einer anderen bekannten Halbleiterspeichereinrichtung
(EP 00 85 988 A2) umfaßt jede Speicherzelle einzelne
lochförmig vergrabene Schichten zur getrennten Ausbildung
eines Transistors und eines Kondensators. Der Kondensator
ist in einer lochförmigen Vertiefung ausgebildet.
Um hinsichtlich einer erhöhten Integrationsdichte
eine gegenseitige Störbeeinflussung der Speicherzellen
untereinander zu verringern, ist die den Kondensator
bildende Vertiefung in eine hoch dotierte Zone eingebettet.
Zudem ist im Bereich zwischen Kondensatoren
benachbarter Speicherzellen an der Oberfläche des Halbleitersubstrats
eine Isolierschicht ausgebildet oder
statt dessen eine ebenfalls ausschließlich der Isolierung
dienende lochartige Vertiefung vorgesehen. Aufgrund
der auch mit besonderen verfahrenstechnischen Maßnahmen
verbundenen Struktur der bekannten Halbleiterspeichereinrichtung
bleibt die Verkleinerung des Speicherzellenbereichs
unbefriedigend, so daß die Miniaturisierung und
die Packungsdichte erheblich begrenzt sind.
Der Erfindung liegt daher die Aufgabe zugrunde, eine
Halbleiterspeichereinrichtung der eingangs genannten Art
und ein Verfahren zur Herstellung derselben zu schaffen,
die bzw. das eine höhere Packungsdichte ermöglicht.
Die Aufgabe wird in Verbindung mit den Merkmalen der gattungsgemäßen
Halbleiterspeichereinrichtung dadurch gelöst,
daß die Vertiefungen als langgezogene, sich rechtwinklig
kreuzende Gräben ausgebildet sind, wobei jede
Speicherzelle von den sich kreuzenden Gräben umgeben
ist, je eine Seitenfläche der sich kreuzenden Gräben die
Kondensatorelektrode jeder einzelnen Speicherzelle bildet
und der Kanalbereich des Transistors an mindestens
einer der Grabenseitenflächen einer Speicherzelle gebildet
ist, und daß die Isolierzonen an den Böden der Gräben
ausgebildet sind. Zur Herstellung der erfindungsgemäßen
Halbleiterspeichereinrichtung sind weiterhin die
in den Ansprüchen 10 bis 17 angegebenen Verfahren vorgeschlagen.
Jede der Speicherzellen ist aus dem einzelnen Transistor
mit isoliertem Gate und dem einzelnen Kondensator gebildet.
Durch die in dem Halbleitersubstrat in Richtung
seiner Dicke ausgebildeten und die entsprechenden Speicherzellen
umgebenden Gräben sind, bei Betrachtung von
oben, Rinnen in einer Matrixform ausgebildet. Jeder Kondensator
umfaßt eine Isolationsschicht, die längs des
unteren Teils der Seitenwandoberfläche eines jeden Grabens
in Richtung der Dicke des Halbleitersubstrats ausgebildet
ist. Die Kondensatorelektrode ist längs der Isolationsschicht
des Kondensators ausgebildet und füllt
wenigstens den unteren Grabenteil. Das isolierte Transistorgate
umfaßt benachbart zu dem Kondensator eine das
Gate isolierende Schicht, die längs des oberen Teils der
Seitenwandoberfläche des Grabens ausgebildet ist. Dabei
ist die Gateelektrode längs der isolierenden Gateschicht
derart ausgebildet, daß sie wenigstens einen Bereich des
oberen Grabenteils füllt. Die Gateelektrode ist von der
Kondensatorelektrode durch eine weitere Isolierschicht
isoliert. Das Source-Gebiet des Transistors ist als Diffusionszone
in der Hauptoberfläche des Halbleitersubstrats
benachbart zu der gateisolierenden Schicht ausgebildet.
Weitere Einzelheiten, Zweckmäßigkeiten und Vorteile der Erfindung
gehen aus den folgenden Beschreibungen der in der schematischen
Zeichnung dargestellten Ausführungsbeispiele hervor. In
der Zeichnung zeigt
Fig. 1A eine Draufsicht einer Halbleiterspeichereinrichtung
gemäß einer Ausführungsform der vorliegenden
Erfindung,
Fig. 1B einen Schnitt durch die in Fig. 3A dargestellte
Halbleiterspeichereinrichtung längs der Linie
IIIB-IIIB,
Fig. 1C einen Schnitt der in Fig. 3A dargestellten Halbleiterspeichereinrichtung
längs der Linie IIIC-IIIC,
Fig. 2A-2Q jeweilige Teilschnitte zur Erklärung der Herstellungsschritte
der in den Fig. 1A bis 1C dargestellten
Halbleiterspeichereinrichtung,
Fig. 3 einen Teilschnitt einer Abwandlung der in den Fig.
1A bis 1C dargestellten Halbleiterspeichereinrichtung,
Fig. 4A-4O jeweilige Teilschnitte zur Erklärung der Herstellungsschritte
der in der Fig. 3 dargestellten Halbleiterspeichereinrichtung,
Fig. 5A eine Draufsicht einer Halbleiterspeichereinrichtung
gemäß einer anderen Ausführungsform der vorliegenden
Erfindung,
Fig. 5B einen Teilschnitt der in Fig. 5A dargestellten
Halbleiterspeichereinrichtung längs der Linie
VIIB-VIIB,
Fig. 5C einen Teilschnitt der in Fig. 5A dargestellten
Halbleiterspeichereinrichtung längs der Linie
VIIC-VIIC,
Fig. 6 einen Teilschnitt einer Abwandlung der in den Fig.
5A bis 5C dargestellten Halbleiterspeichereinrichtung,
Fig. 7 einen Teilschnitt einer Abwandlung der in den Fig.
5A bis 5C dargestellten Halbleiterspeichereinrichtung,
Fig. 8 einen Teilschnitt einer Abwandlung der in der Fig. 7
dargestellten Halbleiterspeichereinrichtung,
Fig. 9A-9L jeweilige Teilschnitte zur Erklärung der Herstellungsschritte
der in den Fig. 5A bis 5C dargestellten
Halbleiterspeichereinrichtung,
Fig. 10A-10L jeweilige Teilschnitte zur Erklärung der Herstellungsschritte
der in der Fig. 7 dargestellten
Halbleiterspeichereinrichtung und
Fig. 11A-11D jeweilige Teilschnitte zur Erklärung der Herstellungsschritte
einer Abwandlung der in der Fig. 8
dargestellten Halbleiterspeichereinrichtung.
Die Fig. 1A bis 1C zeigen jeweils eine Halbleiterspeichereinheit
gemäß einer Ausführungsform der vorliegenden Erfindung.
Bezugszeichen 11 bezeichnet ein p-dotiertes Siliziumsubstrat;
12 eine Aluminiumbitleitung; 12A ein Bitleitungskontaktloch;
13 ein Polysiliziumtransfergate eines Transistors mit isoliertem
Gate, der ebenfalls als eine Wortleitung dient; 14 einen
Matrix- oder netzartigen Rinnenkondensator; 15 eine elementisolierende
Zone; 16 eine Polysiliziumzellenplatte, die eine
Elektrode des Kondensators bildet; 17 eine Isolationszone
einer p⁺-dotierten Zone, die mit einer hohen Konzentration einer
Verunreinigung desselben Leitfähigkeitstyps wie dem des Substrats
11 dotiert ist; 18A, 18B und 18C jeweilige Isolationsschichten;
19A und 19B n⁺-dotierte Zonen, die die Source/Drain-
Zonen des Transistors mit isoliertem Gate bilden; und 19C eine
n-dotierte Zone. Die Zellenplatten sind zu einem Ort (nicht dargestellt)
geführt und sind gemeinsam verbunden. Die Bitleitungen
und die Wortleitungen sind in einer bekannten Matrixform
angeordnet. Jede Speicherzelle weist einen Transistor mit
isoliertem Gate und einen Kondensator auf und ist an jedem
Kreuzungspunkt der Matrix angeordnet.
Wie aus den Fig. 1B und 1C ersichtlich ist, bildet sowohl
ein Kondensator als auch ein Transistor eine Speicherzelle,
die in einem Graben in Form einer Rinne ausgebildet sind. Der Transistor und
der Kondensator sind vertikal in Richtung der Tiefe aneinander
gereiht. In der Praxis sind die Speicherzellen jeweils
in den Rinnen ausgebildet, die in einer Matrixform angeordnet
sind, und durch entsprechende matrixförmige Rinnen
isoliert. Die Länge des Transfergates 13 beeinflußt einen
Speicherzellenbereich nicht nachteilig. Die Kanallänge
kann ausreichend vergrößert werden, um einen Subschwellenleckstrom
zu begrenzen, ohne daß eine hohe Packungsdichte
der Speicherzelle verhindert wird. Das Transfergate 13 des
Transistors mit isoliertem Gate, das in der Gateisolationsschicht
18A auf der Seitenwand eines oberen Grabenteils in Form einer ersten Rinne ausgebildet
ist, ist in bzw. an einer höheren Oberfläche des Substrats
11 ausgebildet und ist nicht vollständig darin begraben
bzw. verdeckt. Der Kondensator 14 ist in einem unteren Grabenteil in Form einer zweiten
Rinne ausgebildet, die eine Öffnung am Boden der ersten
Rinne aufweist. Diese Rinnen sind ohne lithographische
Techniken eigenständig ausgerichtet (was später beschrieben
wird). Eine Abweichungsspanne ist lediglich zwischen der
Kante der ersten Rinne mit dem Transfergate 13 und dem
Bitleitungskontaktloch 12A erforderlich. Das Transfergate
13 und der Rinnenkondensator 14 sind um das Bitleitungskontaktloch
12A herum in einer netzartigen Form ausgebildet.
Die p⁺-dotierte Isolationszone 17 und die Isolationsschicht 18C
aus einer dicken Oxydschicht (die Schicht 18C ist nicht
notwendigerweise ausgebildet) sind zwischen der Zellenplatte
16 und dem Substrat 11 ausgebildet, wodurch die gegenseitige
Beeinflussung zwischen zwei benachbarten Zellen minimiert
wird.
Die n-dotierte Zone 19C, d. h. eine Halbleiterzone, die mit einer
Verunreinigung dotiert ist, die einen Leitfähigkeitstyp
aufweist, der entgegengesetzt zu dem des Substrats 11 ist,
ist auf der Oberfläche des Substrats 11 ausgebildet und
bildet den Rinnenkondensator 14. Die n-dotierte Zone 19C dient
dazu, den Rinnenkondensator ausreichend zu laden, selbst
wenn ein Zellenplattenpotential geringer als eine Versorgungsspannung
(die Versorgungsspannung + die Schwellenspannung)
ist. Wenn das Zellenplattenpotential ausreichend
höher als die Versorgungsspannung ist, kann die n-dotierte Zone
19C vernachlässigt bzw. weggelassen werden. Da die n⁺-dotierte
Source-/Drainzone 19A für das Transfergate 13 ausreichend
in Berührung mit der Bitleitung 12 ist, ist die n⁺-dotierte
Source-/Drainzone 19B dazu ausgebildet, ein Absinken eines
elektrischen Feldes an einem dicken Isolationsschichtteil
an der Kante der ersten Rinne zu vermeiden. Die n⁺-dotierte Zone
19B als Verbindungsteil mit dem Rinnenkondensator ist nicht
notwendigerweise ausgebildet. Die n⁺-dotierte Zone 19A kann
eine Größe haben, die geringfügig größer als die des
Bitleitungskontaktloches 12A ist.
Fig. 1A stellt eine Draufsicht dar und zeigt ein Schema von
vier Speicherzellen in der Halbleiterspeichereinrichtung,
die in den Fig. 1B und 1C dargestellt sind. Die Speicherzellen
sind jeweils an den Kreuzungspunkten der Bitleitungen
B1 und B2 mit den Wortleitungen W1 und W2 angeordnet. Wenn
eine Entwurfsnorm bzw. Regel mit einer Ausrichtungsabweichung
von 0,3 µm verwendet wird, kann beispielsweise der Speicherzellenbereich
auf 3 bis 4 µm² vermindert werden, d. h. auf
½ bis ¹/₃ einer gewöhnlichen Speicherzelle,
ohne die Kapazität, d. h. eine Speicherkapazität einer
Speicherzelle, zu vermindern, wodurch die Packungsdichte
der Speicherzelle wesentlich verbessert wird.
Ein Verfahren zur Herstellung der Halbleiterspeichereinrichtung,
die vorangehend beschrieben wurde, wird unter
Bezugnahme auf die Fig. 2A bis 2Q beschrieben.
Wie in Fig. 2A dargestellt, ist eine erste Oxydschicht 20
von 30 bis 40 nm (300 bis 400 Å) Dicke auf einem p-dotierten Siliziumsubstrat 11
ausgebildet. Eine n-dotierte Verunreinigung ist in das Siliziumsubstrat
11 ionen-implantiert, um eine n⁺-dotierte Schicht 21 darauf
auszubilden. Eine Siliziumnitridschicht 22 von 100 bis 200 nm (1000 bis
2000 Å) und eine Siliziumoxydschicht 23 von 300 bis 400 nm (3000 bis
4000 Å) werden nacheinander mittels einer bekannten Auftragtechnik
auf der Oberfläche der ersten thermischen Oxydschicht
20 ausgebildet, wodurch eine viellagige Isolationsschicht
erhalten wird, die aus den Schichten 20, 22 und 23 besteht. Ein
Deckmittel wird auf die gesamte Oberfläche der Siliziumoxydschicht
23 aufgebracht und wird durch lithographische
Technik schematisiert, um ein 1 µm breites Maskenmatrixschema
26 auszubilden.
Wie in Fig. 2B dargestellt ist, wird die viellagige Isolationsschicht
durch reaktive Ionenätzung (RIE) geätzt,
wobei das Muster bzw. das Schema 26 als eine Maske verwendet
wird. Die höhere Oberfläche des Siliziumsubstrats 11 liegt
zur Anpassung an die Maskenschablone 26 teilweise
frei.
Wie in Fig. 2C dargestellt, wird, nachdem die Maskenschablone
26 entfernt worden ist, das Siliziumsubstrat 11
um 1 µm durch reaktive Ionenätzung geätzt, wobei eine viellagige
Isolationsschablone als Maske verwendet wird. Infolgedessen
wird eine matrixförmige erste Rinne A (oberer Grabenteil) für einen
vertikalen Transistor ausgebildet.
Wie in Fig. 2D dargestellt, ist es zur Verhinderung von
Ätzungsverunreinigungen und Zerstörung vorteilhaft, die
Wandoberfläche der ersten Rinne mit einer Nitrohydrofluorsäurelösung
zu waschen. Danach wird die darüberliegende
Oxydschicht 23, die die mehrlagige Schicht bildet, entfernt.
Eine thermische Oxydschicht 27 von 20 bis 30 nm (200 bis 300 Å), die als
eine Gateoxydschicht des vertikalen Transistors dient, wird
durch thermische Oxydation auf der Wandoberfläche der
Rinne ausgebildet. Eine n⁺-dotierte Zone 28, die als eine Source-/
Drainzone dient, wird durch die Ionenimplantation auf der
Bodenzone der Rinne A ausgebildet. Wie vorangehend beschrieben,
ist die n⁺-dotierte Zone 28 nicht immer nötig.
Wie in Fig. 2E dargestellt, ist eine Polysiliziumschicht 29
von 250 bis 300 nm (2500 bis 3000 Å) Dicke, die als eine Gateelektrode des
vertikalen Transistors dient, mittels bekannter Technik
derart in der Rinne angeordnet, daß die Rinne A nicht vollständig
gefüllt wird. Die gesamte Oberfläche der Polysiliziumlage
wird zur Ausbildung einer Oxydschicht 30 von 30 bis 50 nm (300
bis 500 Å) Dicke thermisch oxidiert. Danach wird nacheinander
eine Siliziumnitridschicht 33 von 100 bis 200 nm (1000 bis 2000 Å) Dicke
und eine Siliziumoxydschicht 51 von 300 bis 400 nm (3000 bis 4000 Å) Dicke
mittels einer bekannten Technik auf der Oxydschicht 30 ausgebildet.
Wie in der Fig. 2F dargestellt, werden die Teile der Siliziumoxydschicht
51, der Siliziumnitridschicht 33 und der
Siliziumoxydschicht 30, die auf den flachen Oberflächenteilen
des Substrats 11 ausgebildet sind, durch reaktive Ionenätzung
entfernt, um die Oberfläche der Polysiliziumschicht 29 freizulegen.
Wie in Fig. 2G dargestellt, wird, nachdem die Siliziumoxydschicht
51 in der Rinne entfernt worden ist, eine thermische
Oxydation ausgeführt, um eine Oxydschicht 41 lediglich auf
der freigelegten Oberfläche der Polysiliziumschicht 29 auszubilden.
Wie in Fig. 2H dargestellt, wird die Bodenoberfläche der
Polysiliziumschicht, die die Gateelektrode bildet, zur Ausbildung
einer Öffnung weggeätzt. Das Substrat 11 wird dann
durch reaktive Ionenätzung durch die Öffnung hindurch weggeätzt.
Somit werden die Siliziumnitridschicht 33, die
Siliziumoxydschicht 27 und das Siliziumsubstrat 11 zur Ausbildung
einer 2 µm tiefen matrixförmigen Rinne B (unterer Grabenteil) weggeätzt,
in der der Kondensator ausgebildet wird.
Wie in Fig. 2I dargestellt, wird, nachdem die Wandoberfläche
der engen Rinne ausgewaschen worden ist, eine phosphordotierte
Siliziumoxydschicht 36 in die Rinne gefüllt. Die Oxydschicht
36 wird thermisch oxydiert, um eine n-dotierte Zone 37 in
einer angehenden Kondensatorzone des Siliziumsubstrats 11
auszubilden.
Wie in Fig. 2J dargestellt, wird, nachdem die phosphordotierte
Siliziumoxydschicht 36 in der angehenden Rinnenkondensatorzone
entfernt worden ist, eine 5 bis 10 nm (50 bis 100 Å) dicke
thermische Oxydschicht 38 auf dem Kondensator ausgebildet,
und eine p-dotierte Verunreinigung wird mit hoher Konzentration
ionen-implantiert, um eine p⁺-dotierte Zone 34 auf der flachen
Bodenfläche der angehenden Rinnen-Kondensatorzone auszubilden.
Anschließend wird eine 300 bis 400 nm (3000 bis 4000 Å) dicke
Polysiliziumschicht 40, die als Zellenplatte dient, mittels einer
bekannten Aufbringtechnik in der Rinne ausgebildet.
Wie in Fig. 2K dargestellt, wird der obere Teil der Polysiliziumschicht
40, der auf der flachen Oberfläche ausgebildet
ist, entfernt, um die flache Oberfläche der Polysiliziumoxydschicht
41 freizulegen.
Wie in Fig. 2L dargestellt, wird die Polysiliziumschicht 41
durch eine Hydrofluorätzsäurelösung vom oberen Teil der
Rinne weggeätzt, um die Gateelektrode der Polysiliziumschicht
29 freizulegen.
Wie in Fig. 2M dargestellt, werden eine Wort-Leitung-Polysiliziumlage
42 von 300 bis 400 nm (3000 bis 4000 Å) Dicke und eine Siliziumnitridschicht
39 von 50 bis 100 nm (500 bis 1000 Å) Dicke nacheinander
auf der gesamten Oberfläche des sich ergebenden Gefüges abgelagert.
Wie in Fig. 2N dargestellt, wird unter Verwendung einer
Masken- oder Schutzschichtschablone 46, die durch lithographische Mittel in
Form einer Ätzmaske geschaffen wird, der Teil der Siliziumnitridschicht
39, der am oberen Teil der Rinne ausgebildet
ist, entfernt.
Wie in Fig. 2O dargestellt, wird ein thermischer Oxydationsvorgang
unter Verwendung eines Gasgemisches aus Wasserstoff
und Sauerstoff ausgeführt, um in ausgewählter Weise das Teil
der Polysiliziumschicht 42 zu oxidieren, das unmittelbar oberhalb
der Rinne gelegen ist. Infolgedessen wird eine Siliziumoxydschicht
47 unmittelbar oberhalb der Rinne ausgebildet.
Wie in Fig. 2P dargestellt, wird, nachdem die Siliziumnitridschicht
39 auf der Oberfläche der Polysiliziumschicht 42 entfernt
worden ist, eine thermische Oxydschicht 43 auf der
Oberfläche der Polysiliziumschicht 42 ausgebildet. Ein Kontaktloch
für die Bit-Leitung und die Schicht 21 wird ausgebildet,
und die Wort-Leitungen werden unter Verwendung einer
Maske (nicht dargestellt), die durch einen lithographischen
Vorgang aufgebracht wird, mittels Trockenätzung
ausgeführt bzw. ausgebildet. Danach wird wiederum
ein thermischer Oxydationsvorgang ausgeführt, um eine Oxydschicht
44 an der Wand zu bilden, die das Bit-Leitungskontaktloch
bildet. Die Siliziumnitridschicht 22 und die
Siliziumoxydschicht 20 unter dem Bit-Leitungskontaktloch
werden durch reaktive Ionenätzung weggeätzt.
Wie in Fig. 2Q dargestellt, wird eine Bit-Leitungsaluminiumschicht
45 aufgebracht und durch lithographische und Ätztechniken
gemäß einem Schema ausgebildet. Infolgedessen werden
Bitleitungen ausgebildet, die ein vorbestimmtes Schema aufweisen.
In der vorangehenden Ausführungsform umfaßt das Substrat ein
p-dotiertes Siliziumsubstrat. Es kann jedoch ein
Substrat (Bulk), das eine p⁺-dotierte Zone und eine p-dotierte Epitaxialschicht
aufweist, anstelle des p-dotierten Siliziumsubstrats verwendet
werden. Der letzte Schritt ist in Fig. 3 dargestellt.
In diesem Falle ist die erste Rinne A lediglich in einer
p-dotierten Schicht 102 auf einer p⁺-dotierten Zone 101 ausgebildet, wenn
eine Rinne für den vertikalen Transistor mit isoliertem Gate
in einem Schritt ausgebildet wird, der dem von Fig. 2C entspricht.
Die nachfolgenden Schritte sind dieselben wie die
vorangehend beschriebenen, um einen vertikalen Transistor
herzustellen. Die zweite Rinne B für den Rinnenkondensator
wird derart ausgebildet, daß das p⁺-dotierte Substrat 101 in derselben
Weise erreicht wird wie in dem in Fig. 2H dargestellten
Schritt. In diesem Falle braucht die Ionenimplantation
zur Ausbildung der p⁺-dotierten Zone 34 in der Bodenlage der
Rinne, wie in Fig. 2J dargestellt, nicht ausgeführt zu
werden. Da die Epitaxialschicht mit einer hohen Verunreinigung,
d. h. p⁺, verwendet wird, können jeweils zwei
benachbarte bzw. angrenzende Kondensatoren vollständig
voneinander isoliert werden, wodurch eine von gegenseitiger
Beeinflussung freie Struktur zwischen den Zellen erreicht
wird.
Bei der vorangehenden Ausführungsform wird die Kondensatorelektrode
ausgebildet, nachdem die Gateelektrode des Transistors
mit isoliertem Gate, wie einem MISFET, ausgebildet
worden ist. Die Ausbildungsfolge zwischen der Kondensator-
und der Gateelektrode kann jedoch auf folgende, in den
Fig. 4A bis 4O dargestellte Weise geändert werden.
Wie in Fig. 4A dargestellt, wird, nachdem eine erste thermische
Oxydschicht 20 auf einem p-dotierten Siliziumsubstrat 11
ausgebildet worden ist, eine n⁺-dotierte Schicht 21 mit hoher
Konzentration auf dieselbe Weise ausgebildet, wie es vorangehend
beschrieben worden ist. Eine Siliziumnitridschicht
22, eine Siliziumoxydschicht 23, eine Siliziumnitridschicht
24 und eine Siliziumoxydschicht 25 von im wesentlichen
gleicher Dicke werden nacheinander zur Ausbildung einer
mehrlagigen Isolationsschicht aufgebracht. Eine 1 µm starke
Masken-/Schutzschichtmatrixschablone 26 wird auf der mehrlagigen
Isolationsschicht mittels lithographischer Technik ausgebildet.
Wie in Fig. 4B dargestellt, wird unter Verwendung der
Maskenschablone 26 als Ätzmaske eine reaktive Ionenätzung
ausgeführt, um in ausgewählter Weise die mehrlagige
Struktur zu entfernen, wodurch teilweise die Oberfläche
des Siliziumsubstrats 11 freigelegt wird.
Wie in Fig. 4C dargestellt, wird, nachdem die Maskenschablone
26 entfernt worden ist, das Siliziumsubstrat 11
in einer Tiefe von 1 µm mittels reaktiver Ionenätzung unter
Verwendung einer mehrlagigen Schichtschablone weggeätzt.
Infolgedessen wird eine matrixförmige Rinne A (oberer Grabenteil) zur Ausbildung
des vertikalen Transistors ausgebildet.
Wie in Fig. 4D dargestellt, werden, nachdem die Wand der
Rinne auf dieselbe Weise wie vorangehend beschrieben gewaschen
worden ist, die darüberliegende Siliziumoxydschicht
25 und die Siliziumnitridschicht 24, die die mehrlagige
Schablone bilden, entfernt. Auf dieselbe, vorangehend beschriebene
Weise wird eine thermische Oxydation zur Ausbildung
einer thermischen Oxydschicht 27 auf der Wand der
Rinne ausgeführt. Zur Ausbildung einer n⁺-dotierten Schicht 28 in
einer Bodenschicht der Rinne wird eine Ionenimplantation ausgeführt.
Wie in Fig. 4E dargestellt, wird eine Siliziumoxydschicht
51 auf dieselbe Weise ausgebildet, wie es vorangehend beschrieben
wurde.
Wie in Fig. 4F dargestellt, werden Teile der Oxydschicht 51,
die in dem oberen Teil der Rinne und auf der flachen Bodenoberfläche
ausgebildet sind, durch reaktive Ionenätzung
entfernt. Das heißt in anderen Worten, daß die Oxydschicht 51
lediglich an der Wandoberfläche der Rinne verbleibt.
Wie in Fig. 4G dargestellt, wird das Substrat 11 durch eine
Öffnung zwischen den gegenüberliegenden Teilen der Oxydschicht
51 am Boden der Rinne weggeätzt, wodurch eine
matrixartige zweite Rinne B (unterer Grabenteil) ausgebildet wird, um darin einen
Kondensator zu bilden.
Wie in Fig. 4H dargestellt, wird, nachdem die innere Wand
der zweiten Rinne ausgewaschen worden ist, eine thermische
Oxydation ausgeführt, um eine thermische Oxydschicht 32 von
10 bis 30 nm (100 bis 300 Å) Dicke auszubilden. Danach wird eine Siliziumnitridschicht
33 von 100 bis 150 nm (1000 bis 1500 Å) Dicke gebildet, um
die gesamte Oberfläche der verbleibenden Struktur abzudecken.
Wie in Fig. 4I dargestellt, wird, nachdem die Siliziumnitridschicht
33 durch reaktive Ionenätzung vom oberen
Teil der Rinne und ihrer flachen Bodenoberfläche entfernt
worden ist, eine p-dotierte Verunreinigung in die flache Oberfläche
am Boden der Kondensatorzonen ionen-implantiert, um
eine p⁺-dotierte Zone 34 zu bilden. Das sich ergebende Gebilde
wird in einem Gasgemisch aus Wasserstoff und Sauerstoff
oxidiert, wodurch in ausgewählter Weise eine Isolationsoxydschicht
35 in dem Rinnenboden ausgebildet wird.
Wie in Fig. 4J dargestellt, wird, nachdem die Nitridschicht
33 in der Wandoberfläche der Rinne entfernt worden ist, eine
Phosphor dotierte Siliziumoxydschicht 36 in der Rinne ausgebildet.
Phosphorionen diffundieren von der Schicht 36 zu
einem Teil des Siliziumsubstrats, das die Rinnenwand bildet,
wodurch eine n-dotierte Zone 37 ausgebildet wird.
Wie in Fig. 4K dargestellt, werden, nachdem die Phosphor
dotierte Siliziumoxydschicht 36 in der Rinnenkondensatorzone
und die thermische Oxydschicht auf dem oberen Teil der
Rinne entfernt worden sind, eine kondensatorbildende thermische
Oxydschicht 38 von 5 bis 10 nm (50 bis 100 Å) Dicke und dann eine
eine Zellenplatte bildende Polysiliziumschicht 40 von 300 bis 400 nm (3000 bis
4000 Å) Dicke mittels einer bekannten Technik ausgebildet.
Die Teile der Polysiliziumlage 40, die am oberen Teil der
Rinne ausgebildet worden ist, wird durch reaktive Ionenätzung
entfernt.
Wie in Fig. 4L dargestellt, werden die Oxydschichten 51
und 27, die an den Seitenwänden der ersten Rinne angeordnet
sind, und die Oxydschicht 23, die auf der flachen Oberfläche
des oberen Teils der Rinne ausgebildet ist, weggeätzt.
Eine thermische Oxydschicht 52, die als eine Übertragungsgate-
Isolierschicht dient, ist auf der Oberfläche
der ersten Rinne und auf der Oberfläche der die Zellenplatte
bildenden Polysiliziumschicht 40 ausgebildet.
Wie in Fig. 4M dargestellt, wird eine Polysiliziumschicht 42
für das Übertragungsgate und die Wortleitung mittels einer
bekannten Technik aufgebracht, und die erste Rinne wird
vollständig gefüllt. Darüber hinaus wird eine thermische
Oxydschicht 43 ausgebildet, um die gesamte Oberfläche des
sich ergebenden Gebildes abzudecken.
Eine Maskenschicht (nicht dargestellt) wird durch
ein lithographisches Verfahren in Form eines Schemas bzw.
einer Schablone aufgebracht, um mit dem Bit-Leitungskontaktschema
und dem Wort-Leitungsschema passend verbunden zu
werden, und sie wird einer Trockenätzung unterworfen. Danach
wird die thermische Oxydation nochmals ausgeführt, um eine
Oxydschicht 44 in der Seitenwandoberfläche des Bit-Leitungskontakts
auszubilden. Die Nitridschicht 22 und die Oxydschicht
20, die unmittelbar unter dem Bit-Leitungskontakt
angeordnet sind, werden durch reaktive Ionenätzung entfernt,
wie es in Fig. 4N dargestellt ist.
Wie in Fig. 4O dargestellt, wird eine Bit-Leitungsaluminiumschicht
45 aufgebracht und durch ein lithographisches Verfahren
und einen Ätzvorgang in Form eines Schemas ausgebildet, wodurch
die Bit-Leitung ausgebildet wird.
In diesem Fall kann, da die zweite Rinne unter Verwendung
der Oxydschicht 51 als Ätzmaske lediglich für die zweite
Rinne ausgebildet wird, das Ätzverfahren genau ausgeführt
werden. Das vorangehend beschriebene Verfahren kann ebenfalls
auf ein Substrat (Bulk) mit einer Epitaxialschicht
angewendet werden, wie es in Fig. 3 dargestellt
ist.
Eine Modifikation
zu der vorangehend beschriebenen Herstellung der Halbleiterspeichereinrichtung
besteht darin, daß die Diffusionsschicht in
der Oberflächenschicht des Substrats ausgebildet wird, bevor
die Rinne ausgebildet wird oder nachdem das Bit-Leitungskontaktloch
ausgebildet worden ist. Darüber hinaus braucht
die Ionenimplantation nach Ausbildung der ersten Rinne zur
Ausbildung des Übertragungsgates, wie vorangehend beschrieben,
nicht ausgeführt werden. Die n⁺-dotierte Schicht 21 kann durch
das Kontaktloch ausgebildet werden, nachdem die Wortleitungs-Polysiliziumschicht
42 ausgebildet worden ist. Die Ausbildung
der Isolationsoxydschicht 35 auf dem Boden des Rinnenkondensators
und die Ausbildung der n-dotierten Zone 37 in dem Rinnenkondensator
kann umgekehrt werden. Zusätzlich braucht die
Isolationsoxydschicht 35 nicht vorgesehen zu werden, wie es
in den Fig. 3 und den Fig. 4A bis 4O dargestellt ist.
Obwohl die phosphordotierte Oxydschicht 36 zur Ausbildung
der n-dotierten Zone 37 verwendet wird, kann die n-dotierte Schicht durch
Diffusion ausgebildet werden.
Polysilizium wird zur Ausbildung des Übertragungsgates verwendet,
da eine Polysiliziumschicht durch CVD ausgebildet wird
und ihre Oberflächenlage oxydiert werden muß. Das Übertragungsgate
kann jedoch ein Silizid (Siliziumverbindung) wie
Molybdänsilizid, Wolframsilizid oder Titansilizid umfassen
bzw. enthalten. Die Bit-Leitung braucht nicht aus Aluminium
ausgebildet zu sein. Ein Silizid, das aus den vorangehend
beschriebenen Siliziden ausgewählt werden kann, kann verwendet
werden.
In der vorangehenden beschriebenen Ausführungsform ist ein
p-dotiertes Siliziumsubstrat verwendet worden. Es kann jedoch auch
ein n-dotiertes Siliziumsubstrat verwendet werden. In diesem Fall
werden die Leitfähigkeitstypen der entsprechenden Zonen umgekehrt.
Beispielsweise wird das Phosphor in der Zone 37
ausgetauscht gegen eine p-dotierte Verunreinigung wie Bor.
Die Fig. 5A, 5B und 5C zeigen jeweils eine Halbleiterspeichereinrichtung
gemäß einer anderen Ausführungsform der
vorliegenden Erfindung. Unter Bezugnahme auf die Fig. 5A
bis 5C bezeichnet die Bezugsziffer 101 ein p-dotiertes Siliziumsubstrat;
102 einen Transistor mit isoliertem Gate; und
103 einen Rinnenkondensator, der mit dem Transistor zur
Ausbildung einer Speicherzelle verbunden ist. Es sei angemerkt,
daß die Gräben in Form von Rinnen in einer Matrixform angeordnet sind
und daß die Zone innerhalb jeder Rinne als elementbildende
Zone dient, in der eine entsprechende Speicherzelle ausgebildet
wird. Es sei ebenfalls angemerkt, daß die Gateelektrode
teilweise um die Rinne herum angeordnet ist, die
die elementbildende Zone festlegt bzw. bestimmt. Die Bezugsziffer
104 bezeichnet eine Isolationszone des Elementes;
107 eine n⁺-dotierte Zone, die als eine der Source-/Drainzonen
des Transistors dient; und 105 eine erste leitfähige Schicht,
die als eine Elektrode des Kondensators dient. Die Elektroden
des Kondensators der jeweiligen Speicherzellen
sind gemeinsam verbunden und sind mit einem vorbestimmten
Ort auf der Hauptoberfläche des Siliziumsubstrats 101 verbunden.
Die Bezugsziffer 106 bezeichnet eine zweite leitfähige
Schicht, die sowohl als Gateelektrode des Übertragungstransistors
2 als auch als Wort-Leitung dient; und 121, 122,
123, 124, 125, 126 und 127 bezeichnen jeweilige Isolationsschichten.
Jede Speicherzelle ist an einem Kreuzungspunkt
zwischen einer Bit-Leitung 112 und der Wort-Leitung 106 angeordnet.
Die Gateelektrode 106, die gewöhnlich für zwei
Übertragungstransistoren verwendet wird, wird durch eine
Zone 113 bestimmt, die zwischen benachbarten Zellen längs
einer Linie parallel zur Wort-Leitung 106 angeordnet ist.
Die Gateelektrode 106 ist mit einem vorbestimmten Ort (nicht
dargestellt) auf der Hauptoberfläche des Substrats 101 verbunden.
Wie aus der Fig. 5A ersichtlich, kann, da die Zone
mit der Gateelektrode 106 als die Zone 113 festgelegt bzw.
bestimmt wird, ein überlappender Bereich zwischen der Gateelektrode
106 und dem Substrat 101 vermindert werden. Infolgedessen
kann die Wort-Leitungskapazität im Vergleich
zu einer gewöhnlichen Wort-Leitungskapazität vermindert
werden, wodurch eine Speichereinrichtung mit hoher Geschwindigkeit
und geringer Leistungsaufnahme erhalten wird.
Eine dicke Isolationsschicht 110 ist auf der Bodenoberfläche
der Rinne ausgebildet, um eine gute Isolierung des Elementes
zu erreichen. Wenn zwei benachbarte Elemente vollständig
voneinander durch andere Mittel isoliert werden,
braucht die Schicht 110 keine dicke Schicht zu sein.
Auf die gleiche Weise kann, obwohl eine p⁺-dotierte Isolationszone
111 in der Nähe des Bodens der Rinne ausgebildet ist,
die Zone 111 weggelassen bzw. vernachlässigt werden. Zusätzlich
braucht die Isolationszone 111 nicht als eine Zone
in der Nähe des Bodens der Rinne festgelegt bzw. bestimmt
zu werden. Wie aus der Fig. 6 ersichtlich, kann eine p⁺-dotierte
Zone 131 in einer vorbestimmten Tiefe in einer Zone
des Halbleitersubstrats ausgebildet werden, die einen Teil in der Nähe des Bodens
der Rinne enthält.
Unter Bezugnahme auf Fig. 6 bezeichnet das Bezugszeichen 132
eine p-dotierte Schicht; und 130 ein Siliziumsubstrat
(Bulk), das wenigstens eine p-dotierte Schicht 132 und eine p⁺-dotierte
Schicht 131 umfaßt.
Bei der vorangehend beschriebenen Halbleiterspeichereinrichtung
ist die Zellenplatte 105, die als eine Elektrode des
Kondensators dient, elektrisch vom Substrat 101 isoliert. Das
ist deswegen der Fall, weil die Zellenplatte 105 und das Substrat
101 auf unterschiedlichen Potentialen gehalten werden,
um so den Kondensator 103 ausreichend zu laden. Wenn jedoch
wenigstens ein Seitenwandoberflächenteil, das in der Nähe der
Oberfläche des Substrats angeordnet ist und das einen darauf
angeordneten Kondensator 103 aufweist, eine n-dotierte Schicht umfaßt,
kann der Kondensator 103 ausreichend geladen werden, selbst
wenn die Zellenplatte 105 und das Substrat 101 auf demselben
Potential gehalten werden. In diesem Fall kann die Zellenplatte
105 mit dem Substrat 101 am Boden der Rinne verbunden
werden. Mit dieser Anordnung können ein Spannungsgenerator zum
Anlegen einer Spannung an die Zellenplatte und ein Kontakt,
der mit der Zellenplatte 105 verbunden ist, weggelassen werden,
wodurch der Schaltkreisbereich vermindert wird. Gleichzeitig
kann die sich ergebende Speichereinrichtung Störungen
widerstehen, wobei ihre kondensatorisolierende Schicht eine
hohe Betriebssicherheit aufweist.
Eine Abwandlung der Halbleiterspeichereinrichtung gemäß dieser
Ausführungsform ist in Fig. 7 dargestellt. In der Fig. 7
bezeichnen gleiche Bezugsziffern gleiche Teile wie in den
Fig. 5A bis 5C. Unter Bezugnahme auf Fig. 7 ist eine n-dotierte
Zone 109 in der Nähe der Substratoberfläche ausgebildet, die
die Rinne festlegt bzw. bestimmt, in der der Kondensator 103
ausgebildet ist. Gleichzeitig ist eine Zellenplatte 160 mit
dem Substrat 101 am Boden der Rinne verbunden. Die Bezugsziffer
140 bezeichnet eine p⁺-dotierte Isolationszone; und 150 und
170 jeweilige Isolationsschichten. In der Halbleiterspeichereinrichtung
die in Fig. 7 beispielsweise dargestellt ist, ist
die Zellenplatte 160 mit dem Substrat 101 auf dem Boden der
Rinne verbunden. Die Zellenplatte 160 braucht jedoch nicht mit
dem Substrat 101 verbunden zu sein. Obwohl die n-dotierte Zone des
Kondensators 103 in der Nähe der Seitenwand der Rinne ausgebildet
ist, kann eine n-dotierte Zone 180 vollständig innerhalb
eines vorbestimmten Bereiches in einer vorbestimmten Tiefe in
der angehenden Kondensatorzone ausgebildet sein.
Unter Bezugnahme auf die Darstellungen von Fig. 7 und Fig. 8
ist die p⁺-dotierte Isolationszone 140 ausgebildet. Diese braucht
jedoch nicht ausgebildet zu sein. Auf dieselbe Weise wie bei
der p⁺-dotierten Isolationszone, die unter Bezugnahme auf die in
Fig. 5A dargestellte zweite Ausführungsform beschrieben worden
ist, ist die p⁺-dotierte Isolationszone 140 nicht darauf beschränkt,
in der Nähe des Bodens der Rinne ausgebildet zu
sein, aber eine p⁺-dotierte Zone 131 kann sich innerhalb eines
vorbestimmten Bereiches in einer vorbestimmten Tiefe erstrecken,
so daß eine Zone in der Nähe des Bodens der Rinne eingeschlossen
wird.
Ein Verfahren zur Herstellung der Halbleiterspeichereinrichtung
als fertige Einrichtung, wie sie in den Fig. 5B und 5C
gezeigt ist, wird unter Bezugnahme auf die Fig. 9A bis 9L
beschrieben.
Wie in Fig. 9A dargestellt, wird eine erste thermische Oxydschicht
181 auf einem p-dotierten Substrat 101 ausgebildet, und eine
Ionenimplantation wird ausgeführt, um eine n⁺-dotierte Schicht 107 in
der Oberflächenschicht des Substrats 101 auszubilden. Eine
Siliziumnitridschicht 182 und eine Siliziumoxydschicht 183
werden nacheinander mittels einer bekannten Auftragtechnik auf
der ersten thermischen Oxydschicht 181 ausgebildet, um eine
mehrlagige Isolationsschicht zu bilden. Eine Maske in Form einer
Schutzschicht wird auf der gesamten Oberfläche der mehrlagigen Isolationsschicht
ausgebildet und mittels lithographischer Verfahren in einem
Schema aufgebracht und geätzt, wodurch eine Maskenmatrixschablone
184 ausgebildet wird.
Wie in Fig. 9B dargestellt, wird die viellagige Schicht durch
reaktive Ionenätzung unter Verwendung der Maskenschablone
184 als Ätzmaske weggeätzt, um die Oberfläche des Substrats
101 teilweise freizulegen.
Wie in Fig. 9C dargestellt, wird das Substrat 101, nachdem
die Maskenschablone 184 entfernt worden ist, durch
reaktive Ionenätzung unter Verwendung der mehrlagigen Schablone
als Maske weggeätzt, wodurch eine matrixartige Rinne
ausgebildet wird. Es ist von Vorteil, wenn die Wandoberfäche
der Rinne mit einer Nitrohydrofluorsäurelösung gewaschen wird,
um so durch Ätzung verursachte Verunreinigungen und eine
Zerstörung zu verhindern. Nachfolgend wird eine thermische
Oxydation ausgeführt, um eine thermische Oxydschicht 185 auf
der Wandoberfläche der Rinne auszubilden, und eine Ionenimplantation
wird ausgeführt, um eine p⁺-dotierte Zone 111 in der
Nähe der flachen Bodenoberfläche der Rinne auszubilden.
Wie in Fig. 9D dargestellt, wird eine Siliziumnitridschicht
186 mittels einer bekannten Technik aufgebracht, und die
reaktive Ionenätzung wird ausgeführt, um die Siliziumnitridschicht
186, die lediglich auf der flachen Oberfläche ausgebildet
ist, zu entfernen, wodurch die Substratoberfläche an
dem Boden der Rinne freigelegt wird.
Wie in Fig. 9E dargestellt, werden, nachdem das sich ergebende
Gebilde thermisch in einem Gasgemisch aus Wasserstoff
und Sauerstoff zur gewählten Ausbildung einer Isolationsoxydschicht
110 lediglich auf dem Boden der Rinne thermisch
oxydiert worden ist, die Siliziumnitridschicht 186 und die
Siliziumoxydschicht 185 entfernt.
Wie in Fig. 9F dargestellt, wird, nachdem eine Oxydschicht
durch thermische Oxydation auf der Oberfläche des Substrats,
die die Wandoberfläche der Rinne bildet bzw. bestimmt, ausgebildet
worden ist, eine Polysiliziumschicht 105, die als Zellenplatte
dient, mittels einer bekannten Technik in der Rinne
aufgebracht.
Wie in Fig. 9G dargestellt, wird die Polysiliziumschicht 105
durch reaktive Ionenätzung weggeätzt, so daß die obere Oberfläche
der Schicht 105 in einer vorbestimmten Höhe der Rinne
positioniert ist. Danach werden die Schichten 183, 182 und 181,
die die mehrlagige Schicht bilden, entfernt. In diesem Fall
wird ein Teil einer Oxydschicht 121, die oberhalb der oberen
Oberfläche der Polysiliziumschicht 105 liegt, entfernt.
Wie in Fig. 9H dargestellt, wird, nachdem eine thermische
Oxydschicht 122 auf dem freigelegten Teil der Oberfläche auf
dem Siliziumsubstrat 101 ausgebildet worden ist, eine Siliziumoxydschicht
123 mittels einer bekannten Technik ausgebildet
und in die Rinne gefüllt. Die Siliziumoxydschicht 123 wird
dann durch reaktive Ionenätzung weggeätzt, so daß die Siliziumoxydschichten
123 und 122 auf den Oberflächen des Substrats
entfernt werden, wodurch eine im wesentlichen glatte
Oberfläche erhalten wird.
Wie in Fig. 9I dargestellt, wird, nachdem eine Oxydschicht
124 auf der höheren Oberfläche des Substrats ausgebildet
worden ist, eine Maske in Form einer Schutzschicht auf der gesamten Oberfläche des
sich ergebenden Gefüges ausgebildet. Die Schutzschicht wird
durch ein lithographisches Verfahren in Form eines Schemas
aufgebracht und geätzt, um eine Maske 187 für
ein Übertragungstransistorfenster zu erzeugen.
Wie in Fig. 9J dargestellt, wird ein Teil der Oxydschicht
123, die einem Fenster entspricht, weggeätzt, indem die
Schutzschicht 187 als Maske verwendet wird. In diesem
Falle werden Teile der Oxydschichten 121 und 122, die dem
Fenster entsprechen, ebenfalls entfernt. Nachdem die
Maskenschablone 187 entfernt worden ist, wird eine Oxydschicht
125 durch thermische Oxydation ausgebildet. Nachfolgend wird
eine Polysiliziumschicht 106 mittels einer bekannten Technik auf
der gesamten Oberfläche des Substrats 101, die die Fensterzone
umfaßt, aufgebracht.
Wie in Fig. 9K dargestellt, wird eine Maske in Form einer Schutzschicht auf der
gesamten Oberfläche des sich ergebenden Gebildes aufgebracht
und in einem Schema ausgebildet, so daß es mit dem Wort-Leistungsschema
übereinstimmt. Das Gebilde wird trocken unter Benutzung der
Schutzschichtschablone als Maske geätzt. Nachdem die Maskenschablone
entfernt worden ist, wird eine Siliziumoxydschicht
126 mittels einer bekannten Technik zur Abdeckung der
gesamten Oberfläche ausgebildet. Eine Schutzschicht wird wiederum
auf der Siliziumoxydschicht 126 ausgebildet und wird in
Form eines Schemas ausgeführt, um eine Schablone 188 zu erhalten,
die als Bit-Leitungskontaktlochschablone dient. Mittels
der Verwendung der Maskenschablone 188 werden
die Oxydschicht 126, die Polysiliziumschicht 106 und die Oxydschicht
124 entfernt, um einen Oberflächenteil des Substrats
101 freizulegen, der dem Kontaktteil entspricht.
Wie in Fig. 9L dargestellt, wird, nachdem die Maskenschablone
188 entfernt worden ist, eine thermische Oxydation
ausgeführt, um eine Oxydschicht 127 auf der Oberfläche der
Polysiliziumschicht 106 auszubilden, die auf der Seitenwandfläche
des Bit-Leitungskontaktloches ausgebildet ist. In diesem Falle
wird, da die Oxydschicht ebenfalls auf der Oberfläche des
Substrats 101 ausgebildet wird, die als Bit-Leitungskontaktteil
dient, die Oxydschicht durch reaktive Ionenätzung entfernt,
um die Oberfläche des Substrats 101 freizulegen. Eine
Bit-Leitungsaluminiumlage 112 wird zur Abdeckung der gesamten
Oberfläche aufgebracht und wird in Form eines Schemas ausgeführt
und geätzt, wodurch ein Bit-Leitungsschema erhalten
wird.
In dieser Ausführungsform wird die thermische Oxydationsschicht
110 durch thermische Oxydation ausgebildet (Fig. 9E).
Diese Oxydation kann jedoch durch CVD od. dgl. ausgebildet
werden. In diesem Falle kann, nachdem eine Verunreinigung zur
Ausbildung einer Isolationszone 111 (dieser Schritt entspricht
dem von Fig. 9C) ionen-implantiert worden ist und die Siliziumoxydschicht
mittels einer bekannten Technik in die Rinne
eingefüllt worden ist, die Siliziumoxydschicht durch reaktive
Ionenätzung geätzt werden, um so eine vorbestimmte Dicke zu
erreichen. Eine Polysiliziumschicht 105 wird ausgebildet, und die
nachfolgenden Schritte sind die gleichen wie die (Schritt für
Schritt gemäß Fig. 9F) der Fig. 5A bis 5C.
Wie im Zusammenhang mit der Halbleiterspeichereinrichtung der
Fig. 5A bis 5C beschrieben, braucht die Isolationsoxydschicht
nicht dick zu sein. In diesem Falle kann eine Reihe
von Schritten (entsprechend den Schritten der Fig. 9D und
9E) zur Ausbildung der Oxydschicht 110 übergangen werden.
In der Einrichtung von Fig. 5 wird die Isolationszone 111
hoher Konzentration durch Ionenimplantation in der Nähe des
Bodens der Rinne ausgebildet. Die Zone 111 braucht nicht durch
Ionenimplantation ausgebildet zu werden. Zusätzlich ist die
Ausbildung der Zone nicht auf den Teil in der Nähe des Bodens
der Rinne begrenzt, sondern kann sich zu einer Zone innerhalb
eines vorbestimmten Bereiches erstrecken, die den Boden der
Rinne in einer vorbestimmten Tiefe einschließt. In diesem
Falle weist ein Substrat (Bulk) eine p⁺-dotierte
Schicht und eine darauf angeordnete p-dotierte Epitaxialschicht auf,
wobei die Rinne die darunterliegende p⁺-dotierte Schicht erreicht.
Die Zone hoher Konzentration kann weggelassen werden. In
diesem Falle kann der Schritt (Fig. 9C) zur Ausbildung der
Zone hoher Konzentration weggelassen werden.
Wie im Zusammenhang mit der Halbleiterspeichereinrichtung von
Fig. 7 beschrieben, kann die n-dotierte Zone 109 in der Nähe der
Seitenwandoberfläche der Rinne ausgebildet werden, in der der
Kondensator 103 ausgebildet wird. Ein Verfahren zur Herstellung
der Halbleiterspeichereinrichtung, wie sie als fertige
Einrichtung in Fig. 7 dargestellt ist, wird unter Bezugnahme
auf die Fig. 10A bis 10L beschrieben.
Wie in Fig. 10A dargestellt, wird in der gleichen Weise wie
bei der Halbleiterspeichereinrichtung der in den Fig. 5B
und 5C dargestellten Ausführungsform eine thermische Oxydschicht
181 an einem Substrat 101 ausgebildet, und eine
n⁺-dotierte Schicht 107 wird durch Ionenimplantation ausgebildet.
Eine Siliziumnitridschicht 182 und eine Siliziumoxydschicht
183 werden nacheinander auf der thermischen Oxydschicht 181
aufgebracht. Nachfolgend wird eine matrixartige Schutzschicht
auf der Siliziumoxydschicht 183 ausgebildet und durch
lithographische Verfahren in Form eines Schemas ausgebildet,
um eine Maskenschablone 184 zu erhalten. Die mehrlagige
Schicht, die aus den Schichten 183, 182 und 181 besteht, wird
unter Verwendung der Maskenschablone 184 geätzt, wodurch
die Oberfläche des Substrats 101 teilweise freigelegt wird.
Wie in Fig. 10B dargestellt, werden, nachdem die Maskenschablone
184 entfernt worden ist, matrixförmige Rinnen mit
vorbestimmter Tiefe unter Verwendung der mehrlagigen Schichtschablone
(die aus den Schichten 183, 182 und 181 besteht)
ausgebildet. Es ist vorteilhaft, daß die sich ergebenden
Rinnen mit einer Nitrohydrofluorsäurelösung gewaschen werden.
Eine Siliziumoxydschicht 191 wird mittels einer bekannten
Technik ausgebildet.
Wie in der Fig. 10C dargestellt, wird die Oxydschicht 191, die
auf der gesamten Oberfläche aufgebracht worden ist, durch
reaktive Ionenätzung vom Boden der Rinne entfernt. In diesem
Fall verbleibt eine Oxydschicht 191 an den Seitenwandoberflächen
der Rinne.
Wie in der Fig. 10D dargestellt, werden durch Verwendung der
Oxydschicht 191 und der Schichten 183, 182 und 181 als Masken
wieder Rinnen durch reaktive Ionenätzung ausgebildet und
mittels einer Nitrohydrofluorsäurelösung gewaschen.
Wie in Fig. 10E dargestellt, wird eine phosphordotierte Polysiliziumschicht
192 auf der gesamten Oberfläche aufgebracht, so
daß die Rinnen gefüllt werden. Phosphor diffundiert von der
Lage 192 zu den freigelegten Oberflächenteilen des Substrats,
die jede Rinne festlegen bzw. bestimmen, wodurch eine n-dotierte
Zone 109 ausgebildet wird. In diesem Fall dient die Oxydschicht
191 als Diffusionsmaske, so daß eine Seitenwand, die
die angehende Kondensatorzone in der Rinne ausschließt, nicht
in eine n-dotierte Zone umgewandelt wird.
Wie in Fig. 10F dargestellt, werden, nachdem die phosphordotierte
Polysiliziumschicht 192 entfernt worden ist, Rinnen wieder
durch reaktive Ionenätzung unter Verwendung der Oxydschicht
191 und der Schichten 183, 182 und 181 als Masken ausgebildet, so
daß der Rinnenboden unter der n-dotierten Zone 109 angeordnet ist.
Es ist von Vorteil, wenn die Rinnen dann wiederum mit der
Nitrohydrofluorsäurelösung gewaschen werden.
Wie in Fig. 10G dargestellt, wird, nachdem eine thermische
Oxydschicht 150 ausgebildet worden ist, eine p⁺-dotierte Zone 140
durch Ionenimplantation in der Nähe des Bodens der Rinne ausgebildet.
Die Oxydschicht 150 auf der flachen Bodenoberfläche
der Rinne wird durch reaktive Ionenätzung entfernt, wodurch
die Bodenoberfläche der Rinne, die die Oberfläche des Substrats
101 ist, freigelegt wird.
Wie in Fig. 10H dargestellt, wird, nachdem eine Polysiliziumschicht
160 in die Rinne eingefüllt worden ist, die Schicht 160
durch reaktive Ionenätzung weggeätzt, so daß die untere Oberfläche
der Polysiliziumschicht 160 in einer vorbestimmten Höhe
angeordnet wird. Danach wird die Siliziumoxydschicht 183
entfernt. In diesem Fall wird die Oxydschicht 191 ebenfalls
entfernt. Nachfolgend wird die Siliziumnitridschicht 182 und
die Oxydschicht 181 entfernt. Eine thermische Oxydschicht 170
wird durch thermische Oxydation ausgebildet.
Wie in Fig. 10I dargestellt, wird, nachdem eine Siliziumoxydschicht
123 in der Rinne durch dieselben Schritte (entsprechend
der Schritte nach dem Schritt von Fig. 9G) wie in der
Einrichtung gemäß den Fig. 5A bis 5C ausgebildet worden
ist, die Siliziumoxydschicht 123 durch reaktive Ionenätzung
weggeätzt. Die Oxydfilme 123 und 170 auf der oberen Oberfläche
des Substrats 101 werden entfernt, wodurch eine im wesentlichen
glatte obere Oberfläche erreicht wird. Ein thermischer
Oxydfilm 124 wird auf der flachen Oberfläche des Substrats 101
ausgebildet. Eine Schutzschicht wird ausgebildet und
mittels eines lithographischen Verfahrens als Muster oder
Schema ausgebildet, wodurch eine Maskenschablone 193
erhalten wird.
Wie in Fig. 10J dargestellt, wirken Teile der Siliziumoxydschicht
123 und der thermischen Oxydschicht 170, die den
Fenstern der Maskenschablone 193 entsprechen, als Maske.
In diesem Fall wird der Teil der Oxydschicht 124, der der
Fensterzone entspricht, ebenfalls entfernt. Nachdem die
Maskenschablone 193 entfernt worden ist, wird eine thermische
Oxydschicht 125 ausgebildet. Eine Polysiliziumschicht 106
wird zur Abdeckung der gesamten Oberfläche der oberen Oberfläche
des Substrats 101 ausgebildet, die die Fensterzone
einschließt.
Wie in Fig. 10K dargestellt, wird, nachdem eine Schutzschicht
aufgebracht und durch ein lithographisches Verfahren
in Form eines Schemas aufgebracht worden ist, um eine
Maskenschablone zu erhalten, die Polysiliziumschicht 106 durch
Trockenätzung geätzt, um ein Wort-Leitungsschema zu erhalten.
Die Maskenschablone wird dann entfernt. Eine Siliziumoxydschicht
126 wird aufgebracht und in Form eines Schemas
ausgebildet, um eine Kontaktloch-Schutzschichtschablone 194 zu
erhalten. Durch Verwendung der Schablone 194 als Maske werden
die Polysiliziumschicht 106 und die Oxydschicht 124 derart anhand
eines Schemas ausgebildet, daß der Teil des Substrats, der
einem Kontaktloch entspricht, freigelegt wird.
Wie in der Fig. 10L dargestellt, wird, nachdem die
Maskenschablone 194 entfernt worden ist, eine thermische Oxydschicht
127 durch thermische Oxydation auf der Oberfläche der
Polysiliziumschicht 106 ausgebildet, die die Wandoberfläche des
Kontaktloches bestimmt bzw. festlegt. In diesem Falle wird
ebenfalls eine Oxydschicht auf der Oberfläche des Substrats
101 ausgebildet, die an das Kontaktloch angrenzt. Diese Oxydschicht
wird durch reaktive Ionenätzung entfernt, um die
Oberfläche des Substrats 101 freizulegen. Eine Bit-Leitungsaluminiumschicht
112 wird auf der gesamten Oberfläche aufgebracht
und als Schema (Muster) ausgebildet und geätzt, um ein endgültiges
Bit-Leitungsschema zu erhalten.
In der Halbleiterspeichereinrichtung von Fig. 7 wird die
phosphordotierte Polysiliziumschicht 192 als eine Verunreinigungsdiffusionsquelle
zur Ausbildung der n-dotierten Zone 109 des
Kondensators 103 verwendet. Es kann jedoch ein Phosphorsilikatgas
oder ein Gas wie POCl₂ verwendet werden, oder die
n-dotierte Zone 109 kann durch Ionenimplantation ausgebildet werden.
Eine Abwandlung der in Fig. 7 dargestellten Einrichtung
wird unter Bezugnahme auf die Fig. 11A bis 11D beschrieben.
Wie in Fig. 11A dargestellt, werden in der gleichen Weise wie
in den Fig. 10A bis 10L, nachdem eine Rinnenmatrixschablone
ausgebildet worden ist, die Seitenwände der Rinnen mit einer
Siliziumoxydschicht 191 bedeckt und die flachen Bodenoberflächen
(d. h. die Oberfläche des Substrats 101) der Rinnen
freigelegt (entsprechend der Darstellung von Fig. 10C).
Wie in Fig. 11B dargestellt, wird, nachdem eine thermische
Oxydschicht ausgebildet worden ist, eine n-dotierte Zone 109 durch
Ionenimplantation unter Verwendung der Oxydschicht 191 und der
Schichten 181, 182 und 183 als Masken ausgebildet. Die n-dotierte Zone
109 ist in der Nähe des Bodens der Rinne angeordnet.
Wie in Fig. 11C dargestellt, werden, nachdem die Oxydschicht
195 durch reaktive Ionenätzung entfernt worden ist, Rinnen
unter Verwendung der Oxydschicht 191 und der Schichten 181, 182
und 183 als Masken ausgebildet, so daß die Böden der Rinnen
zwischen der n-dotierten Zone 109 angeordnet sind. Die Rinnen werden
mit der Nitrohydrofluorsäurelösung gewaschen.
Nachdem die Rinnenbandoberfläche oxydiert worden ist, wird
eine p⁺-dotierte Zone 140 (entsprechend dem Schritt von Fig. 10G)
ausgebildet, und nachfolgende Schritte werden in der gleichen
Weise wie in der Halbleiterspeichereinrichtung von Fig. 7
ausgeführt, wodurch die in Fig. 11D dargestellte fertiggestellte
Einrichtung erhalten wird.
Gemäß der Einrichtung von Fig. 7 werden die Schichten 181, 182 und
183 und die Siliziumoxydschicht 191 als Masken verwendet, um
zu verhindern, daß die Seitenwandoberfläche mit Ausnahme der
Kondensatorzone, in eine n-dotierte Zone umgewandelt wird. Wenn
jedoch eine Ionenimplantation zur Bedeckung des gesamten
Bereiches der Zellen ausgeführt wird, bevor die Schichten 182 und
183 ausgebildet worden sind, wodurch die n-dotierte Zone 180 in
einer vorbestimmten Tiefe erhalten wird, wo der Kondensator
103 wie in Fig. 8 dargestellt ausgebildet worden ist, können
die vorangehend beschriebenen Masken weggelassen werden. Es
können dieselben Schritte zur Herstellung der Einrichtung von
Fig. 7 verwendet werden.
Gemäß der Halbleiterspeichereinrichtung von Fig. 7 wird die
Zellenplatte 160 mit dem Substrat 101 auf dem Boden der Rinne
verbunden, braucht aber nicht damit verbunden zu sein. In dem
Falle kann der Schritt (Fig. 10G) zur Entfernung der Oxydschicht
150 von der flachen Bodenoberfläche der Rinne durch
reaktive Ionenätzung weggelassen werden.
Eine Technik zur Ausbildung der p⁺-dotierten Zone 140 ist auf
Ionenimplantation in der gleichen Weise wie in der Ausbildung
der Isolationszone hoher Konzentration beschränkt, wie sie
unter Bezugnahme auf die Halbleiterspeichereinrichtung von
Fig. 5A bis 5C beschrieben worden ist. Das Siliziumsubstrat
kann ein Substrat (Bulk) umfassen, das eine
p⁺-dotierte Schicht und eine darauf angeordnete p-dotierte Epitaxialschicht
aufweist, wobei die Rinne derart ausgebildet sein kann, daß
sie die p⁺-dotierte Schicht erreicht. Darüber hinaus kann die
p⁺-dotierte Zone 140 weggelassen werden. In diesem Fall wird der
Ionenimplantationsschritt (Fig. 10G) zur Ausbildung der
p⁺-dotierten Zone 140 übergangen.
In den
vorangehend beschriebenen Ausführungsformen ist Polysilizium
als ein Material verwendet worden, das durch CVD ausgebildet
und oxydiert werden kann, um die Zellenplatte und die Gateelektrode/
Wort-Leitung des Übertragungstransistors auszubilden.
Ein derartiges Material ist jedoch nicht auf Polysilizium
beschränkt, sondern kann auf Molybdän, Wolfram oder eine damit
eingegangene Siliziumverbindung (Silizid) ausgedehnt werden.
Das Bit-Leitungsmaterial ist nicht auf Aluminium beschränkt,
sondern kann auf ein anderes Metall oder ein Silizid ausgedehnt
werden. Unterschiedliche Oxydschichten, die als Isolationsschichten
verwendet werden, sind nicht auf die Beispiele
begrenzt, sondern können auf PSG, BPSG oder andere Isolationsschichten
wie eine Siliziumnitridschicht ausgedehnt werden.
Ein Verfahren zur Ausbildung der Isolationsschicht ist nicht
auf eine spezielle Technik begrenzt. In den vorangehend
beschriebenen Ausführungsformen umfassen die Substrate p-dotierte
Siliziumsubstrate. Wenn ein n-dotiertes Substrat verwendet wird,
werden Leitfähigkeitstypen der jeweiligen Zonen umgekehrt.
Im Herstellungsprozeß werden Ätzgase wie CF₄ und C₂F₆
als SiO₂-Ätzgase verwendet. Ätzgase wie CF₄, CCl₄ und
CF₃Br werden als Si(Poly-Si)-Ätzgase verwendet.
Wie vorangehend beschrieben, kann die Diffusionsschicht in der
Oberflächenschicht des Substrats ausgebildet werden, bevor die
Rinne oder nachdem das Bit-Leitungskontaktloch ausgebildet
worden ist.
Claims (18)
1. Halbleiterspeichereinrichtung, bei der in Kreuzungspunkten
von in einer Matrixform angeordneten Bit-
(12, 112) und Wortleitungen (6, 106) Speicherzellen
angeordnet sind, die jeweils aus einem Transistor
(102) und einem Kondensator (14, 103) gebildet sind,
wobei die Halbleiterspeichereinrichtung Vertiefungen
in einem Halbleitersubstrat (11, 101) umfaßt, in
denen die Kondensatoren (14, 103) in einem unteren
Teil längs der Seitenflächen der Vertiefungen und
in denen in einem oberen Teil längs der Seitenflächen
Kanalbereiche der Transistoren (102) ausgebildet
sind, wobei die Gateelektrode (13, 106) im oberen
Teil der Vertiefungen angeordnet ist und der
Kanalbereich sich längs der oberen Seitenwand zwischen
einer Kondensatorelektrode (19C(n)) und
einem Source-Gebiet (19A, 107) erstreckt, und wobei
die Halbleiterspeichereinrichtung zwischen benachbarten
Speicherzellen Isolierzonen (15, 104) aufweist,
dadurch gekennzeichnet,
daß die Vertiefungen als langgezogene,
sich rechtwinklig kreuzende Gräben (A, B) ausgebildet
sind, wobei jede Speicherzelle von den sich
kreuzenden Gräben (A, B) umgeben ist, je eine Seitenfläche
der sich kreuzenden Gräben (A, B) die Kondensatorelektrode
(19C(n)) jeder einzelnen Speicherzelle
bildet und der Kanalbereich des Transistors
(102) an mindestens einer der Grabenseitenflächen
einer Speicherzelle gebildet ist, und daß die Isolierzonen
(15, 104) an den Böden der Gräben (A, B)
ausgebildet sind.
2. Einrichtung nach Anspruch 1, dadurch
gekennzeichnet, daß die Kondensatorelektrode
(19C(n)) durch eine Dotierungszone
mit einem Leitfähigkeitstyp entgegengesetzt dem des
Halbleitersubstrats (11, 101) gebildet ist.
3. Einrichtung nach Anspruch 1 oder 2, dadurch
gekennzeichnet, daß die Isolierzonen
(15, 104) mittels einer dicken Oxidschicht (110) am
Boden der Gräben (A, B) ausgebildet sind.
4. Einrichtung nach Anspruch 1 oder 2, dadurch
gekennzeichnet, daß die Isolierzonen
(15, 104) aus Dotierungszonen (17, 111) mit einer
höheren Konzentration als der des Halbleitersubstrats
(11, 101) gebildet sind.
5. Einrichtung nach Anspruch 4, dadurch
gekennzeichnet, daß die Isolierzonen
(15, 104) durch ein höher dotiertes Halbleitersubstrat
(131), das bis zu dem Bodenbereich der Gräben
(A, B) reicht, gebildet sind und daß auf das höher
dotierte Halbleitersubstrat (131) ein niedriger dotiertes
Halbleitersubstrat (132) aufgebracht ist.
6. Einrichtung nach Ansprüchen 3 und 4, dadurch
gekennzeichnet, daß die Isolierzone
(15, 104) aus einer dicken Oxidschicht (110) und aus
der gegenüber dem Halbleitersubstrat (11, 101) höher
dotierten Dotierungszone (17, 111) gebildet ist.
7. Einrichtung nach einem der Ansprüche 1 bis 6,
dadurch gekennzeichnet,
daß eine unterhalb eines oberen Teils (A) der Gräben
(A, B) angeordnete, den unteren Teil (B) der
Gräben (A, B) ringförmig umgebende Dotierungszone
(19B, 28, 109) mit einem Leitfähigkeitstyp entgegengesetzt
dem des Halbleitersubstrats (11, 101) als
Drainzone des Transistors ausgebildet ist.
8. Einrichtung nach einem der Ansprüche 1 bis 7,
dadurch gekennzeichnet, daß
in den Gräben (A, B) ein oberer Teil (A) eine
größere Breite als ein unterer Teil (B) aufweist
und eine dem Kondensator (14) zugeordnete
Isolationsschicht (18B) in den oberen Teil (A) der
Gräben (A, B) hineinragt, wobei eine Kondensatorelektrode
(16) von der Gateelektrode (13) isoliert ist
und sämtliche eine Speicherzelle umgebenden Seitenflächen
des oberen Teils (A) der sich kreuzenden
Gräben (A, B) den Kanalbeeich des Transistors (102)
bilden.
9. Einrichtung nach einem der Ansprüche 1 bis 7,
dadurch gekennzeichnet,
daß die Gräben (A, B) oben und unten im wesentlichen
die gleiche Breite aufweisen, eine die Kondensatorelektrode
bildende Schicht (105, 160) ausschließlich
in einem unteren Teil (B) der Gräben (A, B) enthalten
ist und daß ein oberer Teil (A) der Gräben
(A, B), mittels einer Isolierschicht von dem Kondensator
(103) getrennt, zu einem Teil die dem
Kanalbereich des Transistors (102)
zugeordnete Gateelektrode (106) aufweist sowie im
übrigen Bereich mit einer Isolierschicht (123)
gefüllt ist.
10. Verfahren zur Herstellung einer Halbleiterspeichereinrichtung
nach Anspruch 1, gekennzeichnet
durch folgende Schritte:
- a) Ausbildung eines oberen Teils (A) der Gräben in dem Halbleitersubstrat (11, 101),
- b) Ausbildung einer der Gateisolierung dienenden ersten Isolationsschicht (27) auf den Seitenflächen des oberen Teils (A) der Gräben,
- c) Ausbildung einer die Gateelektrode bildenden ersten leitfähigen Schicht (29) auf der ersten Isolationsschicht (27), wobei der obere Teil (A) der Gräben nur teilweise gefüllt wird,
- d) Ausbildung einer auf der ersten leitfähigen Schicht (29) abgelegten Ätzmaskenschicht (41), mit der eine Bodenausnehmung des oberen Grabenteils (A) bestimmt wird,
- e) Ausbildung eines unteren Grabenteils (B), der sich von der Bodenausnehmung durch die erste leitfähige Schicht (29) und die erste Isolationsschicht (27) erstreckt,
- f) Ausbildung einer dem Kondensator (14, 103) zugeordneten zweiten Isolationsschicht (38) auf den Seitenflächen des unteren Teils (B) der Gräben,
- g) Ausbildung der Isolierzonen (34) an dem Boden des unteren Grabenteils (B),
- h) Ausbildung einer eine Kondensatorelektrode bildenden zweiten leitfähigen Schicht (40) in der durch die zweite Isolationsschicht (38) bestimmten Ausnehmung,
- i) Entfernen der zweiten leitfähigen Schicht (40) sowie der Ätzmaskenschicht (41) an der Oberfläche der Halbleiterspeichereinrichtung und Ausbildung einer dritten leitfähigen Schicht (42) unmittelbar auf der verbleibenden zweiten leitfähigen Schicht (40) sowie auf der verbleibenden ersten leitfähigen Schicht (29),
- j) Ausbildung von die Wortleitungen (6, 106) trennenden Bereichen durch Oxydation der dritten leitfähigen Schicht (42),
- k) Ausbildung von Bitleitungskontakten innerhalb der Wortleitungen (6, 106) und
- l) Ausbildung der Bitleitungen (12, 112) mittels einer vierten leitfähigen Schicht (45) (Fig. 2A-Q).
11. Verfahren nach Anspruch 10, dadurch
gekennzeichnet, daß an der gesamten
Substratoberfläche eine Dotierungszone ausgebildet
wird, wobei der obere Teil (A) der Gräben derart
ausgebildet wird, daß sie die das Source-Gebiet (21)
bildende Dotierungszone jeder Speicherzelle vollständig
umschließen.
12. Verfahren nach Anspruch 10, dadurch
gekennzeichnet, daß nach der Ausbildung
des oberen Teils (A) der Gräben auf dem dann
freiliegenden Teil des Halbleitersubstrats (11, 101)
eine erste Dotierungszone (28) hoher Konzentration mit einem
dem des Halbleitersubstrats (11) entgegengesetzten
Leitfähigkeitstyp ausgebildet wird und daß nach der
Ausbildung des unteren Teils (B) der Gräben auf dem
dann freiliegenden Teil des Halbleitersubstrats
(11) eine zweite Dotierungszone (37) mit einem dem des Halbleitersubstrats
(11, 101) entgegengesetzten Leitfähigkeitstyp
ausgebildet wird.
13. Verfahren zur Herstellung einer Halbleiterspeichereinrichtung
nach Anspruch 1, gekennzeichnet
durch folgende Schritte:
- a) Ausbildung eines oberen Teils (A) der Gräben in dem Halbleitersubstrat (11, 101),
- b) Ausbildung einer ersten Isolationsschicht (27) auf den Seitenflächen des oberen Teils (A) der Gräben,
- c) Ausbildung einer Ätzmaskenschicht (51) längs der ersten Isolationsschicht (27) derart, daß der obere Teil (A) der Gräben nicht vollständig gefüllt wird,
- d) Ausbildung eines unteren Teils (B) der Gräben derart, daß sie sich von einem Boden einer Ausnehmung, die durch die Ätzmaskenschicht (51) bestimmt wird, in Richtung der Dicke des Halbleitersubstrats (11, 101) und durch die erste Isolationsschicht (27) erstrecken,
- e) Ausbildung einer dem Kondensator (14, 103) zugeordneten zweiten Isolationsschicht (38) auf den Seitenflächen des unteren Teils (B) der Gräben,
- f) Ausbildung der Isolierzonen (34, 35) an dem Boden des unteren Grabenteils (B),
- g) Ausbildung einer eine Kondensatorelektrode bildenden zweiten leitfähigen Schicht (40) in der durch die zweite Isolationsschicht (38) bestimmten Ausnehmung,
- h) Ausbildung einer dritten Isolationsschicht (52) zur Abdeckung eines freigelegten Teils der zweiten leitfähigen Schicht (40),
- i) Ausbildung einer die Gateelektrode bildenden dritten leitfähigen Schicht (42) auf der ersten Isolationsschicht (27),
- j) Ausbildung von Bitleitungskontakten innerhalb der als Wortleitung dienenden dritten leitfähigen Schicht (42) und
- k) Ausbildung der Bitleitungen (12, 112) mittels einer vierten leitfähigen Schicht (45) (Fig. 4A-O).
14. Verfahren nach Anspruch 13, dadurch
gekennzeichnet, daß im Anschluß an
die Ausbildung der ersten Isolationsschicht (27) an
dem Boden des oberen Grabenteils (A) eine erste Dotierungszone
(28) mit einem Leitfähigkeitstyp entgegengesetzt
dem des Halbleitersubtrats ausgebildet
wird und daß im Anschluß an die Ausbildung der
zweiten Isolationsschicht (38) eine zweite Dotierungszone
(37) mit einem Leitfähigkeitstyp entgegengesetzt
dem des Halbleitersubstrats längs der Seitenflächen
des unteren Teils (B) der Gräben ausgebildet
wird.
15. Verfahren zur Herstellung einer Halbleiterspeichereinrichtung
nach Anspruch 1, gekennzeichnet
durch folgende Schritte:
- a) Ausbildung der Gräben (A, B) in dem Halbleitersubstrat (11, 101),
- b) Ausbildung einer vierten Isolationsschicht (185) auf den Seitenflächen der Gräben,
- c) Ausbildung der Isolierzonen (111, 110) in dem Boden der Gräben,
- d) Einfüllen einer dem Kondensator (14, 103) zugeordneten fünften leitfähigen Schicht (105) in den unteren Teil (B) der Gräben,
- e) Ausbildung einer dünnen Isolationsschicht (122), nachdem die vierte Isolationsschicht (185), die nicht mit der fünften leitfähigen Schicht (105) bedeckt wird, aus den Gräben entfernt worden ist,
- f) Einfüllen einer fünften Isolationsschicht (123) in einen vorbestimmten Bereich des oberen Teils (A) der Gräben,
- g) Einfüllen einer als Gateelektrode dienenden sechsten leitfähigen Schicht (106) in den verbleibenden Bereich des oberen Teils (A) der Gräben,
- h) Ausbildung von Bitleitungskontakten innerhalb der als Wortleitungen dienenden sechsten leitfähigen Schicht (106) und
- i) Ausbildung der Bitleitungen (12, 112) mittels einer siebten leitfähigen Schicht (112) (Fig. 9A-L).
16. Verfahren zur Herstellung einer Halbleiterspeichereinrichtung
nach Anspruch 1, gekennzeichnet
durch folgende Schritte:
- a) Ausbildung eines oberen Teils (A) der Gräben in dem Halbleitersubstrat (11, 101),
- b) Ausbildung einer sechsten Isolationsschicht (191) auf den Seitenflächen des oberen Teils (A) der Gräben,
- c) Ausbildung eines unteren Teils (B) der Gräben derart, daß dieser sich vom Boden des oberen Teils der Gräben durch die sechste Isolationsschicht (191) in Richtung der Dicke des Halbleitersubstrats (11, 101) erstreckt,
- d) Ausbildung einer dritten Dotierungszone (109) mit einem dem des Halbleitersubstrats (11, 101) entgegengesetzten Leitfähigkeitstyp an dem den Seitenflächen des unteren Grabenteils (B) entsprechenden freiliegenden Teil des Halbleitersubstrats (11, 101),
- e) Vergrößerung des unteren Teils (B) der Gräben von ihrem Boden aus derart, daß sie sich durch die dritte Dotierungszone (109) in Richtung der Dicke des Halbleitersubstrats (11, 101) erstrecken,
- f) Ausbildung einer siebten Isolationsschicht (150) auf den Seitenflächen des unteren Teils (B) der Gräben,
- g) Ausbildung der Isolierzonen (140) in dem Boden des unteren Teils (B) der Gräben,
- h) Einfüllen einer achten leitfähigen Schicht (160) in den unteren Teil (B) der Gräben,
- i) Entfernen der sechsten Isolationsschicht (191) und Ausbildung einer der Gateisolierung dienenden achten Isolationsschicht (170) in dem oberen Teil (A) der Gräben,
- j) Ausbildung einer fünften Isolationsschicht (123) in einem vorbestimmten Ausnehmungsbereich des oberen Teils (A) der Gräben und Einfüllen einer als Gateelektrode dienenden sechsten leitfähigen Schicht (106) in den verbleibenden Bereich des oberen Teils (A) der Gräben,
- k) Ausbildung von Bitleitungskontakten innerhalb der als Wortleitungen dienenden sechsten leitfähigen Schicht (106) und
- l) Ausbildung der Bitleitungen mittels einer siebten leitfähigen Schicht (112) (Fig. 10A-L).
17. Verfahren nach einem der Ansprüche 10, 13, 15 oder
16, dadurch gekennzeichnet,
daß in dem Mittelteil der Gräben (A, B)
eine als Drain/Source dienende Dotierungszone
(19B, 28) ausgebildet wird.
18. Verfahren zur Herstellung einer Halbleiterspeichereinrichtung
nach Anspruch 1, gekennzeichnet
durch folgende Schritte:
- a) Ausbildung eines oberen Teils (A) der Gräben in dem Halbleitersubstrat (11, 101),
- b) Ausbildung einer sechsten Isolationsschicht (191) in den Seitenflächen des oberen Teils (A) der Gräben,
- c) Ausbildung einer dritten Dotierungszone (109) mit einem dem des Halbleitersubstrats (11, 101) entgegengesetzten Leitfähigkeitstyp in der Nähe des Bodens des oberen Teils (A) der Gräben,
- d) Ausbildung eines unteren Grabenteils (B) so, daß er sich durch die dritte Dotierungszone (109) in Richtung der Dicke des Halbleitersubstrats (11, 101) erstreckt,
- e) Ausbildung einer siebten Isolationsschicht (150) in dem unteren Grabenteil (B),
- f) Ausbildung der Isolierzonen (140) in dem Boden des unteren Grabenteils (B),
- g) Einfüllen einer als Kondensatorelektrode dienenden achten leitfähigen Schicht (160) in den unteren Teil (B) der Gräben,
- h) Entfernen der sechsten Isolationsschicht (191) und Ausbildung einer der Gateisolierung dienenden achten Isolationsschicht (170) in dem oberen Teil (A) der Gräben,
- i) Einfüllen einer fünften Isolationsschicht (123) in einen vorbestimmten Ausnehmungsbereich des oberen Grabenteils (A) zwischen den Seitenflächen der achten Isolationsschicht (170),
- j) Ausbildung einer als Gateelektrode dienenden sechsten leitfähigen Schicht (106) in dem verbleibenden Bereich des oberen Teils (A) der Gräben,
- k) Ausbildung von Bitleitungskontakten innerhalb der als Wortleitungen dienenden sechsten leitfähigen Schicht (106) und
- l) Ausbildung der Bitleitungen mittels einer siebten leitfähigen Schicht (112) (Fig. 11A-D).
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