DE4031411A1 - Verfahren zur herstellung eines halbleiters - Google Patents

Verfahren zur herstellung eines halbleiters

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Description

Die vorliegende Erfindung bezieht sich auf ein Verfahren zur Herstellung eines Halbleiters und richtet sich im besonderen auf ein Verfahren zur Herstellung eines Halb­ leiters, welcher die Kapazität einer Speichervorrichtung erhöhen kann.
In jüngerer Zeit wurden entsprechend der Weiterentwick­ lung eines Halbleiterherstellungsverfahrens und der Aus­ weitung der Speichervorrichtungsanwendungen Speichervor­ richtungen mit großer Kapazität entwickelt, insbesondere wurde der DRAM (Dynamic Random Access Memory), welcher bei der Höchstintegration insofern vorteilhaft ist, als eine Speicherzelle aus einem Kondensator und einem Transistor aufgebaut ist, mit besonderer Intensität entwickelt.
Als Speicherzellenaufbauten wurden zur Erhöhung der Packungsdichte dreidimensionale Kondensatorstrukturen, wie Stapelkondensatorzellen und Grabenkondensatorzellen, anstelle der früheren planaren Kondensatorzellen entwickelt.
Zur Erzielung einer für den Speicherzellenbetrieb ausreichenden Zellenkapazität entsprechend der Verbesserung der Integrationsdichte im 1M und 4M DRAM wurde ein Stapel­ kondensatoraufbau in großem Umfang eingesetzt. Bei einem 16M DRAM ließ sich jedoch eine ausreichende Zellenkapazität nicht erreichen, da mit einem herkömmlichen Stapelkondensator­ zellenaufbau die Zelle des Kondensators in ihrer Größe auf die Hälfte oder weniger derjenigen bei einem 4M DRAM herabgesetzt ist. Dementsprechend wurde der doppelt ge­ stapelte Speicherknoten, die Feinstruktur, die zylindrische Zelle und die BOX-Struktur usw. vorgeschlagen.
Fig. 1A bis 1G veranschaulichen den Herstellungsprozeß für eine STC-Zelle (Stapelkondensatorzelle) mit BOX-Struktur, welche auf den Seiten 141 bis 144 in Ext. Abs. 21st SSDM 89, S. Inoue, A. Nitayama, K. Hieda und F. Horiguchi beschrieben ist.
Bezugnehmend auf die Fig. 1A bis 1G, umfaßt der Herstellungsprozeß der BOX-STC Zelle folgende Verfahrens­ schritte:
  • a) Abscheiden von SiO2-, Si3N4- und SiO2-Filmen auf einem auf einem Substrat ausgebildeten MOS-Transistor (Wortleitung);
  • b) Ausbilden eines Kontaktloches im Substrat und Abscheiden eines Polysilizium-Films über der gesamten Oberfläche des Aufbaus;
  • c) Abscheiden von SiO2-, Polysilizium- und SiO2-Filmen in der genannten Reihenfolge und Mustern derselben;
  • d) Abdecken der gesamten Oberfläche des Aufbaus mit Polysilizium-Film und Bilden einer Seitenwand über ein Rückätzverfahren;
  • e) Ausbilden eines Fensters zum Entfernen von SiO2 im Speicherknoten;
  • f) Entfernen von SiO2 zur Erzielung eines BOX-struk­ turierten Speicherknotens;
  • g) Ausbilden eines dielektrischen Films auf der Oberfläche des Speicherknotens und Abscheiden eines Poly­ silizium-Films für eine Zellenplatte.
Damit kann die von S. Inoue et al. vorgeschlagene BOX- strukturierte STC-Zelle der in einem 64M DRAM erforderlichen Speicherkapazität genügen.
Da jedoch die Seitenwand der BOX-Struktur im vorge­ nannten Herstellungsverfahren für die BOX-STC-Struktur durch den Seitenwandprozeß ausgebildet wird, hat es die folgenden Nachteile.
Zum einen ist der Ätzprozeß kompliziert, weil ein SiO2- Film, ein polykristalliner Siliziumfilm und ein SiO2-Film aufeinanderfolgend geätzt werden (siehe Fig. 1C), um das Speicherknotenmuster zu erzielen, und dann der Rückätzprozeß durchgeführt wird (siehe Fig. 1D), um die Seitenwand auszubilden. Ferner sind bei Ausbildung eines Fensters SiO2/Polysiliziumschichten aufeinanderfolgend zu ätzen (siehe Fig. 1E).
Zum anderen ist die Einstellung der Ätzrate beim Prozeß der Seitenwandausbildung schwierig. Wenn die Ätzrate niedrig ist, können nach dem Entfernen des SiO2-Films spitze Enden auftreten, wie dies in Fig. 1F gezeigt ist. In diesen spitzen Enden wird ein elektrisches Feld gebündelt, was zu einem Durchbruch des dielektrischen Films und Leckströmen führt oder das Beschichten mit einem dielektrischen Film mit gleichförmiger Dicke auf der Oberfläche des Speicherknotens verhindert. Wenn umgekehrt die Ätzrate hoch ist, wird die Seitenwand dünn, so daß die Verbindung zwischen den Poly­ schichten des Speicherknotens geschwächt wird.
Die Folge ist eine Herabsetzung der Leistungsfähigkeit im Betrieb und der Produktausbeute.
Dementsprechend ist es eine Aufgabe der Erfindung, ein wirkungsvolles Herstellungsverfahren für einen BOX-struk­ turierten Stapelkondensator zu schaffen, bei welchem die Kapazität durch Ausbildung eines Speicherknotens mit BOX- Struktur und durch Verwendung der Innenseite und Außenseite der BOX-Struktur als wirksamen Bereich des Kondensators erhöht ist.
Ferner ist es Ziel der Erfindung, ein Herstellungsver­ fahren für eine Halbleitervorrichtung mit einem Stapelkonden­ sator mit BOX-Struktur zu schaffen, mit welchem die Ausbeute an Halbleiterspeichervorrichtungen erhöht werden kann.
Hierzu schlägt die Erfindung ein Verfahren zur Her­ stellung eines Stapelkondensators vor, welches in der angegebenen Reihenfolge folgende Verfahrensschritte umfaßt:
Bestimmen eines aktiven Bereichs durch Aufwachsen einer Feldoxidschicht auf einem Halbleitersubstrat eines ersten Leitungstyps,
Ausbilden einer Gate-Elektrode, eines Source-Bereichs und eines Drain-Bereichs eines eine Speicherzelle aufbauenden Transistors auf dem aktiven Bereich und Ausbilden einer ersten leitenden Schicht auf einem vorbestimmten Abschnitt des Feldoxidfilms und Ausbilden einer ersten Isolations­ schicht auf der Gate-Elektrode und der ersten leitenden Schicht,
Ausbilden einer zweiten Isolationsschicht auf dem sich ergebenden Aufbau,
Ausbilden einer Öffnung zum Freilegen eines Teils des Source-Bereichs und nachfolgendes Abscheiden einer zweiten leitenden Schicht auf der gesamten Oberfläche der zweiten Isolationsschicht und des freigelegten Substrats,
Ausbilden eines Musters des Satteltyps einer dritten Isolationsschicht durch Beschichten der zweiten leitenden Schicht mit einer dritten Isolationsschicht,
Abscheiden einer dritten leitenden Schicht auf dem sich ergebenden Aufbau,
Ätzen der über dem Source-Bereich angeordneten dritten leitenden Schicht,
Entfernen des dritten Isolationsschichtmusters und Ausbilden eines ersten Elektrodenmusters eines Kondensators, und
Ausbilden eines dielektrischen Films und einer vierten leitenden Schicht der Reihe nach auf dem sich ergebenden Aufbau.
Die Ziele und Merkmale der vorliegenden Erfindung werden aus der folgenden Beschreibung in Verbindung mit der Zeichnung deutlicher. Auf dieser veranschaulicht bzw. veranschaulichen
Fig. 1A bis 1G das Verfahren zur Herstellung eines herkömmlichen Stapelkondensators,
Fig. 2 eine Teildraufsicht einer Halbleiterspeichervor­ richtung, die nach dem Verfahren gemäß der Erfindung hergestellt werden kann,
Fig. 3 einen Schnitt längs Linie A-A der Fig. 2, welche einen Stapelkondensator veranschaulicht, der nach dem erfindungsgemäßen Verfahren hergestellt werden kann,
Fig. 4A bis 4I eine Ausführungsform des erfindungs­ gemäßen Verfahrens zur Herstellung eines Stapelkondensators, und
Fig. 5A bis 5F eine weitere Ausführungsform des erfindungsgemäßen Verfahrens zur Herstellung eines Stapelkon­ densators.
Fig. 2 ist eine Teildraufsicht einer Halbleiterspeicher­ vorrichtung, die mit dem erfindungsgemäßen Verfahren hergestellt werden soll.
In Fig. 2 bezeichnet 102 einen aktiven Bereich, und 2, 5 bezeichnen Wortleitungen (eine Gate-Elektrode und eine erste leitende Schicht, die später erwähnt werden). Ferner bezeichnet 20 ein begrabenes Kontaktfenster zum Freilegen eines Abschnitts eines Source-Bereichs, 10 bezeichnet eine zweite leitende Schicht, die als erste Elektrode eines Kondensators dient, indem sie mit dem begrabenen Kontakt­ fenster 20 verbunden ist, und 11 bezeichnet ein drittes Isolationsschichtmuster eines Satteltyps. 14 bezeichnet eine vierte leitende Schicht, die als zweite Elektrode des Kondensators dient, und 21 bezeichnet einen Abschnitt, wo die vierte leitende Schicht entfernt ist. 22 bezeichnet ein Kontaktfenster zum Freilegen eines Abschnitts eines Drain- Bereichs und 17 bezeichnet eine Metallschicht, die als Bit- Leitung dient, indem sie mit dem Kontaktfenster 22 verbunden ist.
Fig. 3 ist eine Schnittansicht eines Stapelkondensators in der in Fig. 2 gezeigten Halbleitervorrichtung.
Wie in den Fig. 2 und 3 gezeigt, umfaßt ein nach dem erfindungsgemäßen Verfahren herzustellender Stapelkonden­ sator: einen Feldoxidfilm 101, welcher ausgewählt so ausgebildet ist, daß er einen aktiven Bereich auf einem Halbleitersubstrat 100 eines ersten Leitungstyps bildet; eine Gate-Elektrode 2, welche unter Zwischenlegen eines Gate- Oxidfilms 1 auf dem aktiven Bereich ausgebildet ist; einen Source-Bereich 3 und einen Drain-Bereich 4 eines zweiten Leitungstyps, welche an der einen bzw. anderen Seite der Gate-Elektrode 2 und auf der Halbleitersubstratoberfläche ausgebildet sind; eine erste leitende Schicht 5, welche auf einem bestimmten Abschnitt des Feldoxidfilms 101 zur Verbindung mit der angrenzend an die Feldoxidschicht angeordneten Gate-Elektrode einer Speicherzelle ausgebildet ist; Isolationsschichten 6, 7, die auf der Gate-Elektrode 2 und auf der ersten leitenden Schicht 5 ausgebildet sind; eine zweite leitende Schicht 10, welche so ausgebildet ist, daß sie mit einem Abschnitt des Source-Bereichs 3 verbunden und gleichzeitig auf der Isolationsschicht 7 über der Gate- Elektrode 2 und der ersten leitenden Schicht 5 angeordnet ist; eine dritte leitende Schicht 12, die einen gewissen Abstand von der zweiten leitenden Schicht 10 hat und mit einem Ende mit der zweiten leitenden Schicht 10 verbunden ist und deren Muster nur über der Gate-Elektrode 2 und der ersten leitenden Schicht 5 angeordnet ist; einen dielektrischen Film 13, welcher über den Oberflächen der zweiten leitenden Schicht 10 und der dritten leitenden Schicht 12 ausgebildet ist; und eine vierten leitenden Schicht 14, welche auf dem dielektrischen Film 13 ausgebildet ist.
Die Fig. 4A bis 4I sind Schnittansichten, welche eine Ausführungsform des erfindungsgemäßen Verfahrens zur Herstellung des Stapelkondensators veranschaulichen.
Fig. 4A zeigt einen Prozeß zur Ausbildung eines Transistors auf einem Halbleitersubstrat 100. Zunächst wird ein aktiver Bereich definiert, indem ein Feldoxidfilm 101 durch einen selektiven Oxidationsprozeß auf einem Halbleiter­ substrat 100 eines ersten Leitungstyps aufgewachsen wird. Eine als Gate-Elektrode 2 eines Transistors dienende fremdstoffdotierte polykristalline Siliziumschicht wird auf dem aktiven Bereich unter Zwischenlegen eines Gate-Oxidfilms 1 ausgebildet, und gleichzeitig wird eine erste leitende Schicht 5 auf einem bestimmten Abschnitt des Feldoxidfilms 101 zur Verbindung mit einer Gate-Elektrode einer Speicher­ zelle, die benachbart zur Feldoxidschicht angeordnet ist, ausgebildet. Eine erste Isolationsschicht 6 wird zur Isolierung der Gate-Elektrode 2 und der ersten leitenden Schicht 5 ausgebildet, und ein Source-Bereich 3 und ein Drain-Bereich 4 werden auf der Halbleitersubstratoberfläche an der einen bzw. anderen Seite der Gate-Elektrode durch Ionenimplantation ausgebildet.
Fig. 4B zeigt einen Prozeß zur Ausbildung einer zweiten Isolationsschicht 7. Eine zweite Isolationsschicht mit einer Dicke von 100 nm bis 300 nm, beispielsweise eine HTO-(Hoch­ temperaturoxid-)Schicht oder LTO-(Tieftemperatur­ oxid-)Schicht, wird nach Durchführung des Prozesses der Fig. 4A ausgebildet.
Fig. 4C zeigt einen Prozeß zur Ausbildung einer zweiten leitenden Schicht 10, welche als erste Elektrode eines Kondensators dient. Zur Freilegung eines Abschnitts des Source-Bereichs 3 wird eine Öffnung ausgebildet, wonach eine zweite leitende Schicht 10, beispielsweise eine fremdstoff­ dotierte zweite polykristalline Siliziumschicht, mit einer Dicke von 100 nm bis 200 nm, welche als erste Elektrode eines Kondensators dient, auf der gesamten Oberfläche der zweiten Isolationsschicht 7 und des freigelegten Substrats ausgebil­ det wird.
Fig. 4D zeigt einen Prozeß zur Ausbildung eines dritten Isolationsschichtmusters 11. Eine dritte Isolationsschicht mit einer Dicke von 100 nm bis 200 nm, etwa eine HTO-Schicht oder LTO-Schicht, wird auf der zweiten leitenden Schicht 10 abgeschieden, so daß ein drittes Isolationsschichtmuster 11 in Form eines Sattels durch einen Ätzprozeß ausgebildet wird.
Fig. 4E zeigt einen Prozeß zur Ausbildung einer dritten leitenden Schicht 12, die als die erste Elektrode des Kondensators dient. Eine dritte leitende Schicht 12 mit einer Dicke von 100 nm bis 200 nm, beispielsweise eine fremdstoff­ dotierte dritte polykristalline Siliziumschicht wird nach dem Prozeß der Fig. 4D ausgebildet.
Fig. 4F zeigt einen Prozeß zum Ätzen der dritten leitenden Schicht 12. Das in Fig. 4F gezeigte Muster wird durch Ätzen der dritten leitenden Schicht, die über dem Source-Bereich 3 angeordnet ist, unter Verwendung eines Maskenmusters mit der gleichen kritischen Dimension wie das beim Ausbilden der Öffnung der Fig. 4C verwendete Masken­ muster ausgebildet.
Fig. 4G zeigt einen Prozeß zum Entfernen des dritten Isolationsschichtmusters und einen Prozeß zum Ausbilden eines ersten Elektrodenmusters des Kondensators. Ein erstes Elektrodenmuster des Kondensators, wie es in Fig. 4G gezeigt ist, wird ausgebildet, indem das dritte Isolationsschichtmu­ ster, das nach dem Prozeß der Fig. 4F freiliegt, durch ein Naßätzverfahren entfernt wird und die zweite und dritte leitende Schicht, die über der Gate-Elektrode 2 und der ersten leitenden Schicht 5 angeordnet sind, geätzt werden. Da das erste Elektrodenmuster des Kondensators sich zum Source- Bereich 3 krümmend ausgebildet wird und über der Gate- Elektrode 2 und der ersten leitenden Schicht 5 angeordnet ist, kann eine Bit-Leitung ohne Schwierigkeiten nach dem Herstellen des Kondensators ausgebildet werden.
Fig. 4H zeigt einen Prozeß zum Ausbilden eines di­ elektrischen Films 13 und einer vierten leitenden Schicht 14, die als zweite Elektrode des Kondensators dient. Ein Herstellungsprozeß für einen Stapelkondensator wird ab­ geschlossen, indem ein dielektrischer Film 13 mit einer Dicke von 5 nm bis 10 nm über den gesamten oberen, seitlichen und unteren Oberflächen des ersten Elektrodenmusters des Kondensators, d. h. der zweiten leitenden Schicht 10 und der dritten leitenden Schicht 12 ausgebildet wird und eine vierte leitende Schicht 14 mit einer Dicke von 100 nm bis 200 nm, die als zweite Elektrode des Kondensators verwendet wird, beispielsweise eine fremdstoffdotierte vierte polykristalline Siliziumschicht abgeschieden wird. Im vorliegenden Fall ist der Aufbau des dielektrischen Films 13 ein Oxidschichtaufbau, etwa eine HTO-Schicht oder eine LTO-Schicht, oder ein Oxidschicht/Nitridschicht/Oxidschichtaufbau, d. h. ein ONO- Aufbau oder ein Nitridschicht/Oxidschichtaufbau, d. h. ein NO-Aufbau. Die hier nach dem erfindungsgemäßen Verfahren hergestellte Kondensatorzelle wird insbesondere CSW-(Curled Stacked and Wrapped) Kondensatorzelle genannt, weil die erste Elektrode des Kondensators zum Source-Bereich hin gewellt (Curled) und über der Gate-Elektrode und der ersten leitenden Schicht angeordnet (Stacked) ist und die zweite Elektrode des Kondensators die erste Elektrode umhüllt bzw. eingeschlagen (Wrapped).
Fig. 4I zeigt einen Prozeß zur Ausbildung einer vierten Isolationsschicht 15, einer ersten und zweiten Einebnungs­ schicht 16, 18, einer Metallschicht 17 und einer Metall­ elektrode 19. Eine vierte Isolationsschicht 15 wird auf der Oberfläche der vierten leitenden Schicht 14 ausgebildet, wonach eine erste Einebnungsschicht 16 mit einer Dicke von 300 nm bis 500 nm, beispielsweise eine BPSG-(Borphosphor­ silikatglas-)Schicht abgeschieden und dananch durch Fluß eingeebnet wird. Als nächstes wird ein eine CSW-Kondensator­ zelle aufweisender DRAM durch Ausbilden einer Öffnung zur Freilegung eines Abschnitts des Drain-Bereichs 4 mit einem Photolithographieverfahren und durch Ausbilden einer mit dem freigelegten Drain-Bereich 4 durch die Öffnung verbundenen Metallschicht 17 und durch Ausbilden einer Metallelektrode 19 nach erneuter Durchführung der Einebnung durch Abscheiden einer zweiten Einebnungsschicht 18, beispielsweise BPSG- Schicht, vervollständigt. Die Metallschicht 17 wird hier als die Bit-Leitung verwendet.
Die Fig. 5A bis 5F veranschaulichen eine weitere Ausführungsform des erfindungsgemäßen Verfahrens zur Herstellung des Stapelkondensators.
Der dem Prozeß der Fig. 5A vorausgehende Prozeß ist der gleiche wie der Prozeß der Fig. 4A. Fig. 5A zeigt einen Prozeß zur Ausbildung einer zweiten Isolationsschicht, die einen ersten Oxidfilm 7a, einen Nitridfilm 7b und einen zweiten Oxidfilm 7c umfaßt. Nach dem Prozeß der Fig. 4A werden ein erster Oxidfilm 7a mit einer Dicke von ungefähr 50 nm, ein Nitridfilm 7b mit einer Dicke von ungefähr 30 nm und ein zweiter Oxidfilm 7c mit einer Dicke von 100 nm nacheinander ausgebildet.
Fig. 5B zeigt einen Prozeß zur Ausbildung einer zweiten leitenden Schicht 10, die als erste Elektrode eines Konden­ sators dient. Zur Freilegung eines Abschnitts des Source- Bereichs 3 wird eine Öffnung ausgebildet und dann eine zweite leitende Schicht 10, beispielsweise eine fremdstoffdotierte zweite polykristalline Siliziumschicht, mit einer Dicke von 100 nm bis 200 nm auf den gesamten Oberflächen der zweiten Oxidschicht 7c und des freigelegten Substrats ausgebildet.
Fig. 5C zeigt einen Prozeß zur Entfernung des dritten Isolationsschichtmusters und Bildung eines ersten Elektroden­ musters des Kondensators nach Durchführung der Prozesse der Fig. 4D bis 4F. Ein erstes Elektrodenmuster des Kondensators, wie es in Fig. 5C gezeigt ist, wird durch Entfernen des nach dem Prozeß der Fig. 4F freiliegenden dritten Isolations­ schichtmusters mittels eines Naßätzverfahrens und durch Ätzen der über der Gate-Elektrode 2 und der ersten leitenden Schicht 5 liegenden zweiten und dritten leitenden Schicht ausgebildet.
Fig. 5D zeigt einen Prozeß zum Ätzen des zweiten Oxidfilms 7c. Der Oberflächenbereich des ersten Elektroden­ musters wird durch Entfernen eines Abschnitts oder des gesamten unter der zweiten leitenden Schicht 10 des ersten Elektrodenmusters liegenden zweiten Oxidfilms über ein Naßätzverfahren unter Verwendung des Nitridfilms 7b als Ätzsperrschicht vergrößert. Ein wirksamer Bereich des Kondensators läßt sich daher gemäß dem Ausmaß des Ätzens der zweiten Oxidschicht steuern.
Fig. 5E zeigt einen Prozeß zur Ausbildung eines dielektrischen Films 13 und einer als zweite Elektrode des Kondensators dienenden vierten leitenden Schicht 14. Ein Stapelkondensator wird vervollständigt, indem ein dielek­ trischer Film 13 mit einer Dicke von 5 nm bis 10 nm auf den gesamten oberen, seitlichen und unteren Oberflächen des ersten Elektrodenmusters des Kondensators, d. h. der dritten leitenden Schicht 12 und der zweiten leitenden Schicht 10, unter welcher die zweite Oxidschicht weggeätzt ist, abge­ schieden wird und indem auf dem dielektrischen Film 13 eine vierte leitende Schicht 14, beispielsweise eine fremdstoff­ dotierte vierte polykristalline Siliziumschicht, mit einer Dicke von 100 nm bis 200 nm, die als zweite Elektrode des Kondensators verwendet wird, abgeschieden wird. Im vorliegen­ den Fall ist der dielektrische Film 13 ein Oxidschichtaufbau, etwa eine HTO-Schicht oder eine LTO-Schicht, oder ein ONO- Aufbau oder NO-Aufbau.
Der Prozeß der Fig. 5F ist identisch mit dem jenigen der Fig. 4I.
Wie oben beschrieben, kann das erfindungsgemäße Verfahren zur Herstellung eines Stapelkondensators mit Struktur durch Verwendung des SiO2-Musters eines Satteltyps die im Stand der Technik wegen des Seitenwandaufbaus angetroffenen Probleme wirksamer vermeiden als das von S. Inoue et al. vorgeschlagene Herstellungsverfahren. Im einzelnen ist, da alle Ätzprozesse nur für eine einzige Schicht ausgeführt werden und der Seitenwandaufbau nicht erforderlich ist, das Herstellungsverfahren nicht kompli­ ziert, und die Oberfläche des Speicherknotens kann gleich­ förmig mit dem dielektrischen Film beschichtet werden, so daß sich die Arbeitswirksamkeit verbessern läßt und die Produkt­ ausbeute erhöht ist.
Da ferner die als Doppelschicht ausgebildete erste Elektrode des Kondensators über der Gate-Elektrode und der ersten leitenden Schicht zum Source-Bereich hin gewellt ist, lassen sich durch die Stufenabdeckung in einer Zelle beim Ausbilden einer Bit-Leitung herbeigeführte Schwierigkeiten lösen.

Claims (9)

1. Verfahren zur Herstellung einer Halbleiter­ vorrichtung, welches
einen ersten Prozeß zum Definieren eines aktiven Bereichs (102) durch Ausbilden eines Feldoxidfilms (101) auf einem Halbleitersubstrat (100) eines ersten Leitungstyps,
einen zweiten Prozeß zum Ausbilden, auf dem aktiven Bereich (102), einer Gate-Elektrode (2), eines Source- Bereichs (3) und eines Drain-Bereichs (4) eines eine Speicherzelle aufbauenden Transistors und Ausbilden einer ersten leitenden Schicht (5) auf einem bestimmten Abschnitt des Feldoxidfilms (101) und Ausbilden einer ersten Isola­ tionsschicht (6) auf der Gate-Elektrode (2) und der ersten leitenden Schicht (5),
einen dritten Prozeß zum Ausbilden einer zweiten Isolationsschicht (7) auf dem sich ergebenden Aufbau,
einen vierten Prozeß zum Ausbilden einer Öffnung zur Freilegung eines Abschnitts des Source-Bereichs und nach­ folgendes Abscheiden einer zweiten leitenden Schicht (10) auf der gesamten Oberfläche der zweiten Isolationsschicht (7) und des freigelegten Substrats (100),
einen fünften Prozeß zum Ausbilden eines dritten Isolationsschichtmusters (11) eines Satteltyps durch Überziehen der zweiten leitenden Schicht (10) mit einer dritten Isolationsschicht (11),
einen sechsten Prozeß zum Abscheiden einer dritten leitenden Schicht (12) auf dem sich ergebenden Aufbau,
einen siebten Prozeß zum Ätzen der über dem Source- Bereich liegenden dritten leitenden Schicht (12),
einen achten Prozeß zum Entfernen des dritten Iso­ lationsschichtmusters (11) und Ausbilden eines ersten Elektrodenmusters eines Kondensator, und
einen neunten Prozeß zum Ausbilden eines dielektrischen Films (13) und einer vierten leitenden Schicht (14) nach­ einander auf dem sich ergebenden Aufbau umfaßt.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die zweite Isolationsschicht (7) im dritten Prozeß durch aufeinanderfolgendes Ausbilden eines ersten Oxidfilms (7a), eines Nitridfilms (7b) und eines zweiten Oxydfilms (7c) in dieser Reihenfolge auf dem sich ergebenden Aufbau vorgesehen wird.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die dritte Isolationsschicht (11) des fünften Prozesses eine HTO-Schicht oder eine LTO-Schicht ist.
4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß die Dicke der dritten Isolationsschicht (11) 100 nm bis 200 nm ist.
5. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der siebte Prozeß unter Verwendung eines Maskenmusters durchgeführt wird, welches die gleiche kritische Abmessung wie das beim Ausbilden der Öffnung im vierten Prozeß verwendete Maskenmuster hat.
6. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das dritte Isolationsschichtmuster (11) im achten Prozeß durch ein Naßätzverfahren entfernt wird.
7. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß es nach dem achten Prozeß ferner einen Prozeß zum Entfernen der zweiten Oxidschicht (7c) unter der zweiten leitenden Schicht (10) des ersten Elektrodenmusters umfaßt.
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß die zweite Oxidschicht (7c) durch ein Naßätzverfahren entfernt wird.
9. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das Ausbilden des dielektrischen Films (13) des neunten Prozesses einen Prozeß zum Ausbilden eines ersten Oxidfilms über der Oberfläche des ersten Elektrodenmusters des Kondensators, einen Prozeß zum Ausbilden eines Nitridfilms auf dem ersten Oxidfilm und einen Prozeß des Ausbildens eines zweiten Oxidfilms auf dem Nitridfilm umfaßt.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4306318A1 (de) * 1992-03-27 1993-09-30 Mitsubishi Electric Corp Halbleitervorrichtung mit Kondensator vom gestapelten Typ und Herstellungsverfahren dafür
DE4400033C1 (de) * 1993-12-28 1995-06-29 Gold Star Electronics Verfahren zur Herstellung einer Halbleiterstruktur, wenigstens bestehend aus einem Transistor und einer Kondensatorelektrode
DE4345342C2 (de) * 1992-03-27 2002-04-18 Mitsubishi Electric Corp Verfahren zur Herstellung eines DRAMs

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5164337A (en) * 1989-11-01 1992-11-17 Matsushita Electric Industrial Co., Ltd. Method of fabricating a semiconductor device having a capacitor in a stacked memory cell
US5236859A (en) * 1990-06-05 1993-08-17 Samsung Electronics Co., Ltd. Method of making stacked-capacitor for a dram cell same
KR930008583B1 (ko) * 1990-10-25 1993-09-09 현대전자산업주식회사 스택캐패시터 및 그 제조방법
US5155057A (en) * 1990-11-05 1992-10-13 Micron Technology, Inc. Stacked v-cell capacitor using a disposable composite dielectric on top of a digit line
US5236855A (en) * 1990-11-06 1993-08-17 Micron Technology, Inc. Stacked V-cell capacitor using a disposable outer digit line spacer
JP3123073B2 (ja) * 1990-11-08 2001-01-09 日本電気株式会社 半導体記憶装置の製造方法
JP3344485B2 (ja) * 1990-11-09 2002-11-11 富士通株式会社 半導体装置の製造方法
US5234855A (en) * 1990-12-21 1993-08-10 Micron Technology, Inc. Stacked comb spacer capacitor
US5236860A (en) * 1991-01-04 1993-08-17 Micron Technology, Inc. Lateral extension stacked capacitor
KR930009594B1 (ko) * 1991-01-30 1993-10-07 삼성전자 주식회사 고집적 반도체 메모리장치 및 그 제조방법
JPH05183121A (ja) * 1991-04-01 1993-07-23 Fujitsu Ltd 半導体装置とその製造方法
JPH04342164A (ja) * 1991-05-20 1992-11-27 Hitachi Ltd 半導体集積回路装置の形成方法
TW243541B (de) * 1991-08-31 1995-03-21 Samsung Electronics Co Ltd
JP2838337B2 (ja) * 1992-03-27 1998-12-16 三菱電機株式会社 半導体装置
TW227628B (de) * 1992-12-10 1994-08-01 Samsung Electronics Co Ltd
US5714780A (en) * 1993-12-28 1998-02-03 Lg Semicon Co., Ltd. Semiconductor memory and method of fabricating the same
KR0151196B1 (ko) * 1994-01-12 1998-10-01 문정환 반도체 메모리장치의 제조방법
US5436186A (en) * 1994-04-22 1995-07-25 United Microelectronics Corporation Process for fabricating a stacked capacitor
US6498376B1 (en) * 1994-06-03 2002-12-24 Seiko Instruments Inc Semiconductor device and manufacturing method thereof
KR0136533B1 (ko) * 1994-06-09 1998-09-15 문정환 불휘발성 반도체 메모리 소자 및 그의 제조방법
KR0154161B1 (ko) * 1994-06-30 1998-10-15 김주용 반도체소자의 캐패시터 제조방법
US5578516A (en) * 1995-07-07 1996-11-26 Vanguard International Semiconductor Corporation High capacitance dynamic random access memory manufacturing process
JPH1098163A (ja) 1996-09-24 1998-04-14 Oki Electric Ind Co Ltd 半導体記憶装置のキャパシタ構造及びその形成方法
US5661064A (en) * 1995-11-13 1997-08-26 Micron Technology, Inc. Method of forming a capacitor having container members
US5637523A (en) * 1995-11-20 1997-06-10 Micron Technology, Inc. Method of forming a capacitor and a capacitor construction
US5773346A (en) * 1995-12-06 1998-06-30 Micron Technology, Inc. Semiconductor processing method of forming a buried contact
JPH09157450A (ja) * 1995-12-13 1997-06-17 Nippon Petrochem Co Ltd 高粘性流体組成物およびそれを用いる振動エネルギー減衰装置
US6218237B1 (en) 1996-01-03 2001-04-17 Micron Technology, Inc. Method of forming a capacitor
GB2321772A (en) * 1996-08-16 1998-08-05 United Microelectronics Corp A method of fabricating a semiconductor memory device
GB2321779A (en) * 1996-08-16 1998-08-05 United Microelectronics Corp Semiconductor memory device having a capacitor
CN1072842C (zh) * 1996-09-26 2001-10-10 联华电子股份有限公司 具有电容器的半导体存储器件
US6214687B1 (en) 1999-02-17 2001-04-10 Micron Technology, Inc. Method of forming a capacitor and a capacitor construction
JP5905630B1 (ja) * 2015-08-13 2016-04-20 株式会社フローディア 半導体集積回路装置の製造方法、および半導体集積回路装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0295709A2 (de) * 1987-06-17 1988-12-21 Fujitsu Limited Dynamische Speicherzelle mit wahlfreiem Zugriff und Verfahren zu ihrer Herstellung
DE3918924A1 (de) * 1988-06-10 1989-12-14 Mitsubishi Electric Corp Halbleiterspeichereinrichtung vom gestapelten kondensatortyp und herstellungsverfahren dafuer

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2690901B2 (ja) * 1987-07-13 1997-12-17 株式会社日立製作所 マグネトロン
JPH01270343A (ja) * 1988-04-22 1989-10-27 Fujitsu Ltd 半導体装置の製造方法
JPH0260162A (ja) * 1988-08-25 1990-02-28 Sony Corp 半導体メモリ
JPH0270343A (ja) * 1988-09-01 1990-03-09 Nec Home Electron Ltd 線材の切断方法及びその切断方法を用いた切断装置並びに切断用具

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0295709A2 (de) * 1987-06-17 1988-12-21 Fujitsu Limited Dynamische Speicherzelle mit wahlfreiem Zugriff und Verfahren zu ihrer Herstellung
DE3918924A1 (de) * 1988-06-10 1989-12-14 Mitsubishi Electric Corp Halbleiterspeichereinrichtung vom gestapelten kondensatortyp und herstellungsverfahren dafuer

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Extended Abstracts of the 21st Conference on Solid State Devices and Materials, Tokyo, 1989, S. 141-144 *
IEDM 1988, S. 592-595 *

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4306318A1 (de) * 1992-03-27 1993-09-30 Mitsubishi Electric Corp Halbleitervorrichtung mit Kondensator vom gestapelten Typ und Herstellungsverfahren dafür
DE4306318C2 (de) * 1992-03-27 2001-07-12 Mitsubishi Electric Corp Verfahren zum Herstellen einer Halbleitervorrichtung mit Kondensatorelektroden
DE4345342C2 (de) * 1992-03-27 2002-04-18 Mitsubishi Electric Corp Verfahren zur Herstellung eines DRAMs
DE4345344C2 (de) * 1992-03-27 2002-04-18 Mitsubishi Electric Corp Halbleitervorrichtung mit Kondensator und Herstellungsverfahren dafür
DE4400033C1 (de) * 1993-12-28 1995-06-29 Gold Star Electronics Verfahren zur Herstellung einer Halbleiterstruktur, wenigstens bestehend aus einem Transistor und einer Kondensatorelektrode

Also Published As

Publication number Publication date
DE4031411C2 (de) 1995-03-16
GB9020503D0 (en) 1990-10-31
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US5071781A (en) 1991-12-10
IT9021551A1 (it) 1992-03-24
FR2662851A1 (fr) 1991-12-06
KR930002292B1 (ko) 1993-03-29
GB2244597A (en) 1991-12-04
IT1243104B (it) 1994-05-24

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