DE4341698A1 - Halbleiterbauelement und Verfahren zu dessen Herstellung - Google Patents

Halbleiterbauelement und Verfahren zu dessen Herstellung

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Description

Die vorliegende Erfindung bezieht sich auf ein Halbleiter­ bauelement und ein Verfahren zu dessen Herstellung und ins­ besondere auf ein Halbleiterbauelement, das einen Bereich eines geschichteten Kondensators hat, der von einem Bereich eines benachbarten geschichteten Kondensators überlappt ist.
Es gibt herkömmliche Verfahren zur Herstellung eines Konden­ sators in einem Halbleiterspeicherbauelement, wie in Fig. 1 gezeigt, und das SVC-Verfahren (SVC = Spread Vertical Capacitor = sich vertikal erstreckender Kondensator), das in IEDM′91, Seiten 473-476 vorgestellt wurde, die sich auf die vorliegende Erfindung beziehen.
Fig. 1 zeigt ein Verfahren zur Herstellung eines Kondensa­ tors in einem Halbleiterspeicherbauelement durch ein her­ kömmliches Verfahren.
Wie in Fig. 1a gezeigt, werden, nachdem ein Feldoxidisolator 11 auf einem Siliziumsubstrat 10 gebildet wurde und Source/ Drain-Gebiete 102 gebildet wurden, eine Siliziumoxidschicht 12 und eine Nitridschicht 13 in der genannten Reihenfolge auf einer gesamten Oberfläche des Siliziumsubstrats 10 abge­ schieden. Und dann wird ein Kontaktloch N auf den Source/ Drain-Gebieten 102 des Siliziumsubstrats 10 gebildet.
Wie in Fig. 1b gezeigt, werden, nachdem eine Polysilizium­ schicht 14, die als Speicherelektrodenknoten verwendet wird, in das Kontaktloch N und auf die Nitridschicht 13 abgeschie­ den wurde, eine Siliziumoxidschicht 16 und eine Nitrid­ schicht 15 auf der Polysiliziumschicht 14 in der genannten Reihenfolge abgeschieden.
Und dann wird eine Nitridschichtstruktur 15 definiert, die als Maske für ein photolitographisches Verfahren zum Ätzen eines Abschnitts der Siliziumoxidschicht 16 verwendet wird, definiert.
Wie in Fig. 1c gezeigt, werden eine Siliziumoxidschicht­ struktur 16′ und eine Polysiliziumschichtstruktur 14′ durch einen anisotropen Ätzvorgang mit der Maske der Nitrid­ schichtstruktur 15 definiert, wobei die Nitridschicht 13 als eine Ätzstop-Schicht verwendet wird.
Nachdem die Nitridschichtstruktur 15 entfernt ist, wird eine Polysiliziumschicht 17 auf einer Oberfläche und einer Seite der Siliziumoxidschicht 16, einer Seite der Polysilizium­ schichtstruktur 14′ und auf der Nitridschicht 13 abgeschie­ den.
Wie in Fig. 1d gezeigt, wird, nachdem ein Seitenwandab­ standshalter 17′ um die Siliziumoxidschichtstruktur 16′ durch eine reaktive Ionenätzung der Polysiliziumschicht 17 gebildet wurde, eine zylindrisch geformte Speicherelektrode durch Ätzen der Siliziumoxidschichtstruktur 16′ in einer HF-Lösung (Flußsäure-Lösung) gebildet.
Eine dielektrische Schicht 110 wird auf der zylindrisch ge­ formten Speicherelektrode gebildet und eine Kondensatorplat­ tenelektrode wird auf der dielektrischen Schicht 17 gebil­ det. Folglich ist das Verfahren der Herstellung eines Kon­ densators vollständig.
Fig. 2 zeigt ein Layout eines Kondensators, der in Überein­ stimmung mit dem Verfahren, wie in Fig. 1 gezeigt, herge­ stellt ist. Es ist ein rechteckiger Bereich 21, der einen Kondensatorbereich einer Zelle darstellt, N1 und N2, die Kontakte sind, Bitleitungen 23 und ein aktiver Bereich 25 gezeigt.
Fig. 3 zeigt das SVC-Verfahren zur Herstellung eines Konden­ sators in einem Halbleiterspeicherbauelement.
Wie in Fig. 3A gezeigt, werden, nachdem ein Feldisolator 31, Schaltungselemente, wie zum Beispiel Source/Drain-Gebiete 31-1, und Wortleitungen 31-2 auf einem Siliziumsubstrat 30 gebildet wurden, eine Isolationsschicht 32 und eine Nitrid­ schicht 33 auf dem Siliziumsubstrat 30 in der genannten Rei­ henfolge abgeschieden.
Kontaktlöcher 10A, 10B, 10C werden auf den Source/Drain-Ge­ bieten 31-1 gebildet. Eine Polysiliziumschicht 34 wird auf dem Substrat 30 abgeschieden. Eine Siliziumoxidschicht wird auf dem Polysilizium 34 abgeschieden und ein Graben wird in der Siliziumoxidschicht gebildet, was zu einer Siliziumoxid­ schichtstruktur 38 führt.
Wie in Fig. 3B gezeigt, wird, nachdem eine Polysilizium­ schicht auf einer Oberfläche abgeschieden wurde, eine Spei­ cherelektrode 37 durch anisotropes Trockenätzen der Polysi­ liziumschicht gebildet.
Wie in Fig. 3C gezeigt, wird, nachdem die Siliziumoxidstruk­ tur 38 entfernt wurde, ein Seitenwandabstandshalter 38′ aus Siliziumoxid auf der äußeren Seite der Speicherelektrode 37 gebildet und eine Polysiliziumschicht ist auf einer Ober­ fläche gebildet. Und dann wird eine Speicherelektrode 37′ durch anisotropes Ätzen der Polysiliziumschicht gebildet. Die Speicherelektrode 37 hat unter Einbeziehung eines Unter­ schieds der Höhe fast die gleiche Kapazität wie die Spei­ cherelektrode 37′ (37′ ist kleiner als 37).
Wie in Fig. 3D gezeigt, wird, nachdem der Seitenwandab­ standshalter 38′ entfernt wurde, die Speicherelektrode 37(A′) elektrisch von der Speicherelektrode 37′(B′) durch aniso­ tropes Trockenätzen auf der gesamten Oberfläche des Sili­ ziumsubstrats elektrisch isoliert. Und dann wird die ONO- Schicht (dielektrische Schicht; nicht gezeigt) und eine Plattenelektrode auf den Speicherelektroden A′, B′ in der genannten Reihenfolge gebildet.
Fig. 4 zeigt ein Layout eines Kondensators, der in Überein­ stimmung mit dem SVC-Verfahren hergestellt wurde, bei dem die Speicherelektrode A′ mit dem Elektrodenkontakt 10A ver­ bunden ist und die Speicherelektrode B′, die selbst justie­ rend hergestellt werden kann, ist mit dem Elektrodenkontakt 10B verbunden, und die gestrichelten Linien zeigen aktive Bereiche.
Bei dem herkömmlichen Verfahren, wie in Fig. 1 und Fig. 2 gezeigt, besteht das Hauptproblem darin, daß der Bereich einer Speicherelektrode, die das Maß für die Kapazität ist, auf eine einzelne Zelle beschränkt ist, was selbstverständ­ lich Schwierigkeiten bei der Herstellung ultrahoch-inte­ grierter Speicherzellen verursacht.
Das SVC-Verfahren, wie in Fig. 3 und Fig. 4 gezeigt, hat das Problem einer strengen Justiertoleranz. Und das SVC-Verfah­ ren hat einen schwachen Punkt bezüglich eines erhöhten Widerstandes, der durch die enge Justiertoleranz erzeugt wird, wenn die Schleife der äußeren Wand B′ in Fig. 4 mit einem Abschnitt des Elektrodenkontakts 10B verbunden ist, und wenn der Kapazitätsbereich der Speicherelektrode A′ nur innerhalb der Wand der inneren Schleife A′ beschränkt ist.
Es ist die Aufgabe der vorliegenden Erfindung, ein Halblei­ ter-Bauelement mit einem Kapazitätsbereich zu schaffen, der sich in einen Bereich eines benachbarten Kondensators einer weiteren Speicherzelle erstreckt, und bei dem der Wider­ stand, der durch einen Speicherknotenkontakt hervorgerufen wird, reduziert wird.
Diese Aufgabe wird durch ein Verfahren zur Herstellung eines Halbleiterbauelementes gemäß Anspruch 1 und gemäß Anspruch 6, und durch ein Halbleiterbauelement gemäß Anspruch 11, ge­ mäß Anspruch 12 und gemäß Anspruch 13 gelöst.
Die vorliegende Erfindung schafft ein Verfahren zur Herstel­ lung eines Halbleiterbauelements, das folgende Schritte auf­ weist:
Bilden einer Wortleitung auf einem Halbleitersubstrat;
Bilden von Störstellengebieten auf gegenüberliegenden Seiten der Wortleitung auf dem Substrat;
Bilden einer ersten Isolationsschicht auf einer Ober­ fläche;
Bilden eines ersten Kontaktloches auf einem ungeraden Störstellengebiet;
Bilden einer ersten leitfähigen Schicht auf der ersten Isolationsschicht und in dem ersten Kontaktloch, und einer zweiten Isolationsschicht auf der ersten leit­ fähigen Schicht;
Bilden eines zweiten Kontaktloches auf einem geraden Störstellengebiet;
Bilden einer Kontaktlochisolationsseitenwand für ein in dem zweiten Kontaktloch;
Bilden einer zweiten leitfähigen Schicht auf der zweiten Isolationsschicht und in dem zweiten Kontaktloch;
Bilden einer ersten Speicherelektrode durch Ätzen der zweiten leitfähigen Schicht außer dem Kondensatorspei­ cherelektrodengebiet, und Bilden eines Seitenwandab­ standshalters um die erste Speicherelektrode mit einem Isolator;
Ätzen der zweiten Isolationsschicht unter Verwendung der zweiten leitfähigen Schicht und des Seitenwandabstands­ halters als Maske;
Zurückätzen der ersten leitfähigen Schicht und eines Teils der zweiten leitfähigen Schicht;
Bilden von Kondensatorspeicherelektroden durch Abschei­ den einer leitfähigen Schicht und Zurückätzen dieser, was in der Bildung von Seitenwandabstandshaltern aus einer leitfähigen Schicht an beiden Seiten der Seiten­ wandabstandshalter resultiert; und
Bilden einer dielektrischen Schicht und einer Platten­ elektrode auf den Speicherelektroden.
Bei einer weiteren vorteilhaften Ausbildung der vorliegenden Erfindung schafft diese ein Verfahren zur Herstellung eines Halbleiterbauelements, das folgende Schritte aufweist:
Bilden einer Wortleitung auf einem Halbleitersubstrat;
Bilden eines ersten Störstellengebiets bzw. eines zwei­ ten Störstellengebiets auf beiden Seiten der Wortleitung auf dem Substrat;
Bilden einer ersten Isolationsschicht auf dem Substrat;
Bilden eines Bitleitungskontaktloches auf dem ersten Störstellengebiet;
Bilden einer Bitleitung auf der ersten Isolations­ schicht, wobei das Bitleitungskontaktloch ausgefüllt wird;
Bilden einer zweiten Isolationsschicht auf einer Ober­ fläche;
Bilden eines ersten Kontaktloches auf einem ungeraden Störstellengebiet;
Bilden einer ersten leitfähigen Schicht auf der zweiten Isolationsschicht und in dem ersten Kontaktloch, und einer dritten Isolationsschicht auf der ersten leit­ fähigen Schicht;
Bilden eines zweiten Kontaktloches auf dem geraden Stör­ stellengebiet;
Bilden einer Kontaktlochisolationsseitenwand in dem zweiten Kontaktloch;
Bilden einer zweiten leitfähigen Schicht auf der dritten Isolationsschicht und in dem zweiten Kontaktloch;
Bilden einer ersten Speicherelektrode durch Ätzen der zweiten leitfähigen Schicht außer dem Kondensatorspei­ cherelektrodengebiet, und Bilden eines Seitenwandab­ standshalters um die erste Speicherelektrode;
Ätzen der dritten Isolationsschicht unter Verwendung der zweiten leitfähigen Schicht und des Seitenwandabstands­ halters als Maske;
Zurückätzen der ersten leitfähigen Schicht und eines Teils der zweiten leitfähigen Schicht;
Bilden von Kondensatorspeicherelektroden durch Abschei­ den einer leitfähigen Schicht und Zurückätzen dieser, was in der Bildung von Seitenwandabstandshaltern mit einer leitfähigen Schicht an beiden Seiten der Seiten­ wandabstandshalter resultiert; und
Bilden einer dielektrischen Schicht und einer Platten­ elektrode auf den Speicherelektroden.
Eine weitere vorteilhafte Ausbildung der vorliegenden Er­ findung ist es, ein Halbleiterbauelement zu schaffen, das folgende Merkmale aufweist:
ein Substrat;
eine Wortleitung auf dem Substrat;
Störstellengebiete auf gegenüberliegenden Seiten der Wortleitung auf dem Substrat;
eine erste Kondensatorspeicherelektrode, deren Bodenab­ schnitt mit einem ungeraden Störstellengebiet verbunden ist, wobei die erste Kondensatorspeicherelektrode durch eine zweite Kondensatorspeicherelektrode, deren Bodenab­ schnitt mit einem geraden Störstellengebiet einer wei­ teren Zelle verbunden ist, überlappt ist.
Wiederum eine weitere vorteilhafte Ausbildung der vorlie­ genden Erfindung ist es, ein Halbleiterbauelement zu schaf­ fen, das folgende Merkmale aufweist:
ein Halbleitersubstrat;
eine Wortleitung auf dem Substrat;
ein erstes und ein zweites Störstellengebiet auf gegen­ überliegenden Seiten der Wortleitung auf dem Substrat;
eine Bitleitung, die mit dem ersten Störstellengebiet verbunden ist;
ein erstes Kontaktloch auf einem ungeraden zweiten Stör­ stellengebiet;
eine erste Speicherelektrode, die mit dem ungeraden zweiten Störstellengebiet verbunden ist, wobei die erste Speicherelektrode durch eine zweite Speicherelektrode, die mit einem zweiten geraden Störstellengebiet ver­ bunden ist, überlappt ist;
ein zweites Kontaktloch auf dem zweiten Störstellenge­ biet, das mittels seiner Seitenwand isoliert ist;
eine zweite Speicherelektrode, die mit dem zweiten Stör­ stellengebiet verbunden ist, wobei die zweite Speicher­ elektrode von der ersten Speicherelektrode, die mit dem ungeraden zweiten Störstellengebiet verbunden ist, über­ lappt ist.
Wiederum eine andere vorteilhafte Ausführung der vorliegen­ den Erfindung ist es, ein Halbleiterbauelement zu schaffen, das folgende Merkmale aufweist:
ein Halbleitersubstrat;
eine Wortleitung auf dem Substrat;
Störstellengebiete auf gegenüberliegenden Seiten der Wortleitung auf dem Substrat;
ein erstes Kontaktloch auf einem ungeraden Störstel­ lengebiet;
eine erste Speicherelektrode, die mit dem ersten Kon­ taktloch verbunden ist, die von einer benachbarten ge­ raden Zelle überlappt ist;
eine erste Seitenwandspeicherelektrode auf der gegen­ überliegenden Seite der ersten Elektrode;
ein zweites Kontaktloch auf einem geraden Störstellenge­ biet, das mittels seiner Seitenwand isoliert ist;
eine zweite Speicherelektrode, die mit dem zweiten Kon­ taktloch verbunden ist, das von einer benachbarten un­ geraden Zelle überlappt ist; und
eine zweite Seitenwandspeicherelektrode auf der gegen­ überliegenden Seite der zweiten Speicherelektrode.
Ein bevorzugtes Ausführungsbeispiel der vorliegenden Er­ findung werden nachfolgend unter Bezugnahme auf die bei­ liegenden Zeichnungen näher erläutert. Es zeigen:
Fig. 1 Teilschnittdarstellungen zur Erklärung eines Ver­ fahrens zur Herstellung eines Kondensators in einer Halbleiterspeicherzelle gemäß dem herkömmlichen Verfahren;
Fig. 2 ein Layout einer Halbleiterspeicherzelle in Über­ einstimmung mit Fig. 1;
Fig. 3 Teilschnittdarstellungen zur Erklärung eines Ver­ fahrens zur Herstellung eines Kondensators in einer Halbleiterspeicherzelle gemäß dem SVC-Verfahren;
Fig. 4 ein Layout eines Kondensators in einem Halbleiter­ speicherbauelement gemäß dem SVC-Verfahren;
Fig. 5 Teilschnittdarstellungen zur Erklärung eines Ver­ fahrens zur Herstellung eines Halbleiterbauelements gemäß der vorliegenden Erfindung; wobei (A)-(F) Querschnittsdarstellungen darstellen, die entlang der Linie A-A′ geschnitten sind, und (A′)-(F′) stellen Querschnittsdarstellungen dar, die entlang der Linie B-B′, die in Fig. 6 gezeigt ist, halbiert sind; und
Fig. 6 zeigt ein Layout eines Kondensators, der in Über­ einstimmung mit der vorliegenden Erfindung herge­ stellt wurde.
Wie in Fig. 5A und 5A′ gezeigt ist, werden nach dem Bilden einer Feldisolationsschicht 51 und dem Abscheiden einer Gateisolationsschicht 586, eine Polysiliziumschicht und eine Siliziumoxidschicht und Wortleitungen 504 auf einem Halblei­ tersubstrat 50 gebildet.
Seitenwandabstandshalter 588 werden auf den Seiten der Wort­ leitungen 504 durch Abscheiden einer Siliziumoxidschicht und Zurückätzen dieser gebildet.
Als nächstes wird ein erstes Störstellengebiet 501 und ein zweites Störstellengebiet 502, 502′ auf dem Siliziumsubstrat 50 zwischen den Gateleitungen 504 gebildet.
Eine erste Isolationsschicht 52 aus Siliziumoxid wird auf der Oberfläche des Siliziumsubstrats 50 abgeschieden. Ein die erste Isolationsschicht 52 bedeckendes Photoresist (nicht gezeigt) wird belichtet und entwickelt, um eine Photoresiststruktur (nicht gezeigt) zum Bilden eines Bit­ leitungskontaktloches auf dem ersten Störstellengebiet 501 zu bilden.
Ein Bitleitungskontaktloch 503′ wird auf dem ersten Stör­ stellengebiet 501 durch anisotropes Ätzen der ersten Isola­ tionsschicht 52 mittels der Photoresiststruktur (nicht ge­ zeigt) einer Ätzmaske gebildet. Nachdem die Photoresist­ struktur (nicht gezeigt) entfernt wurde, wird eine Poly­ siliziumschicht 503 auf der ersten Isolationsschicht 520 und in dem Bitleitungskontaktloch 503′ abgeschieden. Eine Bit­ leitung 503 wird durch ein photolitographisches Verfahren gebildet und dann wird eine zweite Isolationsschicht 53 aus Siliziumnitrid auf der ersten Isolationsschicht 52 und der Bitleitung 503 abgeschieden.
Eine Photoresiststruktur als Maske zur Bildung eines ersten Speicherelektrodenkontaktloches wird definiert, nachdem die zweite Isolationsschicht 53 mit Photoresist bedeckt ist. Ein erstes Speicherelektrodenkontaktloch N1 wird auf dem zweiten Störstellengebiet 502 durch anisotropes Ätzen der ersten und der zweiten Isolationsschichten 52, 53 mittels der Photore­ siststruktur gebildet. Und dann wird die Photoresiststruktur (nicht gezeigt) entfernt.
Wie in Fig. 5B und 5B′ gezeigt, wird eine erste leitfähige Schicht 54 aus Polysilizium auf der zweiten Isolations­ schicht 53 und in dem ersten Speicherelektrodenkontaktloch N1 abgeschieden, und eine dritte Isolationsschicht 55 aus Siliziumnitrid wird auf der ersten leitfähigen Schicht 54 abgeschieden.
Das Photoresist, das die dritte Isolationsschicht 53 be­ deckt, wird belichtet und entwickelt, wobei eine Photore­ siststruktur 500 zur Verwendung zur Bildung eines zweiten Speicherelektrodenkontaktloches N2 gebildet wird.
Wie in Fig. 5C und 5C′ gezeigt ist, wird ein zweites Spei­ cherelektrodenkontaktloch N2 auf dem zweiten Störstellen­ gebiet 502′ durch anisotropes Ätzen der dritten Isolations­ schicht 55, der ersten leitfähigen Schicht 54, der zweiten Isolationsschicht 53 und der ersten Isolationsschicht 52 mittels der Photoresiststruktur 500, in Fig. 5 (B, B′), gebildet und die Photoresiststruktur 500 wird entfernt.
Eine vierte Isolationsschicht 56 aus Siliziumoxid wird auf der dritten Isolationsschicht 55 und in dem zweiten Spei­ cherelektrodenkontaktloch N2 abgeschieden. Die Dicke der ab­ geschiedenen Schicht 56 ist geringer als der Radius des zweiten Speicherelektrodenkontaktlochs N2, in dem ein leit­ fähiges Material abgeschieden werden kann, um das zweite Störstellengebiet elektrisch mit einer Speicherelektrode P2, die gebildet werden wird, zu verbinden.
Ein Kontaktlochisolationsabstandshalter 56 wird auf der in­ neren Seitenwand des zweiten Speicherelektrodenkontaktlochs N2 durch Zurückätzen der vierten Isolationsschicht 56 ge­ bildet. Der Abstandshalter 56 hat eine wichtige Rolle bei der Isolierung des Gebiets des zweiten Speicherelektroden­ kontaktlochs N2 von der ersten leitfähigen Schicht 54.
Eine zweite leitfähige Schicht 57 aus Polysilizium wird auf der dritten Isolationsschicht 55 und in dem Gebiet des zwei­ ten Speicherelektrodenkontaktloches N2 abgeschieden, wobei das Gebiet durch den Seitenwandabstandshalter 56 und das zweite Störstellengebiet 502′ umgeben ist.
Wie in Fig. 5D und 5D′ gezeigt ist, wird eine zweite Spei­ cherelektrodenstruktur P2 durch ein Photomasken-Ätz-Verfah­ ren mit einer Photoresiststruktur (nicht gezeigt), die den Bereich einer Zelle und den ihrer benachbarten Zelle be­ deckt, definiert. Die Photoresiststruktur (nicht gezeigt) wird auf der zweiten leitfähigen Schicht 57 hergestellt und ein Abschnitt der leitfähigen Schicht 57, der durch die Photoresiststruktur nicht geschützt ist, wird anisotrop ge­ ätzt, bis die dritte Isolationsschicht 55 freiliegt.
Eine fünfte Isolationsschicht 58 aus Siliziumoxid wird auf der dritten Isolationsschicht 55 auf und an der Seite der zweiten Speicherelektrodenstruktur P2′ abgeschieden. Ein Abstandshalter 58 aus Siliziumoxid wird durch anisotropes Ätzen der fünften Isolationsschicht 58, bis die dritte Iso­ lationsschicht 55 freiliegt, auf der Seite der zweiten Spei­ cherelektrodenstruktur P2′ gebildet.
Die dritte Isolationsschicht 55, die nicht unter der zweiten Speicherelektrodenstruktur P2′ und auch nicht unter dem Sei­ tenwandabstandshalter 58 ist, wird entfernt, wobei die erste leitfähige Schicht 54 freigelegt wird.
Wie in Fig. 5E und 5E′ gezeigt ist, wird die erste leitfähi­ ge Schicht 54 außer unter der zurückbleibenden dritten Iso­ lationsschicht 55′ durch anisotropes Ätzen entfernt, bis die zweite Isolationsschicht 53 freiliegt. Die zweite leitfähige Schicht 57 bleibt unabhängig von dem anisotropen Ätzverfah­ ren immer noch ein Teil der zweiten Speicherelektrode.
Eine dritte leitfähige Schicht 59 wird auf die zurückgeblie­ bene zweite leitfähige Schicht 57, auf und an die Seite des Seitenwandabstandshalters 58 und auf die freigelegte zweite Isolationsschicht 53 abgeschieden.
Wie in Fig. 5F und 5F′ gezeigt ist, werden zwei Wände P1a, P2a durch anisotropes Ätzen der dritten leitfähigen Schicht 59 unter Verwendung der zweiten Isolationsschicht 53 aus Si­ liziumnitrid als Ätzstop-Schicht gebildet, um ein Teil der Speicherelektroden zu sein. Die äußere Wand P1a wird ein Teil der ersten Speicherelektrode und die innere Wand P2a wird ein Teil der zweiten Speicherelektrode.
Eine erste Speicherelektrode P1 und eine zweite Speicher­ elektrode P2 werden durch Naßätzen des Seitenwandabstands­ halters 58 gebildet. Diese Elektroden P1, P2 sind zylin­ drisch geformt und die erste Speicherelektrode P1 liegt unter der zweiten Speicherelektrode P2.
Eine erste Speicherelektrode P1 ist mit einem ungeraden zweiten Störstellengebiet 502 verbunden und wird von einer zweiten Speicherelektrode P2, die mit einem geraden zweiten Störstellengebiet 502′ verbunden ist, überlappt.
Abschließend wird eine dielektrische Schicht 510 auf den Speicherelektroden P1, P2 gebildet. Beide Speicherelektroden P1, P2 haben aufgrund des Unterschiedes in der Höhe der Wand P1a und der Wand P2a fast dieselbe Kapazität, das heißt, P2a ist kleiner als P1a, während die zweite Speicherelektrode P2 einen Kapazitätsbereich auf der Oberfläche der Wand P2a und auf der Oberfläche eines flachen Bereichs P2b hat, die erste Speicherelektrode P1 hat aber lediglich die Oberfläche der Wand P1a.
Eine Plattenelektrode 511 wird auf der dielektrischen Schicht 510 gebildet. Folglich wurde ein Kondensator herge­ stellt, dessen Kapazitätsbereich sich auf eine benachbarte Zelle erstreckt, wobei die sehr verstärkte Integration in einem Halbleiterspeicherbauelement ermöglicht wird.
Es wird darauf hingewiesen, daß beim Verzicht auf die Bil­ dung der Bitleitung 503 die Isolationsschichten 52 und 53 in einem Schritt als eine Schicht abgeschieden werden.
Fig. 6 ist ein Layout von vier geschichteten Kondensatoren in einer Einheit von vier Speicherzellen gemäß der vorlie­ genden Erfindung, wobei A-A′ und B-B′ die Richtungslinien sind, um die Querschnittsdarstellungen für (A)-(F) bzw. (A′)-(F′), die in Fig. 5 gezeigt sind, darstellen. Es sind gezeigt:
Wortleitungen 504 auf einem Siliziumsubstrat;
ein gerades zweites Störstellengebiet 502′ und ein unge­ rades zweites Störstellengebiet 502 zwischen den Wort­ leitungen 504;
ein erstes Störstellengebiet 501;
ein Bitleitungskontaktloch 503′ auf dem ersten Störstel­ lengebiet 501;
ein erstes Speicherelektrodenknotenkontaktloch N1 auf dem ungeraden zweiten Störstellengebiet 502;
ein zweites Speicherelektrodenknotenkontaktloch N2 bei dem zweiten Störstellengebiet 502′;
eine erste Speicherelektrode P1, die mit dem ungeraden zweiten Störstellengebiet 502 über das erste Speicher­ elektrodenknotenkontaktloch N1 verbunden ist; und
eine zweite Speicherelektrode P2, die mit dem ungeraden zweiten Störstellengebiet 502′ über das zweite Speicher­ elektrodenknotenkontaktloch N2 verbunden ist, wobei die zweite Speicherelektrode P2 durch die erste Speicher­ elektrode P1 umgeben ist.
Gemäß der vorliegenden Erfindung, die oben beschrieben wur­ de, wurde der Kapazitätsbereich jedes Kondensators um das doppelte erhöht, weil ein zylindrisch geformter erster Kon­ densator P1 auf einem Bereich gebildet ist, der zwei benach­ barte Zellen miteinander bedeckt und der durch den zweiten Kondensator P2 auf dem ersten Kondensator P1 geteilt wird, und der Kapazitätsbereich der zweiten Speicherelektrode P2 den flachen Bereich P2b einschließt.
Der in der Beschreibung und den Ansprüchen gewählte Begriff "ungerades Störstellengebiet" bezeichnet ein Störstellen­ gebiet an einer Seite des ersten aktiven Bereichs, während der Begriff "gerades Störstellengebiet" ein Störstellen­ gebiet an der anderen Seite des zweiten aktiven Bereichs neben dem ersten aktiven Bereich bezeichnet, wobei dessen Kondensatorfläche mit dem ersten aktiven Bereich geteilt wird.

Claims (13)

1. Verfahren zur Herstellung eines Halbleiterbauelements, gekennzeichnet durch folgende Schritte:
Bilden einer Wortleitung (504) auf einem Halbleiter­ substrat (50);
Bilden von Störstellengebieten (501, 502, 502′) auf ge­ genüberliegenden Seiten der Wortleitung (504) auf dem Substrat (50);
Bilden einer ersten Isolationsschicht (52, 53) auf einer Oberfläche;
Bilden eines ersten Kontaktloches (N1) auf einem unge­ raden Störstellengebiet (502);
Bilden einer ersten leitfähigen Schicht (54) auf der ersten Isolationsschicht (52, 53) und in dem ersten Kontaktloch (N1), und einer zweiten Isolationsschicht (55) auf der ersten leitfähigen Schicht (54);
Bilden eines zweiten Kontaktloches (N2) auf einem ge­ raden Störstellengebiet (502′);
Bilden einer Kontaktlochisolationsseitenwand (56) in dem zweiten Kontaktloch (N2);
bilden einer zweiten leitfähigen Schicht (57) auf der zweiten Isolationsschicht (55) und in dem zweiten Kon­ taktloch (N2);
Bilden einer ersten Speicherelektrode durch Ätzen der zweiten leitfähigen Schicht (57) außer einem Konden­ satorspeicherelektrodengebiet, und Bilden eines Seiten­ wandabstandshalters (58) um die erste Speicherelektrode mit einem Isolator;
Ätzen der zweiten Isolationsschicht (55) unter Verwen­ dung der zweiten leitfähigen Schicht (57) und des Sei­ tenwandabstandshalters (68) als Maske;
Zurückätzen der ersten leitfähigen Schicht (54) und eines Teils der zweiten leitfähigen Schicht (57);
Bilden von Kondensatorspeicherelektroden (P1, P2) durch Abscheiden einer leitfähigen Schicht (59) und Zurück­ ätzen dieser, was zur Bildung von Seitenwandabstands­ halteren aus einer leitfähigen Schicht auf beiden Sei­ ten der Seitenwandabstandshalter; und
Bilden einer dielektrischen Schicht (510) und einer Plattenelektrode (511) auf den Speicherelektroden (P1, P2).
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet,
daß die erste Isolationsschicht (52, 53) aus Silizium­ oxid hergestellt ist; und
daß die zweite Isolationsschicht (55) aus Silizium­ nitrid hergestellt ist.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die erste (52, 53) und die zweite Isolationsschicht (55) aus Siliziumnitrid hergestellt sind.
4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Kontaktlochisolationsseitenwand (56) und der Seitenwandabstandshalter (58) aus Siliziumoxid herge­ stellt sind.
5. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die erste leitfähige Schicht (54) und die zweite leitfähige Schicht (57) aus Polysilizium hergestellt sind.
6. Verfahren zur Herstellung eines Halbleiterbauelementes, gekennzeichnet durch folgende Schritte:
Bilden einer Wortleitung (504) auf einem Halbleitersub­ strat (50);
Bilden eines ersten Störstellengebiets (501) bzw. von zweiten Störstellengebieten (502, 502′) auf beiden Seiten der Wortleitung (504) auf dem Substrat (50);
Bilden einer ersten Isolationsschicht (52) auf einer Oberfläche;
Bilden eines Bitleitungskontaktloches (503′) auf dem ersten Störstellengebiet (501);
Bilden einer Bitleitung (503) auf der ersten Isola­ tionsschicht (52), die das Bitleitungskontaktloch (503′) ausfüllt;
Bilden einer zweiten Isolationsschicht (53) auf einer Oberfläche;
Bilden eines ersten Kontaktloches (N1) auf einem unge­ raden Störstellengebiet (502);
Bilden einer ersten leitfähigen Schicht (54) auf der zweiten Isolationsschicht (53) und in dem ersten Kon­ taktloch (N1) und einer dritten Isolationsschicht (55) auf der ersten leitfähigen Schicht (54);
Bilden eines zweiten Kontaktloches (N2) auf einem ge­ raden Störstellengebiet (502′);
Bilden einer Kontaktlochisolationsseitenwand (56) in dem zweiten Kontaktloch (N2);
Bilden einer zweiten leitfähigen Schicht (57) auf der dritten Isolationsschicht (55) und in dem zweiten Kon­ taktloch (N2);
Bilden einer ersten Speicherelektrode durch Ätzen der zweiten leitfähigen Schicht (57) außer dem Kondensa­ torspeicherelektrodengebiet, und Bilden eines Seiten­ wandabstandshalters (58) um die erste Speicherelek­ trode;
Ätzen der dritten Isolationsschicht (55) unter Verwen­ dung der zweiten leitfähigen Schicht (57) und des Sei­ tenwandabstandshalters (58) als Maske;
Zurückätzen der ersten leitfähigen Schicht (54) und eines Teils der zweiten leitfähigen Schicht (57);
Bilden von Kondensatorspeicherelektroden (P1, P2) durch Abscheiden einer leitfähigen Schicht (59) und Zurück­ ätzen dieser, was zur Bildung von Seitenwandabstands­ haltern aus einer leitfähigen Schicht auf beiden Seiten der Seitenwandabstandshalter (58) führt; und
Bilden einer dielektrischen Schicht (510) und einer Plattenelektrode (511) auf den Speicherelektroden (P1, P2).
7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß die zweite (53) und die dritte Isolationsschicht (55) aus Siliziumnitrid hergestellt sind.
8. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß die erste Isolationsschicht (52), die Kontaktloch­ isolationsseitenwand (56) und der Seitenwandabstands­ halter (58) aus Siliziumoxid hergestellt sind.
9. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß die erste leitfähige Schicht (54) und die zweite leitfähige Schicht (57) aus Polysilizium hergestellt sind.
10. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß die Bitleitung (503) aus Polysilizium hergestellt ist.
11. Halbleiterbauelement, gekennzeichnet durch folgende Merkmale:
ein Substrat (50);
eine Wortleitung (504) auf dem Substrat (50);
Störstellengebiete (501, 502, 502′) auf gegenüberlie­ genden Seiten der Wortleitung (504) auf dem Substrat (50); und
eine erste Kondensatorspeicherelektrode (P1), deren Bodenabschnitt mit einem ungeraden Störstellengebiet (502) verbunden ist, wobei die erste Kondensatorspei­ cherelektrode (P1) durch eine zweite Speicherelektrode (P2), deren Bodenabschnitt mit einem geraden Störstel­ lengebiet (502′) einer weiteren Zelle verbunden ist, überlappt ist.
12. Halbleiterbauelement, gekennzeichnet durch folgende Merkmale:
ein Halbleitersubstrat (50);
eine Wortleitung (504) auf dem Substrat (50);
erste und zweite Störstellengebiete (501, 502, 502′) auf gegenüberliegenden Seiten der Wortleitung (504) auf dem Substrat (50);
eine Bitleitung (503), die mit dem ersten Störstellen­ gebiet (501) verbunden ist;
ein erstes Kontaktloch (N1) auf einem ungeraden zweiten Störstellengebiet (502);
eine erste Speicherelektrode (P1), die mit dem ungera­ den zweiten Störstellengebiet (502) verbunden ist, wo­ bei die erste Speicherelektrode (P1) durch eine zweite Speicherelektrode (P2), die mit einem geraden zweiten Störstellengebiet (502′) verbunden ist, überlappt ist;
ein zweites Kontaktloch (N2) auf dem geraden zweiten Störstellengebiet (502′), das mittels seiner Seitenwand (56) isoliert ist; und
die zweite Speicherelektrode (P2), die mit dem geraden zweiten Störstellengebiet (502′) verbunden ist, wobei die zweite Speicherelektrode (P2) durch die erste Spei­ cherelektrode (P1), die mit dem ungeraden zweiten Stör­ stellengebiet (502) verbunden ist, überlappt ist.
13. Halbleiterbauelement, gekennzeichnet durch folgende Merkmale:
ein Halbleitersubstrat (50);
eine Wortleitung (504) auf dem Substrat (50);
Störstellengebiete (501, 502, 502′) auf gegenüberlie­ genden Seiten der Wortleitung (504) auf dem Substrat (50);
ein erstes Kontaktloch (N1) auf einem ungeraden Stör­ stellengebiet (502);
eine erste Speicherelektrode (P1), die mit dem ersten Kontaktloch (N1) verbunden ist, die durch eine benach­ barte gerade Zelle überlappt ist;
eine erste Seitenwandspeicherelektrode auf gegenüber­ liegenden Seiten der ersten Speicherelektrode (P1);
ein zweites Kontaktloch (N2) auf einem geraden Stör­ stellengebiet (502′), das mittels seiner Seitenwand (56) isoliert ist;
eine zweite Speicherelektrode (P2), die mit dem zweiten Kontaktloch (N2) verbunden ist, die durch eine benach­ barte ungerade Zelle überlappt ist; und
eine zweite Seitenwandspeicherelektrode auf gegenüber­ liegenden Seiten der zweiten Speicherelektrode (P2).
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