JPH07312416A - 半導体デバイス及びその製造方法 - Google Patents

半導体デバイス及びその製造方法

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JPH07312416A
JPH07312416A JP6006164A JP616494A JPH07312416A JP H07312416 A JPH07312416 A JP H07312416A JP 6006164 A JP6006164 A JP 6006164A JP 616494 A JP616494 A JP 616494A JP H07312416 A JPH07312416 A JP H07312416A
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Abstract

(57)【要約】 【目的】隣接する2個のメモリセルのキャパシタストレ
ージ電極を重畳して形成してキャパシタ面積を増加さ
せ、かつ、ストレージ電極接続の位置極め許容誤差範囲
を広くして抵抗増大を防止する。 【構成】半導体基板50上に形成された絶縁膜51、5
2、53、55、56、ワード線504、ワード線の両
側に形成された第1不純物領域501及び第2不純物領
域502、502′、第1不純物領域と電気的に接続さ
れたビット線503、奇数番目の第2不純物領域502
と電気的に接続された第1ストレージ電極P1、偶数番
の第2不純物領域502′と電気的に接続された第2ス
トレージ電極P2、第1ストレージ電極及び第2ストレ
ージ電極の表面に形成された誘電体膜510、誘電体膜
の上に形成されたプレート電極511を含む半導体デバ
イス及びその製造方法。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体デバイス及びそ
の製造方法に関し、特に、隣接する積層キャパシタの面
と相互に重なった積層キャパシタの面を有する半導体デ
バイス及びその製造方法に関する。
【0002】
【従来の技術】半導体メモリセルにキャパシタを製造す
る従来技術としては、図5〜6に示すような方法と、図
7〜8に示す、本発明と類似で、IEDM '91 P4
73−476に紹介されている、SVC(伸展垂直キャ
パシタ(Spreaded Vertical Capacitor))法とがあ
る。
【0003】図5は、半導体メモリセルにキャパシタを
製造する従来の方法を示す製造工程断面図である。
【0004】先ず、図5(a)に示すように、半導体基
板10に、フィールド絶縁シリコン酸化膜11とソース
/ドレイン領域102とを形成した後、半導体基板10
の全面にシリコン酸化膜12とシリコン窒化膜13とを
この順に堆積した後、半導体基板10のソース/ドレイ
ン領域102の部分にコンタクト孔Nを設ける。
【0005】次に、図5(b)に示すように、コンタク
ト孔N及びシリコン窒化膜13上に、ストレージ電極と
して使用する多結晶シリコン膜14を堆積する。次に、
その上にシリコン酸化膜16及びシリコン窒化膜15を
この順に堆積する。次いで、光蝕刻法でシリコン酸化膜
16をエッチングする際のマスクとして使用できるよう
にシリコン窒化膜15を整形する。
【0006】次に、図5(c)に示すように、シリコン
窒化膜15をマスクとして使用して、異方性エッチング
により、シリコン酸化膜16′及び多結晶シリコン膜1
4′を形成する。その際、シリコン窒化膜13はエッチ
ング停止層として使用する。その後、シリコン窒化膜1
5を取り除き、シリコン酸化膜16′の上面及び側面、
多結晶シリコン膜14′の側面並びにシリコン窒化膜1
3の上面に多結晶シリコン膜17を堆積する。
【0007】次に、図5(d)に示すように、多結晶シ
リコン膜17に反応性イオンエッチングを施して、シリ
コン酸化膜16′の周りに側壁スペーサ17′を形成し
た後、シリコン酸化膜16′をHF溶液中で湿式エッチ
ングして取り除き、筒状のストレージ電極を形成する。
その後、該ストレージ電極に誘電体膜110を形成し、
該誘電体膜110の上にキャパシタのプレート電極(図
示しない)を形成して、キャパシタ製造工程が完了す
る。
【0008】図6は、図5に示した方法によって製造さ
れたキャパシタの平面図である。
【0009】即ち、一つのメモリセルに形成された長方
形のキャパシタ領域21、コンタクト孔N1、N2、ビ
ット線23、活性領域25が示されている。
【0010】図7は、半導体メモリセルにSVC法によ
ってキャパシタを製造する工程を示す製造工程断面図で
ある。
【0011】先ず、図7(A)に示すように、シリコン
基板30上に、フィールド絶縁膜31、ソース/ドレイ
ン領域31−1及びワード線31−2を形成した後、絶
縁膜32とシリコン窒化膜33とをこの順に堆積する。
【0012】次に、ソース/ドレイン領域31−1の上
にコンタクト孔10A、10B、10Cを形成した後、
コンタクト孔10A、10B、10C及びシリコン窒化
膜33上に多結晶シリコン膜34を堆積する。その後、
多結晶シリコン膜34の上にシリコン酸化膜を堆積した
後、光蝕刻法によって溝を形成することにより、シリコ
ン酸化膜38が形成される。この時、シリコン酸化膜3
8は、コンタクト孔位置の中心から若干左側にずれた位
置に形成する。
【0013】次に、図7(B)に示すように、表面全体
に多結晶シリコン膜を堆積した後、該多結晶シリコン膜
を異方性乾式エッチングして、シリコン酸化膜38の側
面にストレージ電極37(図8における内壁A′)を形
成する。
【0014】上記工程後、図7(C)に示すように、シ
リコン酸化膜38を取り除いた後、ストレージ電極37
の外側にシリコン酸化膜からなる側壁スペーサ38′を
形成した後、再び全面に多結晶シリコン膜を堆積する。
その後、該多結晶シリコン膜に異方性エッチングを施し
て、他の一つのストレージ電極37′(図8における外
壁B′)を形成する。該ストレージ電極37′は、異方
性乾式エッチングのとき削られるので、ストレージ電極
37より若干低い高さとなるが、この高さの差は、スト
レージ電極の平面図上の面積(図8参照)の差と相殺さ
れて、2個のストレージ電極37と37′のキャパシタ
容量は殆ど同じとなる。
【0015】次に、図7(D)に示すように、側壁スペ
ーサ38′を取り除いた後、ストレージ電極37(内壁
A′)とストレージ電極37′(外壁B′)とを電気的
に完全に絶縁するため、窒化膜33をエッチング停止膜
に利用して、異方性乾式エッチングを全面に施し、多結
晶シリコン膜34の1部を取り除く。この後、内側のス
トレージ電極37(内壁A′)及び外側37′(外壁
B′)の表面に、それぞれ誘電膜及びプレート電極(い
ずれも図示しない)を形成してストレージキャパシタを
完成する。
【0016】図8は、SVC法によって製造されたキャ
パシタの平面図である。即ち、SVC法で形成された内
側のストレージ電極37(内壁A′)はコンタクト孔1
0Aの多結晶シリコン電極の一部に接続され、外側のス
トレージ電極37′(外壁B′)はコンタクト孔10B
の多結晶シリコン電極の一部に接続されている。破線は
活性領域の範囲を示す。
【0017】
【発明が解決しようとする課題】上記従来の半導体メモ
リセルにキャパシタを製造する方法のうち、図5〜6に
示した方法で製造された半導体メモリセルャパシタは、
セル1個当りのストレージ電極面積が限定され、キャパ
シタ容量に限界があるので、メモリセルを超高集積化す
るうえでの問題点となる。
【0018】また、図7〜8に示したSVC法で製造さ
れた半導体メモリセルキャパシタは、位置極めの許容誤
差範囲が狭いという問題がある。即ち、ストレージ電極
の壁面がコンタクト孔の多結晶シリコン電極の一部に接
続されるが、その位置極めの許容誤差範囲は狭く、接続
が充分正確でない場合の抵抗増加が懸念される。また、
ストレージ電極のキャパシタ面積が内壁の壁面積に限定
されるという短所がある。
【0019】本発明の目的は、上記問題点を解決するた
めに、隣接する2個のメモリセルのストレージ電極を、
互いに面積を共有するように重畳して形成することによ
り、1個のメモリセル当りの有効キャパシタ面積を増加
させること、及び、ストレージ電極とコンタクト孔の電
極とを接続する際の位置極め許容誤差範囲を広くして抵
抗増大を防止することにより、半導体の高集積化及び信
頼性向上に寄与することにある。
【0020】
【課題を解決するための手段】本発明は、半導体基板上
に、複数のフィールド絶縁膜と複数のワード線とを形成
し、上記複数のワード線両側の上記半導体基板上に複数
の第1及び第2不純物領域を形成し、上記複数の第1及
び第2不純物領域の上に第1絶縁膜を形成し、上記複数
の第1不純物領域の上の上記第1絶縁膜にビット線コン
タクト孔を設け、複数のビット線コンタクトを電気的に
接続する複数のビット線を形成し、上記第1絶縁膜及び
上記ビット線の上に第2絶縁膜を形成し、上記第1絶縁
膜及び上記第2絶縁膜の所定の部分をエッチングして複
数の第1コンタクト孔を形成する工程と、上記複数の第
1コンタクト孔に第1導電膜を形成し、上記第1導電膜
上に第3絶縁膜を形成し、上記第3絶縁膜と上記第1導
電膜と上記第2絶縁膜と上記第1絶縁膜とにエッチング
を施して複数の第2コンタクト孔を形成する工程と、上
記複数の第2コンタクト孔の側壁に第4絶縁膜を形成し
て上記複数の第2コンタクト孔と上記第1導電膜とを分
離した後、上記第2コンタクト孔内及び上記第3絶縁膜
上に第2導電膜を形成する工程と、上記第2導電膜の所
定の部分をエッチングした後、残存する上記第2導電膜
の側面に複数の第5絶縁膜スペーサを形成する工程と、
上記第2導電膜と、表面に露出している上記第1導電膜
とにエッチングを施した後、全面に第3導電膜を形成す
る工程と、上記第3導電膜にエッチングを施し、上記複
数の第5絶縁膜スペーサの側面に上記第3導電膜を残
し、上記複数の第5絶縁膜スペーサを取り除き、複数の
第1、第2ストレージ電極を形成し、上記複数の第1、
第2ストレージ電極の表面に誘電体膜とプレート電極と
を形成する工程、とを含んで成ることを特徴とする。
【0021】また、本発明は、半導体基板と、上記半導
体基板上に形成された複数の絶縁膜と、複数のワード線
と、上記複数のワード線の両側に形成された複数の第1
及び第2不純物領域と、上記複数の第1不純物領域に形
成された複数のビット線コンタクトと、上記複数のビッ
ト線コンタクトを電気的に接続する複数のビット線と、
複数の奇数番目の上記第2不純物領域に形成された複数
の第1ストレージ電極コンタクトと、上記複数の第1ス
トレージ電極コンタクトを電気的に接続する複数の第1
ストレージ電極と、複数の偶数番の上記第2不純物領域
に形成された複数の第2ストレージ電極コンタクトと、
上記複数の第2ストレージ電極コンタクトを電気的に接
続する複数の第2ストレージ電極と、複数の第1、第2
ストレージ電極表面に形成された誘電体膜と、その上に
形成されたプレート電極とを含んで成ることを特徴とす
る。
【0022】
【作用】キャパシタストレージ電極を、2重の筒状の構
造とすることが出来るので、1個のメモリセルのストレ
ージ電極と隣接するメモリセルのストレージ電極とが互
いに面積を共有することになり、かつ、2重の筒形状の
構造の底部分もキャパシタとして利用出来るので、各メ
モリセルのキャパシタストレージ電極の有効面積が2倍
以上に増加する。また、ストレージ電極の底部分が直接
コンタクト孔の多結晶シリコン電極と接続されるので、
位置極め許容誤差範囲が広くなり、位置極めの不正確に
起因する抵抗増大が防止される。
【0023】
【実施例】以下、本発明の実施例を添付図面を用いて説
明する。
【0024】図1〜3は、本発明による半導体デバイス
の製造工程断面図であり、図4はその平面図である。こ
こに、図1〜3における図(A)〜(F)及び図(a)
〜(f)は、それぞれ、図4におけるA−A′切断面及
びB−B′切断面における断面図を示す。
【0025】先ず、図1(A)、(a)に示すように、
半導体基板50の上に、フィールド絶縁膜51を形成し
た後、ゲート絶縁膜586と、後にゲート電極となる多
結晶シリコン膜とを堆積して、ワード線504を形成す
る。その後、その上にシリコン酸化膜を堆積した後、エ
ッチングバックして、ワード線504の上面絶縁膜58
7及び側面絶縁膜588を形成する。次に、半導体基板
50の上の各ワード線504の間に、第1不純物領域5
01と第2不純物領域502及び同502′とを形成し
た後、その上に第1絶縁膜52としてシリコン酸化膜を
堆積する。
【0026】その後、ホトレジスト膜(図示しない)を
塗布した後、露光及び現像して、第1不純物領域501
の上にビット線コンタクト孔を形成するためのマスク
(図示しない)を作る。
【0027】次に、上記マスクを使用して、第1絶縁膜
52に非等方性エッチングを施して、第1不純物領域5
01の上に、ビット線コンタクト孔503′を形成す
る。その後、ホトレジスト膜を除去した後、第1絶縁膜
52の上及びビット線コンタクト孔503′の中に、多
結晶シリコン膜を堆積する。次いで、多結晶シリコン膜
に光蝕刻法を施して、ビット線503を形成した後、第
1絶縁膜52及びビット線503の上に、窒化シリコン
からなる第2絶縁膜53を形成する。
【0028】その後、第2絶縁膜53の上にホトレジス
ト膜(図示しない)を塗布した後、第1ストレージ電極
のコンタクト孔N1、N1′を形成するためにパターニ
ングする。該パターニングされたホトレジスト膜を用い
て、非等方性エッチングを施し、第1絶縁膜52及び第
2絶縁膜53をエッチングして、第2不純物領域502
の上に、第1ストレージ電極コンタクト孔N1、N1′
を形成する。その後、上記ホトレジスト膜を除去する。
【0029】次いで、図1(B)、(b)に示すよう
に、第2絶縁膜53上及び第1ストレージ電極コンタク
ト孔N1、N1′中に多結晶シリコンを堆積して第1導
電膜54を形成し、その上に、窒化シリコンからなる第
3絶縁膜55を形成する。
【0030】次に、第2ストレージ電極コンタクト孔N
2を形成するため、第3絶縁膜55上にホトレジストを
塗布した後、露光・現像して、パターニングされたホト
レジスト膜500を形成する。
【0031】次いで、図2(C)、(c)に示すよう
に、ホトレジスト膜500を用いて、第3絶縁膜55
と、第1導電膜54と、第2絶縁膜53と、第1絶縁膜
52とに非等方性エッチングを施し、第2不純物領域5
02′の上に第2ストレージ電極コンタクト孔N2を形
成した後、ホトレジスト膜500を除去する。
【0032】次に、第3絶縁膜55上及び第2コンタク
ト孔N2中に酸化シリコンを堆積した後、エッチングバ
ックして、第2コンタクト孔側壁に、第2不純物領域5
02′と後に形成されるストレージ電極P2とを電気的
に接続するための導電材を堆積しうるように、第2コン
タクト孔N2の半径よりも小さい厚さの第4絶縁膜56
を形成する。該第4絶縁膜56は、第2コンタクト孔N
2と第1導電膜54とを絶縁する。
【0033】次に、第3絶縁膜55上と、第2コンタク
ト孔N2内の第4絶縁膜56及び第2不純物領域50
2′に囲まれた領域中とに、多結晶シリコンを堆積し
て、第2導電膜57を形成する。
【0034】次いで、図2(D)、(d)に示すよう
に、隣接する2個分のメモリセルの面積を有するホトレ
ジスト膜(図示しない)を用いた光蝕刻法を施し、該ホ
トレジスト膜によって保護されない部分の第2導電膜5
7を、第3絶縁膜55が露出するまでエッチングして、
第2ストレージ電極P2を形成する。その後、第3絶縁
膜55の上と、第2ストレージ電極P2の上面及び側面
とに、シリコン酸化膜を堆積した後、第3絶縁膜55が
露出するまでエッチングして、第2ストレージ電極P2
の側面に、第5絶縁膜58を形成する。その後、第3絶
縁膜55の、第5絶縁膜58と第2ストレージ電極P2
とによって保護されない部分を、第1導電膜54が露出
するまでエッチングして除去する。
【0035】次いで、図3(E)、(e)に示すよう
に、第2導電膜57と、表面に露出している第1導電膜
54とに、第2絶縁膜53をエッチング停止膜に利用し
て非等方性エッチングを施し、第2ストレージ電極P2
の底部分となる第2導電膜57の一部を残して除去す
る。その後、残存する第2ストレージ電極P2の上面
と、第5絶縁膜58の上及び側面と、露出した第2絶縁
膜53の上とに、多結晶シリコンを堆積し、第3導電膜
59を形成する。
【0036】次いで、図2(F)、(f)に示すよう
に、シリコン窒化膜からなる第2絶縁膜53をエッチン
グ停止膜として利用して、第3導電膜59に非等方性エ
ッチングを施し、ストレージ電極の1部である2つの壁
P1aと壁P2aとを形成する。外側の壁P1aは第1
ストレージ電極P1の1部となり、内側の壁P2aは第
2ストレージ電極P2の1部となる。
【0037】その後、HF溶液中で湿式エッチングを施
して、第5絶縁膜58を取り除くと、第1ストレージ電
極P1が第2ストレージ電極P2の下方に位置する2重
の筒状のストレージ電極が形成される。なお、第1スト
レージ電極P1は、奇数番目の不純物領域である第2不
純物領域502に接続されており、一方、第2ストレー
ジ電極P2は、偶数番目の不純物領域である第2不純物
領域502′に接続されている。
【0038】上記工程後、第1ストレージ電極P1及び
第2ストレージ電極P2の表面に、誘電体膜510とプ
レート電極511とを形成する。なお、第2ストレージ
電極P2の高さは、第1ストレージ電極P1の高さより
も小さいが、第2ストレージ電極P2は、壁P2aの表
面及び平らな面P2b上にキャパシタ面を有するのに対
し、第1ストレージ電極P1は、壁P1aの表面にのみ
キャパシタ面を有するので、第1ストレージ電極P1の
容量と、第2ストレージ電極P2の容量は略等しい。
【0039】また、誘電体膜510の上にプレート電極
511が形成されるので、キャパシタ面が隣接するメモ
リセル迄延長され、半導体メモリデバイスの高集積化が
可能となる。
【0040】図4は、本発明による半導体デバイスの平
面図である。
【0041】本図には、4個のメモリセルが示されてお
り、A−A′とB−B′は、それぞれ、図1〜3におけ
る図(A)〜(F)と(a)〜(f)の各々の断面の切
断面を示す基準線である。
【0042】図には、シリコン基板上のワード線504
と、複数のワード線504の間に、偶数番目の第2不純
物領域502′と奇数番目の第2不純物領域502と、
第1不純物領域501と、第1不純物領域501上のビ
ット線コンタクト孔503′と、奇数番目の第2不純物
領域502における第1ストレージ電極コンタクト孔N
1と、偶数番目の第2不純物領域502′における第2
ストレージ電極コンタクト孔N2と、第1ストレージ電
極コンタクト孔N1を介して奇数番目の第2不純物領域
502と連節されている第1ストレージ電極P1と、第
2ストレージ電極コンタクト孔N2を介して偶数番目の
第2不純物領域502′と接続されている第2ストレー
ジ電極P2と、が図示されている。なお、第2ストレー
ジ電極P2は、第1ストレージ電極P1に囲まれてい
る。
【0043】
【発明の効果】上記本発明によれば、2重の筒状のキャ
パシタストレージ電極を形成することが出来、1個のメ
モリセルのストレージ電極と隣接するメモリセルのスト
レージ電極とが互いに面積を共有し、かつ、2重の筒形
状の構造の底部分もキャパシタとして使用されるので、
各メモリセルのキャパシタストレージ電極の有効面積を
2倍以上に増加させることが出来る。また、先行技術に
おいては、ストレージ電極の壁面とコンタクト孔の多結
晶シリコン電極の一部とを接続する際の位置極め許容誤
差範囲が狭く、接続が充分正確でない場合の抵抗増加が
懸念されるが、本発明においては、ストレージ電極の底
部分が直接コンタクト孔の多結晶シリコン電極と完全に
接続されるので、位置極め許容誤差範囲が大きくなり、
抵抗増加を防止することが出来、半導体の高集積化及び
信頼性向上に大きく寄与することが可能となる。
【図面の簡単な説明】
【図1】本発明による半導体デバイスの製造工程断面図
である。
【図2】本発明による半導体デバイスの製造工程断面図
である。
【図3】本発明による半導体デバイスの製造工程断面図
である。
【図4】本発明による半導体デバイスの平面図である。
【図5】半導体メモリセルにキャパシタを製造する従来
の方法を示す製造工程断面図である。
【図6】従来の半導体デバイスの平面図である。
【図7】半導体メモリセルにSVC法によってキャパシ
タを製造する工程を示す製造工程断面図である。
【図8】SVC法による半導体デバイスの平面図であ
る。
【符号の説明】
10…半導体基板、 11、12…シリコ
ン酸化膜、13…シリコン窒化膜、 14、1
4′…多結晶シリコン膜、15…シリコン窒化膜、
16、16′…シリコン酸化膜、17…多結晶シ
リコン膜、 17′…側壁スペーサ、N、N1、
N2…コンタクト孔、 102…ソース/ドレイン領
域、21…キャパシタ領域、 23…ビット
線、25…活性領域、 110…誘電体
膜、30…シリコン基板、 31…フィール
ド絶縁膜、31−1…ソース/ドレイン領域、31−2
…ワード線、32…絶縁膜、 33…
シリコン窒化膜、34…多結晶シリコン膜、 3
7、37′…ストレージ電極、38…シリコン酸化膜、
38′…側壁スペーサ、10A、10B、1
0C…コンタクト孔、A′…内壁、
B′…外壁、50…半導体基板、 51
…フィールド絶縁膜、52…第1絶縁膜、
53…第2絶縁膜、54…第1導電膜、
55…第3絶縁膜、56…第4絶縁膜、
57…第2導電膜、58…第5絶縁膜、
59…第3導電膜、500…ホトレジスト膜、
501…第1不純物領域、502、502′…第2不
純物領域、503′…ビット線コンタクト孔、503…
ビット線、504…ワード線、 510…
誘電体膜、511…プレート電極、 586…
ゲート絶縁膜、587、588…絶縁膜、N1、N
1′、N2、N2′…コンタクト孔、P1…第1ストレ
ージ電極、 P2…第2ストレージ電極、P1a、
P2a…壁、 P2b…平らな面

Claims (8)

    【特許請求の範囲】
  1. 【請求項1】半導体基板上に、複数のフィールド絶縁膜
    と複数のワード線とを形成し、上記複数のワード線両側
    の上記半導体基板上に複数の第1及び第2不純物領域を
    形成し、上記複数の第1及び第2不純物領域の上に第1
    絶縁膜を形成し、上記複数の第1不純物領域の上の上記
    第1絶縁膜にビット線コンタクト孔を設け、複数のビッ
    ト線コンタクトを電気的に接続する複数のビット線を形
    成し、上記第1絶縁膜及び上記ビット線の上に第2絶縁
    膜を形成し、上記第1絶縁膜及び上記第2絶縁膜の所定
    の部分をエッチングして複数の第1コンタクト孔を形成
    する工程と、 上記複数の第1コンタクト孔に第1導電膜を形成し、上
    記第1導電膜上に第3絶縁膜を形成し、上記第3絶縁膜
    と上記第1導電膜と上記第2絶縁膜と上記第1絶縁膜と
    にエッチングを施して複数の第2コンタクト孔を形成す
    る工程と、 上記複数の第2コンタクト孔の側壁に第4絶縁膜を形成
    して上記複数の第2コンタクト孔と上記第1導電膜とを
    分離した後、上記第2コンタクト孔内及び上記第3絶縁
    膜上に第2導電膜を形成する工程と、 上記第2導電膜の所定の部分をエッチングした後、残存
    する上記第2導電膜の側面に複数の第5絶縁膜スペーサ
    を形成する工程と、 上記第2導電膜と、表面に露出している上記第1導電膜
    とにエッチングを施した後、全面に第3導電膜を形成す
    る工程と、 上記第3導電膜にエッチングを施し、上記複数の第5絶
    縁膜スペーサの側面に上記第3導電膜を残し、上記複数
    の第5絶縁膜スペーサを取り除き、複数の第1、第2ス
    トレージ電極を形成し、上記複数の第1、第2ストレー
    ジ電極の表面に誘電体膜とプレート電極とを形成する工
    程とを含む半導体デバイスの製造方法。
  2. 【請求項2】請求項1において、上記第1、第4、第5
    絶縁膜にSiO2を用いることを特徴とする半導体デバ
    イスの製造方法。
  3. 【請求項3】請求項1において、上記第2、第3絶縁膜
    にSi34を用いることを特徴とする半導体デバイスの
    製造方法。
  4. 【請求項4】請求項1において、上記第1、第2、第3
    導電膜に多結晶シリコンを用いることを特徴とする半導
    体デバイスの製造方法。
  5. 【請求項5】請求項1において、ビット線に多結晶シリ
    コンを用いることを特徴とする半導体デバイスの製造方
    法。
  6. 【請求項6】請求項3において、上記第2絶縁膜をエッ
    チング停止膜として利用して、上記第3導電膜に非等方
    性エッチングを施すことを特徴とする半導体デバイスの
    製造方法。
  7. 【請求項7】半導体基板と、上記半導体基板上に形成さ
    れた複数の絶縁膜と、複数のワード線と、上記複数のワ
    ード線の両側に形成された複数の第1及び第2不純物領
    域と、上記複数の第1不純物領域に形成された複数のビ
    ット線コンタクトと、上記複数のビット線コンタクトを
    電気的に接続する複数のビット線と、複数の奇数番目の
    上記第2不純物領域に形成された複数の第1ストレージ
    電極コンタクトと、上記複数の第1ストレージ電極コン
    タクトを電気的に接続する複数の第1ストレージ電極
    と、複数の偶数番の上記第2不純物領域に形成された複
    数の第2ストレージ電極コンタクトと、上記複数の第2
    ストレージ電極コンタクトを電気的に接続する複数の第
    2ストレージ電極と、複数の第1、第2ストレージ電極
    表面に形成された誘電体膜と、その上に形成されたプレ
    ート電極とを含む半導体デバイス。
  8. 【請求項8】請求項7において、複数の第2ストレージ
    電極が複数の第1ストレージ電極に囲まれていることを
    特徴とする半導体デバイス。
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