KR960012257B1 - 반도체 장치의 캐패시터 노드 제조방법 - Google Patents

반도체 장치의 캐패시터 노드 제조방법 Download PDF

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Abstract

내용없음

Description

반도체 장치의 캐패시터 노드 제조방법
제1도는 종래 반도체 장치의 캐패시터 노드 제조공정도.
제2도는 종래 반도체 장치의 메모리셀 레이아웃도.
제3도는 본 발명에 따른 반도체 장치의 캐패시터 노드 제조공정도.
제4도는 본 발명에 따른 반도체 장치의 메모리셀 레이아웃도.
* 도면의 주요부분에 대한 부호의 설명
20 : 반도체 기판 21 : 필드절연막
22,26,28 : 제1∼제3절연막 24,27,29 : 제1∼제3전도층
23,25 : 제1∼제2질화막 30 : 유전체
N1 : 제1노드콘택 N2 : 제2노드콘택
본 발명은 반도체 장치의 메모리셀 캐패시터 제조방법에 관한 것으로, 특히 메모리셀 한개의 캐패시터 노드(node)가 이웃한 셀의 캐패시터 노드 면적을 같이 공용하여 추가되는 마스킹 작업없이 셀당 캐패시터 면적을 극대화시킬 수 있도록 하는 반도체 장치의 캐패시터 노드 제조방법에 관한 것이다.
일반적으로 사용되는 반도체 장치의 메모리셀 캐패시터 노드 제조방법은 제1도에 도시된 바와 같이 먼저 반도체 기판(1)에 필드절연막(2)을 형성한 후 트랜지스터 등의 회로소자를 만든 다음 절연막(3)과 질화막(4)을 차례로 형성한 후 콘택홀을 형성한다.((a))도).
그 다음(b)도에서와 같이 상기 콘택홀에 전극 노드(STORAGE NODE)로 작용하는 하지전극으로 전도층(5)와 절연막(6) 및 질화막(7)을 차례로 증착하고 마스크 작업을 통해 상기 질화막(7)을 식각하여 노드를 분리하기 위한 콘택홀을 형성한다.
상기 공정 후(c)도에 도시된 바와같이 노드를 정의하기 위해 상기 질화막(7)을 마스크로 사용하여 포토공정을 통해 절연막(6)과 하지전극용 전도층(5)을 건식식각한 후 질화막(7)을 제거하고 잔여된 절연막(6)에 전도층(8)을 증착한 다음 상기 전도층(8)을 리액티브 이온식각(Reactive Ion Etch : RIE) 식각을 한 후 HF용액에 담구어 절연막(6)을 제거하게 되면 (d)도와 같이 실린더형의 스토리지 노드가 형성되고, 상기 스토리지 노드에 유전체막을 입혀 캐패시터 제조공정을 완료하게 된다.
이러한 종래 반도체 장치의 메모리셀 캐패시터 노드 제조방법은 제2도에 도시된 셀 레이아웃도에서 보는 바와같이 셀 한개당 노드(N1) 면적이 정의되어 캐패시터의 면적확보가 어려워 축전용량 증대에 한계가 있게 됨으로써 메모리셀을 고집적화하기에는 많은 문제점이 발생하게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 메모리셀 한개의 노드가 이웃한 셀의 노드면적을 공유토록하고, 추가되는 마스크 작업없이 셀당 캐패시터 면적을 극대화시킬 수 있도록 하는데 목적이 있는 것이다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 장치의 캐패시터 노드 제조방법은 반도체 기판상에 필드절연막과, 상기 반도체 기판과 필드절연막상에 제1절연막과 상기 제1절연막상에 제1질화막을 형성하는 공정과, 제1영역의 상기 제1절연막 및 제1질화막을 선택식각하여 제1노드콘택을 형성하는 공정고, 상기 제1노드콘택과 제1질화막상에 제1전도층과, 상기 제1전도층상에 제2질화막을 형성하고 제2영역의 상기 제2질화막, 상기 제1전도층, 제1질화막, 그리고, 상기 제1절연막을 선택 식각하여 제2노드콘택을 형성하는공정과, 상기 제2노드콘택의 측면에 제2절연막을 형성하고 상기 제2질화막과 상기 제2절연막을 포함하는 상기 제2콘택에 제2전도층을 형성하는 공정과, 상기 제2전도층을 선택식각하여 제2전도층 패턴을 형성하고 상기 제2전도층 패턴의 측면에 측벽을 형성하는 공정과, 상기 제2전도층 패턴 및 상기 측벽을 마스크로 하여 상기 제2질화막을 식각하고 상기 제2전도층 패턴의 일부와 노출된 상기 제1전도층을 식각하는 공정과, 상기 잔류하는 제2전도층 패턴, 상기 측벽, 그리고, 상기 제1질화막상에 제3전도층을 형성하고 상기 제3전도층을 식각하여 측벽의 측면에 상기 제3전도층을 잔류시키고 상기 측벽을 제거하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면에 의해 상세히 설명하면 다음과 같다.
제3도는 본 발명에 따른 반도체 장치의 캐패시터 노드 제조 공정도로서, 먼저, (a)도에서와 같이 반도체 기판(20)에 필드절연막(21)과 회로소자, 비트라인등을 형성시킨 다음 그 위에 제1절연막(22) 및 제1질화막(23)을 차례로 형성한다. 그리고, 노드영역을 정의하기 위해 상기 제1절연막(22) 및 제1질화막(23)을 식각하여 제1영역에 제1노드콘택(N1)을 형성한다.
그 다음, (b)도에 도시된 바와 같이 제1전도층(24)과 제2질화막(25)을 차례로 증착한 후 제2질화막(25)상에 포토레지스터(PR)를 도포하고 노광 및 현상하여 제2질화막(25)의 소정 부분을 노출시킨다.
상기 공정이 완료되면 (c)도에서와 같이 포토레지스터(PR)를 마스크로서 사용하여 제2질화막(25)의 노출된 부분을 건식식각하여 제2영역에 지2노드콘택(N2)을 형성한다. 상기 제2노드콘택(N2)을 형성한 다음 상기 제2노드콘택(N2)내에 제2졀연막(26)을 증착하고 리액티브 이온 식각을 실시하여 제1노드가 될 제1전도층(24)과 격리를 시킨다. 그리고, 제2노드콘택(N2)과 제2질화막(25)상에 제2전도층(27)을 증착한다.
그 다음, (d)도에 도시된 바와 같이 노드 마스크(NODE MASK)를 사용하여 제2전도층(27)을 식각 함으로서 제2노드를 형성하고, 제3절연막(28)을 증착하고 에치백하여 제2전도층(27) 측면에 측벽을 형성한다.
상기 단계 완료 후 (e)도에서와 같이 제2전도층(27)과 측벽(28)을 마스크로 하여 제2질화막(25)을 식각한다. 그리고, 상기 제2전도층(27)을 소정 두께가 되도록 리액티브 이온 식각한다. 이때, 상기 제1전도층(24)의 노출된 부분도 식각되어 제거된다. 상기에서 식가되지 않고 잔류하는 소정 두께의 제2전도층(27)은 제2노드로 이용된다. 그리고, 제2전도층(27), 측벽을 이루는 제3절연막(28) 및 제1질화막(24)상에 스토리지 노드형성을 위한 제3전도층(29)을 증착한다.
이후, 제3전도층(29)을 리액티브 이온 식각한 후 HF 용액에 담구어 제3절연막(28)을 습식식각으로 제거하여 (f)도에서와 같이 2중 실린더 형태의 스토리지 노드가 형성된다. 상기에서 제3절연막(28)은 제1전도층(24)과 접촉되어서 제1노드를 이루며, 또한, 제2전도층(27)과 접촉되어 제2노드를 이룬다.
상기 공정 후 스토리지 노드에 유전체(30)를 도포하면 제4도의 레이아웃도에서 도시된 바와 같이 제1노드와 제2노드가 중첩되어 셀 한개의 노드영역으로 2개의 셀 면적을 이용할 수 있게 된다.
이상에서 상술한 바와같이 본 발명은 2중 실린더형의 캐패시터 노드를 형성하여 한개 셀의 노드가 이웃셀의 노들 면적까지 서로 공유하게 되어 캐패시터 면적을 2배 이상 증가시킬 수 있으므로 반도체의 고집적화에 기여할 수 있는 것이다.

Claims (1)

  1. 반도체 기판상에 필드절연막과, 상기 반도체 기판과 필드절연막상에 제1절연막과 상기 제1절연막상에 제1질화막을 형성하는 공정과, 제1영역의 상기 제1절연막 및 제1질화막을 선택식각하여 제2드콘택을 형성하는 공정과, 상기 제1노드콘택과 제1질화막상에 제1전도층과, 상기 제1전도층상에 제2질화막을 형성하고 제2영역의 상기 제2질화막, 상기 제1전도층, 제1질화막, 그리고, 상기 제1절연막을 선택 식각하여 제1노드콘택을 형성하는 공정과, 상기 제2노드콘택의 측면에 제2절연막을형성하고 상기 제2질화막과 상기 제2절연막을 포함하는 상기 제2콘택에 제2전도층를 형성하는 공정과, 상기 제2전도층을 선택식각하여 제2전도층 패턴을 형성하고 상기 제2전도층 패턴의 측면에 측벽을 형성하는 공정과, 상기 제2전도층 패턴 및 상기 측벽을 마스크로 하여 상기 제2질화막을 식각하고 상기 제2전도층 패턴의 일부와 노출된 상기 제1전도층을 식각하는 공정과, 상기 잔류하는 제2전도층 패턴, 상기 측벽, 그리고, 상기 제1질화막상에 제3전도층을 형성하고 상기 제3전도층을 식가하여 측벽의 측면에 상기 제3전도층을 잔류시키고 상기 측벽을 제거하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 캐패시터 노드 제조방법.
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