KR100491420B1 - 반도체 소자의 캐패시터 형성 방법 - Google Patents
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Abstract
반도체 요소가 형성된 반도체 기판상에 워드라인을 형성하는 단계; 상기 워드라인을 포함한 전체 구조 상부에 제 1 층간 절연막, 제 1 전도막 및 제 2 층간 절연막을 순차로 형성하는 단계; 상기 제 2 층간 절연막, 제 1 전도막 및 제 1 층간 절연막의 일부를 제거하여 콘택홀을 형성하는 단계; 상기 콘택홀을 포함한 전체 구조 상부에 제 2 전도막을 형성한 후 패터닝하여 상기 제 1 및 제 2 전도막을 연결시키는 단계; 마스크 공정 없이 상기 제 2 층간 절연막을 제거하여 상기 제 1 및 제 2 전도막으로 이루어 진 하부 전극을 형성하는 단계; 상기 하부 전극을 포함한 전체 구조 상부에 유전막 및 상부 전극을 형성하는 단계를 포함하여 이루어 진 반체 소자의 캐패시터 형성 방법이 개시된다.
Description
본 발명은 반도체 소자의 캐패시터 형성 방법에 관한 것으로, 특히 SOC(Silicon On a Chip)소자에 적합한 반도체 소자의 캐패시터 형성 방법에 관한 것이다.
기존의 단품 DRAM 소자의 메모리 캐패시터를 형성하기 위한 방법의 한 예시로 도 1과 같은 실린더형 캐패시터가 사용되어 진다. 도 1의 구성을 개략적으로 살펴 보면, 반도체 기판(100)상부에 워드라인(200)이 형성된다. 워드라인(200)을 포함한 전체 구조 상부에 층간 절연막 및 습식 식각 방지막(300 및 400)이 형성된다. 습식 식각 방지막 및 층간 절연막(400 및 300)의 일부를 제거하는 일련의 공정에 의해 소스 콘택(500)을 형성한다. 소스 콘택(500)을 통해 소스(도시안됨)와 연결되는 실린더 형태의 하부 전극(600)을 형성하고 그 상부에 유전막(700)을 형성한다. 유전막을 포함한 전체 구조 상부에 전도막(800)을 증착하여 플레이트 전극을 형성하므로써 실린더형 캐패시터가 완성된다. 이러한 실린더형 캐패시터에 있어서, 캐패시터의 면적을 증가시키기 위해 실린더의 높이를 증가시키는 것이 일반적인 추세이다. 그러나 SOC와 같은 소자의 구현을 위해서는 DRAM부와 로직 회로부의 단차 완화를 위한 평탄화 공정이 요구되므로 실린더의 높이를 증가시키데는 한계가 있으며 깊은 메탈 콘택을 구현하기가 어려워 진다. 또한, 도 1과 같은 실린더형 캐패시터를 구현하기 위해서는 최소한 4개의 마스크 공정이 요구되므로 공정이 복잡해 지는 단점이 있다.
따라서 본 발명은 로직 소자 구현에 영향을 미치지 않고 보다 단순한 공정에 의해 캐패시터를 구현할 수 있는 반도체 소자의 캐패시터 형성 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 캐패시터 형성 방법은 반도체 요소가 형성된 반도체 기판상에 워드라인을 형성하는 단계;
상기 워드라인을 포함한 전체 구조 상부에 제 1 층간 절연막, 제 1 전도막 및 제 2 층간 절연막을 순차로 형성하는 단계;
상기 제 2 층간 절연막, 제 1 전도막 및 제 1 층간 절연막의 일부를 제거하여 콘택홀을 형성하는 단계;
상기 콘택홀을 포함한 전체 구조 상부에 제 2 전도막을 형성한 후 패터닝하여 상기 제 1 및 제 2 전도막을 연결시키는 단계;
마스크 공정 없이 상기 제 2 층간 절연막을 제거하여 상기 제 1 및 제 2 전도막으로 이루어 진 하부 전극을 형성하는 단계;
상기 하부 전극을 포함한 전체 구조 상부에 유전막 및 상부 전극을 형성하는 단계를 포함하여 이루어 진다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2a를 참조하면, 반도체 구성 요소가 형성된 반도체 기판(10)상부에 워드라인(20)이 형성된다. 워드라인(20)을 포함한 전체 구조 상부에 제 1 층간 절연막(30)이 형성된 후 평탄화 공정이 실시된다. 제 1 층간 절연막(30) 상부에 제 1 전도막(40)이 형성되고 그 상부에 캐패시터 하부 전극 극대화를 위한 제 2 층간 절연막(50)이 형성된다. 제 1 전도막(40)은 도 2d의 캐패시터 모양 형성 절연막의 습식 식각 공정시 절연막에 대한 식각 방지막의 역할을 할수 있을 만큼 두껍게 형성하는 것이 바람직하다.
도 2b를 참조하면, DRAM 캐패시터의 저장 노드 콘택(Storage node contact)을 위한 포토 마스킹 및 식각 공정에 의해 콘택홀(60)이 형성된다. 콘택홀(60)은 감광막 패턴(70)을 마스크로하여 제 2 층간 절연막(50), 제 1 전도막(40)및 제 1 층간 절연막(30)을 제거하여 형성한다. 이러한 콘택홀(40)은 건식 식각 공정 진행 후 약한 HF 용액이나 BOE등으로 산화막을 선택적으로 제거할 수 있는 습식 식각 공정에 의해 형성된다. 이 공정의 목적은 저장 노드 콘택의 콘택홀을 약간 크게하여 하부 전도층의 매립을 용이하게 하는 것과 하부 전도층 간의 연결 특성을 좋게 하기 위해서이다. 따라서 캐시시터 절연막은 제 1 층간 절연막(30)보다 습식 식각율이 빠른 물질을 선택할 수 있다.
도 2c와 관련하여, 감광막 패턴(70)이 제거되고 전체 구조 상부에 제 2 전도막(80)이 형성된다. 제 2 전도막(80)의 두께는 제 1 전도막(40)의 두께보다 두껍게 형성하는 것이 바람직하다. 이후 포토 마스킹 공정 및 식각 공정에 의해 제 2 전도막(80)을 패터닝한다. 이 공정에 의해 제 1 및 제 2 전도막(40 및 80)이 서로 연결된다. 제 2 전도막(80)의 패터닝 후 제 2 층간 절연막(50)을 전부 또는 일부를 건식 식각할 수 있다.
도 2d를 참조하면, 도 2c 공정에서 사용된 감광막 패턴(도시안됨)을 제거한 후 제 2 층간 절연막(50)을 습식 식각 공정에 의해 전부 제거한다.
도 2e를 참조하면, 캐패시터 간의 절연을 위해 노출된 제 1 전도막(40)을 전면 식각 공정에 의해 제거한다. 그로인하여 제 1 및 제 2 하부 전극(90 및 100)이 완성된다.
도 2f를 참조하면, 캐패시터 유전막(110)을 전체 구조 상부에 형성하고 그 상부에 상부 전극(120)을 형성한다. 유전막(110)은 산화막, 질화막, Al2O3, HFO2
및 강유전체막 중 어느 하나가 사용된다. 상부 전극(120)을 포함한 전체 구조 상부에 비트라인 간의 절연을 위한 제 3 층간 절연막(130)을 형성하고 평탄화 공정을 진행한 다음 비트라인 콘택을 형성한다. 그로인하여 2개의 플레이트를 갖는 캐패시터가 완성된다.
상술한 공정에 있어서, 제 1 및 제 2 전도막(40 및 80), 상부 전극(120)각각은 Poly-Si, Ti, TiN, W, Pt, Al 및 Cu 중 하나로 형성되는 것이 바람직하다. 제 1 및 제 2 전도막(40 및 80)이 Poly-Si로 형성될 경우 표면 처리 공정을 실시하는 것이 바람직하며, 표면처리 공정은 HSG 및 MPS를 이용하여 실시된다. 또한 상기 제 1 및 제 2 전도막(40 및 80)형성 전에 세정 공정을 실시 할 수 있다.
또한, 상술한 콘택홀을 형성한 후 후처리 과정을 통해서, 제 2 층간 절연막의 일부를 제거하는 방식에 있어서, 콘택홀 형성을 위한 식각 후 세정 공정을 실시하거나 제 2 전도막의 증착 전 세정 공정을 실시할 수도 있다.
더욱이, 제 2 층간 절연막의 식각율이 제 1 층간 절연막에 비해서 상대적으로 빠른 이용 가능한 모든 종류의 절연막을 이용하여 콘택홀의 일부를 증가시킬 수 있다.
전술한 상부 전극을 형성하기 위한 포토 마스킹 공정을 진행하기 위한 레티클(Reticle) 제작에 있어서, 메모리 소자의 비트라인 연결을 위한 메탈콘택 형성 공정을 용이하게 하기 위해서 비트라인 콘택이 형성될 지역의 상부 전극을 일부 제거 할 수 있도록 제작 하는 것이 바람직하다.
도 3은 종래 기술에 따른 캐패시터와 본 발명에 따른 캐패시터의 캐패시턴스 값을 비교 설명하기 위한 그래프이다.
도 3에 있어서, 종래의 실린더형 캐패시터의 높이에 따른 캐패시턴스 특성을 후속 메탈 콘택 깊이의 함수로 나타내것이며, 캐패시턴스 값은 동일한 면적의 캐패시터 하부 전극 레이 아웃을 가진다고 보고 계산한 결과이다. 도 3에 도시된 바와 같이 다소 낮은 메탈 콘택 깊이에서 다소 낮은 캐패시터의 높이에서 본 발명에서 제안한 캐패시터의 캐패시턴스가 훨씬 큼을 알 수 있다. 도 3에 있어서, 선(c-1)은 한개의 플레이트 구성을 갖는 경우, 선(c-5)은 한개의 실린더를 갖는 경우, 선(c-6)은 2개의 실린더를 갖는 경우, 선(c-2)은 2개의 플레이트를 갖는 경우의 캐패시턴스 값을 각각 나타내는데, 선(c-2)이 본 발명의 경우이다.
상술한 바와 같이 본 발명에 의하면 기존의 실린더형 캐패시터 형성 공정에 비해서 포토마스크 공정이 감소하므로 공정 기간과 단가를 절감할 수 있을 뿐만 아니라 충분한 캐패시턴스 값을 확보하기 위해 필요 이상의 캐패시터 높이가 필요치 않아 아주 효과적으로 SOC 소자 구현을 위한 DRAM 집적 공정이 가능하게 된다. 이렇게 제조된 SOC제품에 탑재된 DRAM의 밀도는 기존의 단품 DRAM에 비하여 집적도가 떨어지지만 현재 개발중인 MOS캐패시터를 메모리 소자로 사용한 소자(MPDL: Mergyed Planar DRAM and Logic)에 비해서는 동일 구현 기술상에서 거의 두배에서 세배 정도의 메모리 집적이 가능하기 때문에 MPDL과 MDL(Merged DRAM and Logic)의 중간 정도의 메모리 소자를 탑재한 SOC 제품(MXDL: Mergyed DRAM and Logic)을 위한 필수적인 캐패시터 형성공정으로 예상된다.
도 1은 종래의 캐패시터 형성 방법을 설명하기 위한 단면도.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 캐패시터 형성 방법을 설명하기 위한 단면도.
도 3은 종래 기술에 따른 캐패시터와 본 발명에 따른 캐패시터의 캐패시턴스 값을 비교 설명하기 위한 그래프.
* 도면의 주요 부분에 대한 부호의 설명
10: 반도체 기판 20: 워드라인
30, 50 및 130: 층간 절연막
40: 제 1 전도막 60: 콘택홀
70: 감광막 패턴 80: 제 2 전도막
90 및 100: 제 1 및 제 2 하부전극
110: 유전막 120: 상부 전극
Claims (10)
- 반도체 요소가 형성된 반도체 기판상에 워드라인을 형성하는 단계;상기 워드라인을 포함한 전체 구조 상부에 제 1 층간 절연막, 제 1 전도막 및 제 2 층간 절연막을 순차로 형성하는 단계;상기 제 2 층간 절연막, 제 1 전도막 및 제 1 층간 절연막의 일부를 제거하여 콘택홀을 형성하는 단계;상기 콘택홀을 포함한 전체 구조 상부에 제 2 전도막을 형성한 후 패터닝하여 상기 제 1 및 제 2 전도막을 연결시키는 단계;마스크 공정 없이 상기 제 2 층간 절연막을 제거하는 단계;마스크 공정 없이 상기 제 2 전도막을 식각 패턴으로 하여 상기 제 1 전도막을 식각하여, 상기 패터닝된 제1 및 제2 전도막으로 이루어진 하부전극을 형성하는 단계; 및상기 하부 전극을 포함한 전체 구조 상부에 유전막 및 상부 전극을 형성하는 단계를 포함하여 이루어 진 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
- 제 1 항에 있어서,상기 유전막은 산화막, 질화막, Al2O3, HFO2 및 강유전체막 혹은 상기 유전막의 적층중 어느 하나 인 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
- 제 1 항에 있어서,상기 제 1 및 제 2 전도막, 상기 상부 전극 각각은 Poly-Si, Ti, TiN, W, Pt, Al 및 Cu 혹은 상기 전도막의 적층 중 하나 인 것을 특징으로하는 반도체 소자의 캐패시터 형성 방법.
- 제 1 항에 있어서,상기 제 1 및 제 2 전도막이 Poly-Si로 형성될 경우 표면 처리 공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
- 제 5 항에 있어서,상기 표면처리 공정은 HSG 및 MPS를 이용하여 실시되는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
- 제 1 항에 있어서,상기 제 1 및 제 2 전도막 증착 공정 전에 각각 세정 공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
- 제 1항에 있어서,상기 제 2 층간 절연막은 습식 식각 공정에 의해 제거되는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
- 제 1항에 있어서,상기 콘택홀 형성을 위한 식각 후 세정 고정을 실시하거나 상기 제 2 전도막의 증착 전 세정 공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
- 제 1항에 있어서,상기 제 2 층간 절연막의 식각율이 상기 제 1 층간 절연막에 비해서 상대적으로 빠른 이용 가능한 모든 종류의 절연막을 이용하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
- 제 1항에 있어서,메모리 소자의 비트라인 연결을 위한 메탈콘택 형성 공정을 용이하게 하기 위해 비트라인 콘택이 형성될 지역의 상기 상부 전극의 일부를 제거 하는 단계를 더 포함 하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
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