KR100476399B1 - 반도체 장치의 캐패시터 제조방법 - Google Patents

Abstract

본 발명은 저비용으로 균일한 캐패시터 용량을 안정적으로 확보할 수 있는 3차원 구조의 캐패시터의 제조방법을 제공하기 위한 것으로, 이를 위한 본 발명의 일 측면에 따르면, 반도체 기판상에 캐패시터 형성을 위한 절연막을 형성하는 단계; 캐패시터가 형성될 영역의 상기 절연막을 선택적으로 제거하여 캐패시터 홀패턴을 형성하는 단계; 상기 캐패시터 홀 패턴을 따라 하부전극용 폴리실리콘막을 상기 기판 전면에 형성하는 단계; 상기 캐패시터 홀이 매립되도록 상기 하부전극용 폴리실리콘막 상에 감광막을 형성하는 단계; 노광 및 현상공정을 이용하여 상기 캐패시터 홀내부에 소정의 깊이만큼 상기 감광막을 남기는 단계; 상기 하부전극용 폴리실리콘막을 에치백하여 단위 캐패시터 별로 분리하는 단계; 및 상기 하부전극용 폴리실리콘막 상에 반구형 실리콘 그레인을 형성하는 단계를 포함하는 반도체 장치의 캐패시터 제조방법이 제공된다.

Description

반도체 장치의 캐패시터 제조방법{Method for making capacitor in semiconductor device}

본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 반도체 장치의 캐패시터 제조방법에 관한 것이다.

반도체 소자, 특히 DRAM(Dynamic Random Access Memory)의 반도체 메모리의 집적도가 증가함에 따라 정보 기억을 위한 기본 단위인 메모리 셀의 면적이 급격하게 축소되고 있다. 이러한 메모리 셀 면적의 축소는 셀 캐패시터의 면적 감소를 수반하여, 센싱 마진과 센싱 속도를 떨어뜨리고, α-입자에 의한 소프트 에러(Soft Error)에 대한 내구성이 저하되는 문제점을 유발하게 된다. 따라서, 제한된 셀 면적에서 충분한 정전용량을 확보할 수 있는 방안이 필요하게 되었다.

이 중에서 전극의 표면적을 넓히는 방안이 제일 먼저 고려되어 왔다. 콘케이브(concave) 구조, 실린더(sylinder) 구조, 다층 핀(fin) 구조 등과 같은 3차원 구조의 캐패시터는 모두 제한된 레이아웃 면적에서 전극의 유효 표면적을 증대시키기 위하여 제안된 것이다. 그러나, 반도체 소자가 점점더 초고집적화 되면서 전극의 유효 표면적을 증대시키기 위한 3차원 구조의 캐패시터를 만드는데 한계를 보이고 있다.

도1a 내지 도1e는 종래 기술에 의한 콘케이브형 캐패시터 제조방법 및 문제점을 보여내는 공정단면도이다. 이하 도면을 참조하여 종래 기술의 의한 콘케이브형 캐패시터 제조방법과 문제점을 설명한다.

먼저 도1a에 도시된 바와 같이, 활성영역(11)이 형성된 반도체기판(10)상에 층간절연막(12)을 형성한 후, 층간절연막(12)을 관통하여 반도체기판(10)의 활성영역과 연결되는 스토리지노드(storage node) 콘택플러그(13)를 형성한다.

이어서 콘케이브형 캐패시터를 형성하기 위한 캐패시터 절연막(14)을 형성하고, 캐패시터 홀 형성을 위한 제1 감광막 패턴(15)을 형성한다.

이어서 도1b에 도시된 바와 같이, 제1 감광막 패턴(15)에 따라 캐패시터절연막을 선택적으로 제거하여 캐패시터홀(16)을 형성한다.

이어서 도1c에 도시된 바와 같이, 캐패시터홀(16)을 따라 하부전극용 전도막(17)을 형성한다.

이어서 도1d에 도시된 바와 같이, 하부전극용 전도막(17)을 덮도록 제2 감광막(18)을 형성한다. 제2 감광막은 이웃한 캐패시터의 하부전극을 분리하는 후속공정을 위하여 형성하는 것이다.

이어서 도1e에 도시된 바와 같이, 제2 감광막이 캐패시터홀 내부만 남도록 부분 에치백(etch back)하여 제거한다. 그러나 이때 반도체 공정의 미세화로 인해제2 감광막의 단차 콘트롤(control)이 어렵고, 이로 인해 후속 공정에서 캐패시터의 용량에 대한 균일성을 확보하기가 어려워진다. 이에 대해서는 도1f의 'A'에 도시되어 있다.

따라서 근래에는 일정한 두께를 동시에 연마할 수 있는 화학적기계적 연마공정을 제2 감광막(18)을 제거하는 공정에 사용하고 있다.

도2a 및 도2b는 종래 기술에 의한 캐패시터 제조방법에 화학적기계적 연마 공정을 나타내는 단면도이다.

도2a에 도시된 바와 같이, 화학적기계적 연마 공정으로 제2 감광막(18)을 제거하면 기판상의 구조물이 같은 단차를 가질수 있게 되어, 후속공정에서 캐패시터의 용량에 대한 균일성을 확보할 수가 있다.

그러나, 화학적기계적 연마공정을 이용하여 제2 감광막(18)을 제거하게 되면, 도1e의 'B'처럼 화학적기계적연마시에 발생하는 패턴 조각들에 의해 브릿지 현상이 생기고, 이때 발생하는 브릿지 현상으로 이웃한 캐패시터간에 단락이 되면 반도체 장치의 동작에러를 유발하게 된다.

또한 화학적기계적연마 공정은 그 특성상 연마시 구조물 표면에 스크래치(scrach)가 생길수 있고, 이 때 필수적으로 사용되는 슬러리에 기인한 불량이 생길수 있으며, 화학적 기계적 연마 공정은 종래에 주로 사용하던 에칭공정에 비해서 공정 비용이 고가인 문제점도 있다.

따라서 화학적 기계적 연마공정을 사용하지 않고, 종래의 공정만으로 균일한 감광막을 형성하는 공정이 필요하다.

본 발명은 저비용으로 균일한 캐패시터 용량을 안정적으로 확보할 수 있는 3차원 구조의 캐패시터의 제조방법을 제공함을 그 목적으로 한다.

상기의 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 반도체 기판상에 캐패시터 형성을 위한 절연막을 형성하는 단계; 캐패시터가 형성될 영역의 상기 절연막을 선택적으로 제거하여 캐패시터 홀패턴을 형성하는 단계; 상기 캐패시터 홀 패턴을 따라 하부전극용 폴리실리콘막을 상기 기판 전면에 형성하는 단계; 상기 캐패시터 홀이 매립되도록 상기 하부전극용 폴리실리콘막 상에 감광막을 형성하는 단계; 노광 및 현상공정을 이용하여 상기 캐패시터 홀내부에 소정의 깊이만큼 상기 감광막을 남기는 단계; 상기 하부전극용 폴리실리콘막을 에치백하여 단위 캐패시터 별로 분리하는 단계; 및 상기 하부전극용 폴리실리콘막 상에 반구형 실리콘 그레인을 형성하는 단계를 포함하는 반도체 장치의 캐패시터 제조방법이 제공된다.

본 발명은 3차원 구조의 캐패시터 제조방법에서, 이웃한 캐패시터 간의 하부전극 분리를 위해 캐패시터홀에 남기는 감광막을 블랭크 노광(Blank exposure)으로 남기고, 이후 하부전극용 전도막을 에치백 공정을 실시하여 이웃한 캐패시터간의 하부전극을 분리하는 캐패시터 제조방법에 관한 것이다.

캐패시터의 홀 사이즈가 작고 깊이가 깊은 경우, 도포된 감광막을 노광장치를 이용한 블랭크 노광 및 현상공정을 실시하면 캐패시터 홀의 내부에는 감광막이 남아있는 현상을 이용한 것으로 이를 이웃한 캐패시터 하부전극간의 분리에 사용하면 공정단순화가 가능하게 된다.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.

도3a 내지 도3f는 본 발명의 바람직한 실시예에 따른 반도체 장치의 캐패시터 제조방법을 나타내는 공정단면도이다. 이하 도면을 참조하여 본 발명의 실시예에 따른 반도체 장치의 캐패시터 제조방법을 설명한다.

먼저 도3a에 도시된 바와 같이, 활성영역(31)이 형성된 반도체기판(30)상에 층간절연막(32)을 형성한 후, 층간절연막(32)을 관통하여 반도체기판(30)의 활성영역과 연결되는 스토리지노드 콘택플러그(33)를 형성한다.

이어서 콘케이브형 캐패시터를 형성하기 위한 캐패시터 절연막(34)을 형성하고, 캐패시터 홀 형성을 위한 제1 감광막패턴(35)을 형성한다.

이어서 도3b에 도시된 바와 같이, 제1 감광막패턴(35)에 따라 캐패시터 절연막(34)을 선택적으로 제거하여 캐패시터홀 패턴(36)을 형성한다.

이어서 도3c에 도시된 바와 같이, 캐패시터홀 패턴(36)을 따라 하부전극용 전도막(37)을 형성한 다음, 캐패시터 홀 패턴(36)이 매립되도록 하부전극용 전도막 (37)상에 제2 감광막(38)을 형성한다. 제2 감광막(38)은 이웃한 캐패시터 간의 하부전극을 분리하는 후속공정을 위하여 형성하는 것이다.

이어서 도3d에 도시된 바와 같이, 장파장의 노광(lithography)장치를 이용하여 마스크 없이 블랭크(blank) 노광 및 현상공정을 이용하여 캐패시터 홀 패턴(36) 내부에 소정의 깊이만큼 제2 감광막(38)을 남긴다.

여기서 캐패시터 홀패턴의 폭이 좁고 깊이가 깊은 경우 일정깊이 이상에서는 노광 에너지를 증가해도 노광이 않되고 감광막이 남아 있어, 이 때 남은 감광막이 후속 스토리지 노드를 위한 하부전극용 전도막의 에치백 공정에 베리어 역할이 가능한 현상을 이용한 것이며, 노광장비를 이용하면 베리어 막으로 사용되는 감광막에 대한 단차 콘트롤이 가능하다.

이어서 도3e에 도시된 바와 같이, 하부전극용 전도막(37))을 에치백하여 이웃한 캐패시터간의 하부전극(39)이 절연되도록 한다. 이어서 도3f에 도시된 바와 같이, 제2 감광막(38)을 제거한다.

도4a 및 도4b는 본 발명에 따라 제조된 캐패시터의 공정 단면을 보여주는 전자현미경 사진이다.

도4a는 노광장비를 이용하여 감광막을 블랭크 노광 및 현상후의 공정단면이고, 도4b는 하부전극용 전도막을 에치백한 후의 공정단면을 보여준다.

도4a 및 도4b를 참조하며 살펴보면 캐패시터홀 패턴에 감광막이 일정한 깊이 만큼 잔류된 것을 볼 수 있고, 화학적 기계적 연마공정으로 하부전극을 분리할 때 생기는 브릿지 현상이 없음을 알 수 있다.

또한 본 발명은 캐패시터의 표면적을 늘리기 위해 스토리지 노드에 반구형 실리콘그레인을 형성하는 캐패시터 제조방법에 적용할 수도 있다.

이상에서 설명한 본 발명은, 전술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형및 변경이 가능함이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.

본 발명에 의해 안정적이고 균일한 용량의 캐패시터를 제조할 수 있어 저비용으로 공정 안정도를 향상시킬수 있다.

도1a 내지 도1f는 종래 기술에 의한 반도체 장치의 캐패시터 제조방법을 나타내는 공정단면도.

도2a 및 도2b는 화학적기계적연마 공정을 실시하여 캐패시터를 제조할 때의 공정단면도와 그 문제점을 나타내는 공정단면도.

도3a 내지 도3f는 본 발명의 바람직한 실시예에 따른 반도체 장치의 캐패시터 제조방법을 나타내는 공정단면도.

도4a 및 도4b는 본 발명에 따라 제조된 캐패시터의 공정 단면을 보여주는 전자현미경 사진.

* 도면의 주요부분에 대한 부호의 설명 *

30 : 기판

31 : 층간절연막

32 : 소스/드레인 영역

33 : 스토리지 노드 콘택플러그

34 : 캐패시터 절연막

35 : 제1 감광막

36 : 캐패시터 홀

37 : 하부전극용 전도막

38 : 제2 감광막

39 : 하부전극

Claims (3)

1. 삭제
2. 삭제
3. 반도체 기판상에 캐패시터 형성을 위한 절연막을 형성하는 단계;

   캐패시터가 형성될 영역의 상기 절연막을 선택적으로 제거하여 캐패시터 홀패턴을 형성하는 단계;

   상기 캐패시터 홀 패턴을 따라 하부전극용 폴리실리콘막을 상기 기판 전면에 형성하는 단계;

   상기 캐패시터 홀이 매립되도록 상기 하부전극용 폴리실리콘막 상에 감광막을 형성하는 단계;

   노광 및 현상공정을 이용하여 상기 캐패시터 홀내부에 소정의 깊이만큼 상기 감광막을 남기는 단계;

   상기 하부전극용 폴리실리콘막을 에치백하여 단위 캐패시터 별로 분리하는 단계; 및

   상기 하부전극용 폴리실리콘막 상에 반구형 실리콘 그레인을 형성하는 단계

   를 포함하는 반도체 장치의 캐패시터 제조방법.