KR100593745B1 - 캐패시터의 스토리지 노드 형성방법 - Google Patents

캐패시터의 스토리지 노드 형성방법 Download PDF

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Abstract

캐패시터의 스토리지 노드 형성방법을 제공한다. 이 방법은 반도체기판에 셀 영역 및 주변회로 영역을 구비한다. 상기 셀 영역 및 주변회로 영역의 상기 반도체기판 상에 층간절연막을 형성한다. 상기 셀 영역의 상기 층간절연막을 관통하는 매립 콘택 플러그들을 형성한다. 상기 셀 영역 및 주변회로 영역의 반도체기판 상에 몰딩막을 형성한다. 상기 셀 영역의 상기 몰딩막을 패터닝하여 상기 매립 콘택 플러그들을 노출시키는 스토리지 노드홀들을 형성한다. 상기 스토리지 노드홀들을 갖는 반도체기판 상에 콘포말한 스토리지 노드막을 형성한다. 상기 스토리지 노드막을 갖는 반도체기판 상에 감광막을 형성한다. 이때, 상기 셀 영역의 감광막은 상기 주변회로 영역의 감광막 보다 낮은 높이로 형성된다. 스캐터링 바를 갖는 레티클을 이용하여 상기 반도체기판을 노광한다. 이때, 상기 스캐터링 바는 상기 레티클에서 상기 셀 영역에 대응되는 위치에 형성된다. 상기 반도체기판을 현상하여 상기 감광막의 노광된 영역을 제거하여 상기 스토리지 노드막을 일부 노출시킨다. 이때, 상기 스토리지 노드홀들 내의 상기 감광막은 그대로 유지된다. 상기 노출된 스토리지 노드막을 갖는 반도체기판을 에치백하여 스토리지 노드들을 분리한다.
스토리지 노드, 스캐터링 바, 레티클, 노광에너지, 감광막, 에치백

Description

캐패시터의 스토리지 노드 형성방법{Method of fabricating storage node of capacitor}
도 1a 내지 도 1d는 종래기술에 따른 에치백 방법에 의한 캐패시터의 스토리지 노드 형성방법을 설명하기 위한 단면도들이다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 캐패시터의 스토리지 노드 형성방법을 설명하기 위한 단면도들이다.
도 3은 종래기술 및 본 발명의 실시예에 따른 주변회로 영역 및 셀 영역의 노광에너지를 비교한 그래프이다.
본 발명은 반도체소자 제조 분야에 관한 것으로, 특히 캐패시터의 스토리지 노드 형성방법에 관한 것이다.
일반적으로 반도체 메모리 소자, 특히 디램(DRAM;Dynamic Random Access Memory)은 단위 셀의 캐패시터에 데이터를 저장하는 메모리 장치이다. 즉, 상기 디램의 단위 셀은 직렬연결된 하나의 억세스 트랜지스터 및 하나의 셀 캐패시터로 구성된다. 그러나, 디램의 집적도가 증가함에 따라 단위 셀의 면적도 급격하게 줄어 들어 캐패시터의 정전 용량이 감소하게 된다. 이러한 캐패시터의 정전 용량은 데이터의 저장 능력을 의미하며 정전용량이 작은 경우에는 데이터를 저장한 후 다시 읽고자 할 때 잘못 읽어내는 오류가 발생하기도 한다. 따라서, 고성능 디램을 구현하기 위해서는 상기 캐패시터의 용량을 증가시켜야 한다.
제한된 셀 면적 내에서 셀 캐패시터의 용량(Cc)을 증가시키기 위한 방법은 Cc=εA/d (ε:유전율, A:표면적, d:유전체 두께)와 같이, 첫째는 유전체의 두께(d)를 감소시키는 방법, 둘째는 캐패시터의 유효 표면적(A)을 증가시키는 방법, 셋째는 유전율(ε)이 높은 재료를 사용하는 방법이 고려될 수 있다.
종래에는 캐패시터 용량을 확보하기 위한 일환으로, 높은 유전 상수를 가지는 물질, 예컨대, Ta2O5 나 BST((Ba,Sr)TiO3)와 같은 물질을 유전체막으로 사용하고 있다. 그러나, 상기 유전체막을 사용할 경우 기존에 전극으로 사용되던 폴리실리콘막을 캐패시터 전극으로 사용하기가 어렵게 된다. 왜냐하면, 유전체막의 두께가 감소하게 되면, 터널링이 발생하여 누설 전류가 발생되기 때문이다. 이에 따라, 고유전체막 또는 강유전체막을 유전체막으로 사용하는 경우, 일함수가 매우 높은 백금(Pt), 루테늄(Ru), 이리듐(Ir), 로듐(Rh), 오스뮴(Os)등과 같은 귀금속 물질을 캐패시터의 전극 물질로 이용하거나, 또는 TiN등의 전도성 화합물을 캐패시터 전극 물질로 이용하고 있다.
종래에는 셀 캐패시터의 스토리지 노드를 분리하기 위해서 일반적으로 스토리지 노드홀을 완전히 채우는 충분한 두께의 희생층을 형성하고, 상기 희생층의 일 부를 CMP 또는 에치백에 의하여 제거함으로써, 스토리지 노드막을 복수의 스토리지 노드들로 분리시킨다. 그런데, 일반적으로 스토리지 노드막을 폴리실리콘으로 사용하는 경우에는 평탄화하여 스토리지 노드들을 분리하기 위해서 CMP 공정이 도입되고 있으나, 금속일 경우에는 이에 맞는 금속 CMP장비 도입에 비용이 증가하며, 슬러리 개발도 필요하다. 또한 기존 공정과의 혼용에도 문제가 있으므로 에치백 공정으로 초기 비용 및 시간을 절약할 수 있다.
도 1a 내지 도 1d는 종래기술에 따른 에치백 방법에 의한 캐패시터의 스토리지 노드 형성방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 반도체기판(10)에 셀 영역(C) 및 주변회로 영역(P)이 한정된다. 상기 반도체기판(10) 상에 층간절연막(15)을 형성한다. 상기 층간절연막(15)은 산화막으로 형성한다. 상기 층간절연막(15)을 형성하기 전에 상기 반도체기판(10) 상에 도시되어 있지 않지만 공정이 완료된 트랜지스터들 및 비트라인이 형성되어져 있다. 상기 층간절연막(15)을 패터닝하여 상기 반도체기판(10)의 소정영역들을 노출시키는 매립 콘택 홀들을 형성한다. 상기 매립 콘택 홀들 내에 매립 콘택 플러그들(20)을 형성한다. 상기 매립 콘택 플러그들(20)을 갖는 반도체기판 상에 식각저지막(25) 및 몰딩막(30)을 차례로 형성한다. 상기 식각저지막(25)은 실리콘질화막으로 형성한다. 상기 몰딩막(30)은 산화막으로 형성한다. 상기 몰딩막(30) 및 상기 식각저지막(25)을 차례로 패터닝하여 상기 매립 콘택 플러그들(20)을 노출시키는 스토리지 노드홀들(35)을 형성한다.
도 1b를 참조하면, 상기 스토리지 노드홀들(35)을 갖는 반도체기판 상에 콘 포말한 스토리지 노드막(40)을 형성한다. 상기 스토리지 노드막(40)은 TiN 물질로 형성할 수 있다.
상기 스토리지 노드막(40)을 갖는 반도체기판 상에 상기 스토리지 노드홀들(35)을 완전히 채우기 위하여 충분한 두께의 감광막(45)을 도포한다. 이때, 상기 스토리지 노드홀들(35)이 형성된 셀 영역(C)에서는 스토리지 노드홀들(35) 내로 감광막이 들어감에 따라 상기 주변회로 영역(P)보다 감광막의 높이가 낮게 형성되어 전체적으로 단차가 발생한다.
상기 감광막(45)을 갖는 반도체기판을 레티클을 이용하지 않거나 또는 블랭크 레티클(blank reticle;BR)을 이용하여 노광한다. 이때, 상기 노광에너지 조건은 상기 주변회로 영역(P)의 감광막(45)이 현상 후 모두 제거될 수 있는 조건으로 행해진다.
도 1c를 참조하면, 상기 노광된 반도체기판을 현상한다. 그 결과, 상기 주변회로 영역(P)의 감광막(45)은 모두 제거되며, 상기 셀 영역(C)은 상부 감광막(45)은 모두 제거되고, 상기 스토리지 노드홀(35)내의 감광막(45)까지 일부 리세스 되어 상기 스토리지 노드홀(35)의 상층부(R)가 노출되는 리세스된 감광막(45a)이 형성 된다.
도 1d를 참조하면, 상기 현상된 반도체기판을 스토리지 노드들을 분리하기 위하여 에치백(etch back)공정을 실시한다. 그 결과, 상기 스토리지 노드막(40)의 노출된 부분들이 식각되어 상부 노드들이 분리된 스토리지 노드들(40a)이 형성된다. 이때, 상기 리세스된 감광막(45a)으로 채워 지지 않은 상기 스토리지 노드홀 (35)의 상층부(R) 영역의 상기 스토리지 노드막(40)은 에치백에 의해 제거된다. 그 결과, 상기 스토리지 노드들(40a)의 높이가 상기 몰딩막(30)의 높이에 비해 상대적으로 낮아지게 된다. 결론적으로 캐패시터의 면적이 감소하게 되어 캐패시터의 정전용량이 줄어들게 된다.
상술한 바와 같이, 캐패시터의 스토리지 노드의 노드 분리 시에는 셀 영역(C)과 주변회로 영역(P) 간의 감광막의 도포 시에 감광막의 두께의 차이가 있어, 후속 스토리지 노드막을 에치백 할 때 스토리지 노드의 상부가 과도하게 식각되어 캐패시터의 정전용량을 줄일 수 있게 된다.
따라서, 감광막의 현상 시 스토리지 노드홀 내의 감광막의 손실을 최대한 줄일 수 있는 캐패시터의 제조방법에 대한 연구가 절실히 요구된다.
본 발명이 이루고자 하는 기술적 과제는, 스토리지 노드들을 분리하는 공정에서 감광막을 도포하고 감광막을 노광 및 현상 시 스토리지 노드홀 내의 감광막의 손실을 최대한 줄여 스토리지 노드들의 높이를 충분히 확보할 수 있는 캐패시터의 스토리지 노드 형성방법을 제공하는 데 있다.
본 발명의 실시예들은 캐패시터의 스토리지 노드 형성방법을 제공한다. 이 방법은 반도체기판에 셀 영역 및 주변회로 영역을 구비한다. 상기 셀 영역 및 상기 주변회로 영역의 상기 반도체기판 상에 층간절연막을 형성한다. 상기 셀 영역의 상기 층간절연막을 관통하는 매립 콘택 플러그들을 형성한다. 상기 셀 영역 및 상기 주변회로 영역의 반도체기판 상에 몰딩막을 형성한다. 상기 셀 영역의 상기 몰딩막을 패터닝하여 상기 매립 콘택 플러그들을 노출시키는 스토리지 노드홀들을 형성한다. 상기 스토리지 노드홀들을 갖는 반도체기판 상에 콘포말한 스토리지 노드막을 형성한다. 상기 스토리지 노드막을 갖는 반도체기판 상에 감광막을 형성한다. 이때, 상기 셀 영역의 상기 감광막은 상기 주변회로 영역의 상기 감광막 보다 낮은 높이로 형성된다. 스캐터링 바(scattering bar)를 갖는 레티클(reticle)을 이용하여 상기 반도체기판을 노광한다. 이때, 상기 스캐터링 바는 상기 레티클에서 상기 셀 영역에 대응되는 위치에 형성된다. 상기 반도체기판을 현상하여 상기 감광막의 노광된 영역을 제거하여 상기 스토리지 노드막을 일부 노출시킨다. 이때, 상기 스토리지 노드홀들 내의 상기 감광막은 그대로 유지된다. 상기 노출된 스토리지 노드막을 갖는 반도체기판을 에치백하여 스토리지 노드들을 분리한다.
상기 층간절연막 및 상기 몰딩막 사이에 식각저지막을 더 형성할 수 있다.
상기 스토리지 노드막은 금속막 또는 전도성 화합물로 형성될 수 있다. 바람직하게는, 상기 스토리지 노드막은 TiN막일 수 있다.
상기 감광막은 상기 스토리지 노드홀을 모두 채우는 것이 바람직하다.
상기 스캐터링 바를 갖는 레티클을 이용하여 상기 반도체기판을 노광하되, 상기 스캐터링 바는 상기 레티클에서 상기 셀 영역에 대응되는 위치에 형성되는 것은, 상기 레티클의 스캐터링 바를 통과한 노광에너지가 감소하여 상기 스캐터링 바에 대응되는 상기 셀 영역의 노광에너지가 감소되는 것이 바람직하다.
상기 스캐터링 바는 라인 공간 패턴(line and space pattern) 또는 아일랜드 패턴(island pattern), 또는 이들의 조합으로 형성될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 층 및 영역의 길이, 두께 등은 설명의 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 캐패시터의 스토리지 노드 형성방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 반도체기판(110)에 셀 영역(C) 및 주변회로 영역(P)을 한정한다. 상기 반도체기판(110) 상에 층간절연막(115)을 형성한다. 상기 층간절연막(115)은 산화막, BPSG(Borophosphosilicate glass) 또는 PSG(Phosphosilicate glass)로 형성할 수 있다. 상기 층간절연막(115)을 형성하기 전에 상기 반도체기판(110) 상에 도시되어 있지 않지만 공정이 완료된 트랜지스터들 및 비트라인이 형성되어져 있다. 상기 층간절연막(115)을 패터닝하여 상기 반도체기판(110)의 소정영역들을 노출시키는 매립 콘택 홀들을 형성한다. 상기 매립 콘택 홀들 내에 매립 콘택 플러그들(120)을 형성한다. 상기 매립 콘택 플러그들(120)은 트랜지스터 등의 하부 구조와 후속 스토리지 노드를 연결하기 위한 것이다. 본 실시예에서 상기 매립 콘택 플러그들(120)은 폴리실리콘으로 형성할 수 있다.
상기 매립 콘택 플러그들(120)을 갖는 반도체기판 상에 식각저지막(125) 및 몰딩막(130)을 차례로 형성한다. 상기 식각저지막(125)은 실리콘 질화막으로 형성할 수 있다. 상기 몰딩막(130)은 산화막, BPSG막 또는 PSG막으로 형성할 수 있다. 상기 몰딩막(130) 및 상기 식각저지막(125)을 차례로 패터닝하여 상기 매립 콘택 플러그들(120)을 노출시키는 스토리지 노드홀들(135)을 형성한다.
상기 스토리지 노드홀들(135)을 갖는 반도체기판은 세정용액에 의해 세정된다. 상기 세정에 의하여 상기 노출된 매립 콘택 플러그들(120)의 표면에 형성된 자연산화막 및 오염물질이 제거된다. 일반적으로, 상기 세정용액으로 불산을 함유하는 화학용액이 널리 사용된다. 이에 따라, 상기 스토리지 노드 홀들(135)에 노출된 상기 몰딩막(130) 또한 상기 세정용액에 의해 등방성 식각될 수 있다. 따라서 상기 스토리지 노드홀들(135)의 폭이 넓어질 수 있다.
도 2b를 참조하면, 상기 스토리지 노드홀들(135)을 갖는 반도체기판 상에 콘포말한 스토리지 노드막(140)을 형성한다. 제한된 셀 면적 내에서 셀 캐패시터의 용량을 증가시키기 위하여, 이후 공정에서 유전체막으로 고유전체막을 사용할 수 있다. 따라서, 상기 고유전체막을 사용하기 위해서는 상기 스토리지 노드막(140)으로 일함수가 매우 높은 백금(Pt), 루테늄(Ru), 이리듐(Ir), 로듐(Rh) 및 오스뮴(Os)등과 같은 귀금속 물질을 이용하거나, 또는 TiN등의 전도성 화합물을 이용할 수 있다. 본 실시예에서는 상기 스토리지 노드막(140)으로 TiN막을 이용할 수 있다.
상기 스토리지 노드막(140)을 갖는 반도체기판 상에 상기 스토리지 노드홀들 (135)을 완전히 채우기 위하여 충분한 두께의 감광막(145)을 도포한다. 이때, 상기 스토리지 노드홀들(135)이 형성된 셀 영역(C)에서는 스토리지 노드홀들(135) 내로 감광막이 들어감에 따라 상기 주변회로 영역(P)보다 상기 감광막(145)의 높이가 낮게 형성되어 전체적으로 단차가 발생한다.
상기 감광막(145)을 갖는 반도체기판을 스캐터링 바(scattering bar;SB)를 갖는 레티클(SR)을 이용하여 전면 노광한다. 이때, 상기 노광에너지 조건은 상기 주변회로 영역(P)의 감광막(145)이 현상 후 모두 제거될 수 있는 조건으로 행해진다. 상기 스캐터링 바(SB)는 라인 공간 패턴(line and space pattern) 또는 아일랜드 패턴(island pattern), 또는 이들의 조합으로 형성될 수 있다.
상기 스캐터링 바(SB)는 상기 레티클(SR)에서 상기 셀 영역(C)에 대응되는 위치에 형성된다. 따라서, 상기 레티클의 스캐터링 바(SB)를 통과한 노광에너지가 감소하여 상기 스캐터링 바(SB)에 대응되는 상기 셀 영역(C)의 노광에너지가 감소되게 된다. 이때, 상기 주변회로 영역(P)과 상기 셀 영역(C)의 경계 부분에 대응되는 스캐터링 바(SB2)의 밀도를 상기 셀 영역(C)에 대응되는 스캐터링 바(SB1)에 비해 낮게 형성하여 상기 감광막(145)의 경사진 단차모양(S)에 따라 노광에너지 양을 조절할 수 있게 한다.
도 2c를 참조하면, 상기 노광된 반도체기판을 현상한다. 그 결과, 상기 주변회로 영역(P)의 감광막(145)이 현상 후 모두 제거되는 조건으로 노광을 하여도 상기 셀 영역(C)의 감광막(145)은 상기 스캐터링 바(SB)에 의해 상대적으로 낮은 노광에너지를 받게 되어 상기 몰딩막(130) 상의 상기 스토리지 노드막(140)이 노출되 는 두께까지만 제거될 수 있다. 따라서, 상기 스토리지 노드홀들(135) 내의 감광막(145a)은 그대로 유지될 수 있게 된다.
도 2d를 참조하면, 상기 현상된 반도체기판을 스토리지 노드들을 분리하기 위하여 에치백(etch back)공정을 실시한다. 그 결과, 상기 스토리지 노드막(140)의 노출된 부분들이 식각되어 상부 노드들이 분리된 스토리지 노드들(140a)이 형성된다. 이때, 상기 스토리지 노드홀(135)의 측벽 부분의 상기 스토리지 노드막(140)은 상기 스토리지 노드홀들(135) 내의 감광막(145a)에 의해 보호되어, 상기 에치백 공정에서 상기 스토리지 노드들(145a)을 분리할 수 있을 만큼만 제거되고 그 하부는 그대로 유지된다. 따라서, 상기 스토리지 노드들(140a)의 면적을 최대한 확보하게 되어 종래기술과 비교하여 캐패시터의 정전용량을 증가 시킬 수 있게 된다.
도 3은 종래기술 및 본 발명의 실시예에 따른 주변회로 영역 및 셀 영역의 노광에너지를 비교한 그래프이다.
도 3을 참조하면, 종래기술의 도 1b에서 나타낸 바와 같이, 감광막이 도포된 반도체기판에 레티클을 사용하지 않거나 또는 블랭크 레티클(BR)을 사용하여 노광하였을 때의 주변회로 영역(P) 및 셀 영역(C)의 노광에너지 분포(○)를 나타내었다. 상기 종래기술에 따른 노광에너지 분포(○)는 상기 주변회로 영역(P) 및 상기 셀 영역(C)의 노광에너지가 동일하게 조사되는 분포를 나타낸다. 그 결과, 상기 주변회로 영역(P)의 감광막에 비해 상대적으로 두께가 얇게 형성된 상기 셀 영역(C)의 감광막이 과도하게 노광되어 이 후, 현상공정에서 스토리지 노드홀들 내의 상기 감광막까지 일부 리세스 되게 된다.
반면, 본 발명의 실시예들에 따른 캐패시터의 스토리지 노드 형성방법의 도 2b에 나타낸 바와 같이, 감광막이 도포된 반도체기판을 스캐터링 바(SB)를 갖는 레티클(SR)을 이용하여 노광하였을 때의 주변회로 영역(P) 및 셀 영역(C)의 노광에너지 분포(▲)를 나타내었다. 상기 스캐터링 바(SB)가 대응되는 상기 셀 영역(C)은 상기 스캐터링 바(SB)에 의해 노광에너지가 감소된다. 그 결과, 상기 본 발명에 따른 노광에너지 분포(▲)는 상기 주변회로 영역(P) 및 상기 셀 영역(C)의 노광에너지가 다르게 조사되는 분포를 나타낸다. 따라서, 이 후 현상공정에서 상기 셀 영역(C)의 감광막은 상기 스캐터링 바(SB)에 의해 상대적으로 낮은 노광에너지를 받게 되어 상기 스토리지 노드홀들 내의 감광막은 그대로 유지될 수 있게 된다.
상기 주변회로 영역(P)과 상기 셀 영역(C)의 경계 부분의 경사(slop)진 노광에너지 분포(S1)는 상기 감광막의 경사진 단차모양(S)에 따라 노광에너지 양이 변화하는 것을 나타낸다. 이는, 상기 경계 부분에 대응되는 스캐터링 바(SB2)의 밀도를 상기 셀 영역(C)에 대응되는 스캐터링 바(SB1)에 비해 낮게 형성함으로써 노광에너지 양을 조절할 수 있게 된다.
전술한 바와 같이 이루어지는 본 발명은, 스토리지 노드들을 분리하는 공정에서 감광막을 도포하고 감광막을 노광 시 셀 영역에 대응되는 위치에 스캐터링 바를 갖는 레티클을 이용하여 노광함으로써, 감광막 두께가 다른 주변회로 영역 및 셀 영역의 노광에너지를 다르게 조사한다. 그 결과, 이후 현상공정에서 상기 셀 영역의 과도한 감광막 손실을 방지할 수 있게 되어 에치백 공정에 의한 스토리지 노 드 분리 시 스토리지 노드들의 높이를 최대한 높게 유지할 수 있게 된다. 따라서, 스토리지 노드들의 면적을 최대한 확보하게 되어 종래기술과 비교하여 캐패시터의 정전용량을 증가 시킬 수 있게 된다.

Claims (7)

  1. 반도체기판에 셀 영역 및 주변회로 영역을 한정하고,
    상기 셀 영역 및 상기 주변회로 영역의 상기 반도체기판 상에 층간절연막을 형성하고,
    상기 셀 영역의 상기 층간절연막을 관통하는 매립 콘택 플러그들을 형성하고,
    상기 셀 영역 및 상기 주변회로 영역의 반도체기판 상에 몰딩막을 형성하고,
    상기 셀 영역의 상기 몰딩막을 패터닝하여 상기 매립 콘택 플러그들을 노출시키는 스토리지 노드홀들을 형성하고,
    상기 스토리지 노드홀들을 갖는 반도체기판 상에 콘포말한 스토리지 노드막을 형성하고,
    상기 스토리지 노드막을 갖는 반도체기판 상에 감광막을 형성하되, 상기 셀 영역의 상기 감광막은 상기 주변회로 영역의 상기 감광막 보다 낮은 높이로 형성되고,
    스캐터링 바(scattering bar)를 갖는 레티클(reticle)을 이용하여 상기 반도체기판을 노광하되, 상기 스캐터링 바는 상기 레티클에서 상기 셀 영역에 대응되는 위치에 형성되고,
    상기 반도체기판을 현상하여 상기 감광막의 노광된 영역을 제거하여 상기 스토리지 노드막을 일부 노출시키되, 상기 스토리지 노드홀들 내의 상기 감광막은 그 대로 유지되고,
    상기 노출된 스토리지 노드막을 갖는 반도체기판을 에치백하여 스토리지 노드들을 분리하는 것을 포함하는 캐패시터의 스토리지 노드 형성방법.
  2. 제 1 항에 있어서,
    상기 층간절연막 및 상기 몰딩막 사이에 식각저지막을 형성하는 것을 더 포함하는 캐패시터의 스토리지 노드 형성방법.
  3. 제 1 항에 있어서,
    상기 스토리지 노드막은 금속막 또는 전도성 화합물로 형성되는 것을 특징으로 하는 캐패시터의 스토리지 노드 형성방법.
  4. 제 3 항에 있어서,
    상기 스토리지 노드막은 TiN막인 것을 특징으로 하는 캐패시터의 스토리지 노드 형성방법.
  5. 제 1 항에 있어서,
    상기 감광막은 상기 스토리지 노드홀을 모두 채우는 것을 특징으로 하는 캐패시터의 스토리지 노드 형성방법.
  6. 제 1 항에 있어서,
    상기 스캐터링 바를 갖는 레티클을 이용하여 상기 반도체기판을 노광하되, 상기 스캐터링 바는 상기 레티클에서 상기 셀 영역에 대응되는 위치에 형성되는 것은,
    상기 레티클의 스캐터링 바를 통과한 노광에너지가 감소하여 상기 스캐터링 바에 대응되는 상기 셀 영역의 노광에너지가 감소되는 것을 특징으로 하는 캐패시터의 스토리지 노드 형성방법.
  7. 제 1 항에 있어서,
    상기 스캐터링 바는 라인 공간 패턴(line and space pattern) 또는 아일랜드 패턴(island pattern) 또는 이들의 조합으로 형성되는 것을 특징으로 하는 캐패시터의 스토리지 노드 형성방법.
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