KR20030002878A - 캐패시터의 하부전극 형성 방법 - Google Patents

캐패시터의 하부전극 형성 방법 Download PDF

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Abstract

본 발명은 컨캐이브 캐패시터의 하부전극 형성 방법에 관한 것으로, 측벽보호용 레지듀의 화학결합을 변화시켜 감광막 제거시 레지듀(residue)를 완전히 제거시킴과 동시에 하부전극 패턴을 평탄화하여 누설전류를 억제하는 하부전극 형성 방법으로서, 기존 에치 장비에서 에치백 공정을 사용함으로써 다양한 금속 CMP 슬러리 및 장비 투자 비용을 절감할 수 있는 효과가 있다. 또한 Ru 하부전극 에치백 시에 추가적인 마스크 작업이나 특별한 세정 용액을 사용하지 않고 적절한 식각 가스의 사용으로 간단하고 깨끗한 평판화를 얻을 수 있는 유리한 효과가 있다.

Description

캐패시터의 하부전극 형성 방법{METHOD OF FORMING BOTTOM ELECTRODE OF CAPACITOR}
본 발명은 메모리 소자의 캐패시터 형성방법에 관한 것으로, 특히 캐패시터의 하부전극을 분리하는 방법에 관한 것이다.
반도체 기억 소자들 중 DRAM(Dynamic Random Access Memory)의 집적도가 증가함에 따라 기억정보의 기본단위인 1비트를 기억시키는 메모리 셀의 면적은 작아지고 있다. 그런데 셀의 축소에 비례하여 캐패시터의 면적을 감소 시킬 수는 없는 바, 이는 센싱(sensing) 신호 마진(signal margin), 센싱 속도, α-입자에 의한 소프트 에러(Soft Error)에 대한 내구성 등을 위해서는 단위 셀당 일정 이상의 충전용량이 필요하기 때문이다. 따라서 제한된 셀 면적내에 메모리 캐패시터의 용량을 적정값 이상 유지시키기 위한 방법은 C=εAs/d (ε:유전률, As:표면적, d:유전체 두께) 와 같이, 첫째는 유전체 두께(d)를 감소시키는 방법, 둘째는 캐패시터의 유효 표면적(As)을 증가시키는 방법, 셋째는 유전율(ε)이 높은 재료를 사용하는 방법이 고려되어 왔다.
세 번째 방법을 살펴보면 종래의 캐패시터에 이용되는 유전체막은 SiO2로부터 유전률이 거의 2배인 Si3N4를 사용한 NO(Nitride-Oxide) 또는 ONO(Oxide-Nitride-Oxide) 박막이 거의 주류였다. 하지만 SiO2, NO(Nitride-Oxide), ONO(Oxide-Nitride-Oxide) 박막 등은 물질 자체의 유전률이 작으므로 유전체 박막의 두께를 줄이거나 표면적을 넓힌다고 해도 높은 정전용량을 구현할 만한 여지가 없게 되어 새로운 물질을 도입할 수 밖에 없는 상황에 이르렀다. 결국 고집적 DRAM에서는 기존 유전체 박막을 대신할 물질로는 (Ba,Sr)TiO3(이하 BST라 함), (Pb,Zr)TiO3(이하 PZT라 함), (Pb,La)(Zr,Ti)O3(이하 PLZT라 함), SrBi2Ta2O9(이하 SBT라 함), TaON, Ta2O5등의 유전체 박막을 도입하게 되었다.
상기와 같은 고유전막을 사용하는 캐패시터에서는 전극물질로서 폴리실리콘을 사용하기 어렵기 때문에 폴리실리콘 대신 노블금속(noble metal) 또는 그 산화물, 예를 들어 Pt, Ir, Ru, RuO2, IrO2등을 사용하거나, TiN등의 전도성 화합물울 사용한다. 즉, 산화탄탈륨(Ta2O5)의 경우에는 MIS(Metal/Insulator/Silicon) 구조 또는 MIM(Metal/Insulator/Metal) 구조를 도입하여야 하며, BST를 이용하는 경우에는 MIM(Metal/Insulator/Metal) 구조를 도입하여야 한다.
한편 캐패시터의 구조를 3차원적으로 하는 방법은 크게 스택 구조와 컨캐이브 구조가 있다. 컨캐이브(concave) 캐패시터는 DRAM의 고집적화에 따라 3차원 구조를 가지는 스택형 MIM 캐패시터에서 하부전극의 높이가 높아짐에 따라서 발생하는 하부전극 식각의 어려움을 피하기 위하여 제안되었다. 이 컨캐이브 구조는 하부전극인 노블금속의 식각 공정의 어려움을 피하고 스토리지노드의 높이를 임의로 조절할 수 있는 장점이 있다.
도 1은 종래기술에 의한 컨캐이브 캐패시터를 나타내는 단면도이다.
반도체기판(100) 상에 제1 층간절연막(105)을 형성한 후, 상기 제1 층간절연막을 관통하여 반도체기판의 활성영역(active region, 도시되어 있지 않음)과 연결되는 스토리지 콘택홀을 형성한다. 상기 콘택홀을 폴리실리콘(110),실리사이드층(115), 베리어층(120)으로 채워 도전성 플러그를 형성한다. 그 다음 컨케이브 캐패시터의 스토리지노드를 형성하기 위하여 식각저지층(125)과 희생산화막(130)으로 이루어진 제2 층간절연막(135)을 형성하고, 상기 플러그 상부를 선택적 식각하여 스토리지노드 홀을 형성한다. 그 후 하부전극이 형성될 도전층을 증착하고, 상기 도전층을 스토리지노드 분리하여 하부전극 패턴(140)을 형성한다. 상기 하부전극 패턴 위로 유전체막(145)과 상부전극 도전층(150)을 증착하고 패터닝하여 컨케이브 캐패시터를 완성한다.
상기 스토리지분리를 위해서는 일반적으로 상기 스토리지노드 홀을 완전히 채우는 충분한 두께의 희생층을 형성하고, 상기 희생층의 일부를 CMP 또는 에치백에 의하여 제거함으로써, 하부전극막을 복수의 하부전극으로 분리시킨다. 그런데, 일반적으로 하부전극을 실리콘으로 사용하는 경우에는 평탄화하여 하부전극 분리를 위해서는 CMP 공정이 도입되고 있으나, 금속일 경우에는 이에 맞는 금속 CMP장비 도입에 비용이 증가하며, 슬러리 개발도 필요하다. 또한 기존 공정과의 혼용에도 문제가 있으므로 에치백 공정으로 초기 비용 및 시간을 절약할 수 있다.
스토리지노드 분리를 위한 에치백 공정은 다음과 같다. 스토리지노드 분리를 위해서는 하부전극 도전층이 증착된 결과물 상에 스토리지노드 홀을 완전히 채우기 위하여 충분한 두께의 감광막을 도포한다. 이 때 스토리지노드 홀이 형성된 셀(cell) 지역에서는 스토리지노드 홀 내로 감광막이 들어감에 따라 주변지역보다 감광막의 단차가 발생한다. 그리고, 상기 감광막은 주변지역의 하부도전층이 들어날 때까지 에치백 또는 부분 현상한다. 이 때, 셀 지역은 부분지역보다 감광막이낮기 때문에 스토리지노드 홀 내의 감광막은 홀의 상층부에서 상당 부분 내려가 있게 된다.
도 3a는 종래기술에 의한 에치백한 단면도이다.
도 3b는 종래기술에 의한 감광막 제거 및 세정 후의 단면도이다.
상기 금속 하부전극 도전층을 에치백 할 때에는 감광막으로 채워지지 않은 홀 측벽 부분의 금속 하부전극의 손상을 최소화하기 위하여 인위적으로 도 3a와 같이 레지듀(residue)를 발생시키면서 에치백 한다. 주로 Cl2또는 Ar과 같은 가스를 사용하여 물리적 방식으로 식각하는 방식을 사용한다. 그런데 이러한 식각을 할 경우 주위의 산화막이나 감광막이 같이 반응하여 이 후 감광막 제거, 세정에서 제거가 안 되는 레지듀가 발생하는 문제점이 있다. 또한 이러한 물리적 방법에 의한 식각으로 도 3b와 같이 하부전극 패턴의 상부가 경사지게 식각되어 뾰족해짐으로써 누설전류를 증가시키는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 측벽보호용 레지듀의 화학결합을 변화시켜 감광막 제거시 레지듀(residue)를 완전히 제거시킴과 동시에 하부전극 패턴을 평탄화하여 누설전류를 억제하는 하부전극 형성 방법을 제공하는데 목적이 있다.
도 1은 컨캐이브 캐패시터 형성 단면도,
도 2a 내지 도 2b는 본 발명에 따른 컨캐이브 캐패시터의 하부전극 형성 단면도.
도 3a는 종래기술에 의한 Ru 하부전극 에치백 후의 사진,
도 3b는 종래기술에 의한 감광막 제거 및 세정 후의 사진,
도 4a는 본 발명에 따른 Ru 하부전극 에치백 후의 사진,
도 4b는 본 발명에 따른 감광막 제거 및 세정 후의 사진.
*도면의 주요 부분에 대한 부호의 설명
135 : 스토리지노드 산화막 140a : 하부전극 패턴
160 : 감광막
상기 목적을 달성하기 위한 본 발명의 캐패시터의 하부전극 형성 방법은, 소정 공정이 완료된 스토리지노드 홀 내에 Ru 하부전극 도전층을 증착하는 제1 단계; 상기 Ru 하부전극 도전층 상에 감광막을 도포한 제2 단계; 상기 감광막을 일부 제거하되, 스토리지노드 홀 안에는 감광막이 잔류하게 하는 제3 단계; 상기 Ru 하부전극 도전층을 에치백하여 하부전극 패턴을 형성하되, 식각가스로는 Cl2및/또는 Ar 가스에 SF6를 포함한 식각가스를 사용하는 제4 단계; 및 상기 스토리지노드 홀 내의 감광막을 제거하고, 세정하는 제5 단계를 포함한다.
본 발명은 Ru 하부전극 도전층을 스토리지노드 분리를 위하여 에치백시에, 일부러 발생시킨 레지듀가 후속 공정에서 쉽게 제거되도록, 종래의 Cl2또는 Ar 가스에 SF6가스를 첨가함으로써 측벽 보호용 레지듀의 화학 결합을 변화시켜 감광막 제거(photoresist strip)시 레지듀를 완전히 제거 시킬 수 있다. 또한, SF6가스의 유량 변화를 통해 주위의 산화막과의 선택비를 조절 가능하여 Ru 하부전극 패턴의 상부를 평탄화 하여 누설전류를 억제할 수 있다.
상술한 목적, 특징들 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명한다.
도 2a 내지 2b는 본 발명에 따른 하부전극 도전층을 하부전극 패턴으로 형성하는 단면도이다.
도 2a은 본 발명에 따른 감광막을 도포한 단면도이다.
도 2a 내지 도 2d에는 도시되어 있지 않지만 도면 하부에는 공정이 완료된 트랜지스터, 비트라인, 층간절연막 및 하부전극 도전층과 연결되는 도전성 플러그가 형성되어져 있다.
스토리지노드 산화막(135)을 선택적 식각하여 스토리지노드 홀을 형성하고, 하부전극 도전층(140)을 형성한다. 하부전극 도전층은 Ru을 사용한다.
상기 하부전극 도전층(140) 상에 스토리지노드 홀을 완전히 채우기 위하여 충분한 두께의 감광막(160)을 도포한다. 이 때 스토리지노드 홀이 형성된 셀(cell) 영역에서는 스토리지노드 홀 내로 감광막이 들어감에 따라 주변회로 영역보다 감광막의 단차가 발생한다.
도 2b는 본 발명에 따른 감광막을 일부를 현상한 후의 단면도이다.
감광막은 주변회로 영역의 하부도전층이 들어날 때까지 에치백 또는 부분 현상하여, 스토리지노드 산화막 위의 Ru 하부전극 도전층 위의 감광막은 제거되나, 스토리지노드 홀 내의 감광막(160a)은 채워지게 된다. 그런데, 셀 영역은 주변회로 영역보다 감광막이 낮기 때문에 스토리지노드 홀 내의 감광막(160a)은 홀의 상층부에서 상당 부분 내려가 있게 된다.
도 2c은 본 발명에 따른 하부전극 패턴(140a) 형성 단면도이다.
상기 Ru 하부전극 도전층(140)을 에치백 하여 스토리지노드 분리하여 하부전극 패턴(140a)을 형성한다. 300Å 이하의 얇은 하부전극 도전층을 식각할 때에는 식각량을 쉽게 조절하기 위하여 낮은 식각률(etch rate)가 필요하다. 따라서, 낮은 전력(low power), 높은 밀도의 플라즈마(high density plasma)를 사용한다. 또한,식각시 과도한 레지듀 생성을 억제하도록 낮은 압력을 사용하여 플라즈마 내의 반응가스의 유지 시간을 줄이는 것이는 것이 필요한다.
도 2b에서 상술한 바와 같이 셀 영역과 주변회로 영역차이로 스토리지노드 홀 안에 감광막은 어느 정도 내려와 있다. 따라서, 측벽의 Ru 하부전극의 손상이 안 되도록 이방성 식각을 하고, 부산물(By-Products)를 인위적으로 발생시켜야 한다. 또한, 스토리지 산화막과의 식각비를 같게 유지하여 Ru 하부전극 도전층의 상부를 평판하게 식각시켜야 하며, 에치백 시에 발생된 부산물들이 이 후 감광막 제거나 세정 공정에서 제거 가능하도록 해야 한다.
이를 위해 식각가스로는 Ru 하부전극과 화학반응에 의한 식각이 이루어지지 않는 Cl2및/또는 Ar 가스를 사용하고, SF6가스를 첨가한다. 즉, 식각가스로는 Cl2와 SF6, Ar과 SF6, Cl2와 Ar과 SF6를 사용한다. SF6가스는 이후 감광막 제거나 세정에서 발생되는 부산물을 쉽게 제거하도록 첨가하는 것이다. 이 때 SF6가스를 10％ 정도의 조절로 주위의 스토리지 산화막과 Ru막과의 식각선택비를 조절할 수 있으며 이에 따라 하부전극 패턴의 상부가 평탄하게 식각되어 누설전류를 억제하게 된다.
하부전극 도전층 에치백의 공정변수는 플라즈마의 밀도는 1012/cm2이상의 고밀도를 유지하고, 압력은 10mTorr 이하의 낮은 압력을 유지한다. 전력은 300W이하의 저전력으로 하며, 온도는 50℃ 이상으로 한다.
도 2d는 본 발명에 따른 감광막 제거, 세정공정한 후의 단면도이다.
상기 스토리지노드 홀 내의 감광막(160a) 제거는 금속 하부전극 도전층 표면의 산화와 손상을 방지하기 위하여 다운스트림 방식의 H2O 플라즈마를 사용한다. 감광막 제거시에는 Ru 하부전극이 O2와 쉽게 반응이 이루어지며, 이에 따라 표면에 산화층을 형성하거나 심하게 손상을 받을 수 있다. 따라서 O2가스를 사용하지 않고 Ru 하부전극 도전층의 에치백시 잔존하는 부산물 및 감광막을 제거할 수 있는 H2O 가스를 사용한다. H2O 가스 사용시 Ru 하부전극 표면에 거의 산화층을 형성하지 않으며 손상도 없게 된다. 바람직하게는 H2O가스에 10％ 미만의 N2, CF4등을 첨가한 혼합가스를 사용한다.
감광막 제거시의 공정변수는 압력은 1Torr에서 3Torr의 범위로 하며, 온도는 200℃ 내지 250℃의 범위로 한다. 전력은 800W 내지 1500W로 한다.
세정은 Ru 하부전극과 산화막과의 계면 접착 능력이 안 좋기 때문에 계면 손상을 주지 않고 유기 물질을 제거 가능하도록 HF 계열이 아닌 알칼리 계열의 세정 용액을 사용한다. 또한 세정과정에서 산화막과 Ru 하부전극간의 접착력이 나쁘기 때문에 스핀 드라이(spin dry) 방식으로 세정한다.
도 4a는 본 발명에 따른 에치백한 단면도이다.
도 4b는 본 발명에 따른 감광막 제거 및 세정 후의 단면도이다.
도 4b와 같이 본 발명에 의한 경우에는 레지듀가 없으며, 하부전극 패턴의 상부를 평탄하게 형성할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어진 본 발명은, 기존 에치 장비에서 에치백 공정을 사용함으로써 다양한 금속 CMP 슬러리 및 장비 투자 비용을 절감할 수 있는 효과가 있다.
또한 Ru 하부전극 에치백 시에 추가적인 마스크 작업이나 특별한 세정 용액을 사용하지 않고 적절한 식각 가스의 사용으로 간단하고 깨끗한 평판화를 얻을 수 있는 유리한 효과가 있다.

Claims (7)

  1. 캐패시터의 하부전극 형성 방법에 있어서,
    소정 공정이 완료된 스토리지노드 홀 내에 Ru 하부전극 도전층을 증착하는 제1 단계;
    상기 Ru 하부전극 도전층 상에 감광막을 도포한 제2 단계;
    상기 감광막을 일부 제거하되, 스토리지노드 홀 안에는 감광막이 잔류하게 하는 제3 단계;
    상기 Ru 하부전극 도전층을 에치백하여 하부전극 패턴을 형성하되, 식각가스로는 Cl2및/또는 Ar 가스에 SF6를 포함한 식각가스를 사용하는 제4 단계; 및
    상기 스토리지노드 홀 내의 감광막을 제거하고, 세정하는 제5 단계
    를 포함하는 캐패시터의 하부전극 형성 방법.
  2. 제 1 항에 있어서,
    상기 제4 단계에서, 상기 Ru 하부전극 도전층 에치백의 공정변수는 플라즈마의 밀도는 1012/cm2이상의 고밀도를 유지하고, 압력은 10mTorr 이하의 낮은 압력을 유지하며, 전력은 300W이하의 저전력으로 하며, 온도는 50℃ 이상으로 하는 것을 특징으로 하는 캐패시터의 하부전극 형성 방법.
  3. 제 1 항에 있어서,
    상기 제4 단계에서, 상기 SF6가스를 10％ 정도로 조절하는 것을 특징으로 하는 캐패시터의 하부전극 형성 방법.
  4. 제 1 항에 있어서,
    상기 제6 단계에서, 상기 감광막 제거는 다운스트림 방식의 H2O 플라즈마를사용하는 것을 특징으로 하는 캐패시터의 하부전극 형성 방법.
  5. 제 4 항에 있어서,
    상기 H2O에 10％ 미만의 N2, CF4를 첨가한 혼합가스를 사용하는 것을 특징으로 하는 캐패시터의 하부전극 형성 방법.
  6. 제 1 항 또는 제 4 항에 있어서,
    상기 감광막 제거시, 압력은 1Torr에서 3Torr의 범위로 하며, 온도는 200℃ 내지 250℃의 범위로 하며, 전력은 800W 내지 1500W로 하는 것을 특징으로 하는 캐패시터의 하부전극 형성 방법.
  7. 제 1 항에 있어서,
    상기 제6 단계에서, 상기 세정은 알칼리 계열의 세정 용액을 사용하며, 스핀 드라이(spin dry) 방식으로 세정하는 것을 특징으로 하는 캐패시터의 하부전극 형성 방법.
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