KR20030002907A - 캐패시터의 하부전극 형성 방법 - Google Patents

캐패시터의 하부전극 형성 방법 Download PDF

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Abstract

본 발명은 MIM 캐패시터의 하부전극 형성방법 관한 것으로, 스토리지노드 홀내로 감광막이 밑으로 내려오지 않게 하여 금속 하부 전극 도전층을 손상을 억제하여 양호한 캐패시터 용량 및 누설전류 특성을 가지는 캐패시터의 하부전극 형성방법을 제공하며, 또한 기존의 화학적 에치백과는 달리 스퍼터 방식을 도입하여 하부전극 손상을 억제하고, 감광막 제거시에는 O2플라즈마 대신 H2O 플라즈마를 사용하여 하부전극의 산화 및 손상을 억제하는 효과가 있다.

Description

캐패시터의 하부전극 형성 방법{METHOD OF FORMING BOTTOM ELECTRODE OF CAPACITOR}
본 발명은 메모리 소자의 캐패시터 형성방법에 관한 것으로, 특히 캐패시터의 하부전극을 형성하는 방법에 관한 것이다.
반도체 기억 소자들 중 DRAM(Dynamic Random Access Memory)의 집적도가 증가함에 따라 기억정보의 기본단위인 1비트를 기억시키는 메모리 셀의 면적은 작아지고 있다. 그런데 셀의 축소에 비례하여 캐패시터의 면적을 감소 시킬 수는 없는 바, 이는 센싱(sensing) 신호 마진(signal margin), 센싱 속도, α-입자에 의한 소프트 에러(Soft Error)에 대한 내구성 등을 위해서는 단위 셀당 일정 이상의 충전용량이 필요하기 때문이다. 따라서 제한된 셀 면적내에 메모리 캐패시터의 용량(C)을 적정값 이상 유지시키기 위한 방법은 C=εAs/d (ε:유전률, As:표면적, d:유전체 두께) 와 같이, 첫째는 유전체의 두께(d)를 감소시키는 방법, 둘째는 캐패시터의 유효 표면적(As)을 증가시키는 방법, 셋째는 유전율(ε)이 높은 재료를 사용하는 방법이 고려되어 왔다.
세 번째 방법을 살펴보면 종래의 NO(Nitride-Oxide) 또는 ONO(Oxide-Nitride-Oxide) 유전체 박막을 대신할 물질로 (Ba,Sr)TiO3(이하 BST라 함), (Pb,Zr)TiO3(이하 PZT라 함), (Pb,La)(Zr,Ti)O3(이하 PLZT라 함), SrBi2Ta2O9(이하 SBT라 함), TaON, Ta2O5등의 유전체 박막을 사용하고 있다. 상기와 같은 고유전막을 사용하는 캐패시터에서는 전극물질로서 폴리실리콘을 사용하기 어렵기 때문에 폴리실리콘 대신 노블금속(noble metal) 또는 그 산화물, 예를 들어 Pt, Ir, Ru, RuO2, IrO2등을 사용하거나, TiN등의 전도성 화합물울 사용한다. 즉, TaON, Ta2O5의 경우에는 MIS(Metal/Insulator/Silicon) 구조 또는 MIM(Metal/Insulator/Metal) 구조를 도입하여야 하며, BST를 이용하는 경우에는 MIM(Metal/Insulator/Metal) 구조를 도입하여야 한다.
한편 캐패시터의 구조를 3차원적으로 하는 방법은 크게 스택 구조와 컨캐이브 구조가 있다. 컨캐이브(concave) 캐패시터는 DRAM의 고집적화에 따라 3차원 구조를 가지는 스택형 MIM 캐패시터에서 하부전극의 높이가 높아짐에 따라서 발생하는 하부전극 식각의 어려움을 피하기 위하여 제안되었다. 이 컨캐이브 구조는 하부전극인 노블금속의 식각 공정의 어려움을 피하고 스토리지노드의 높이를 임의로 조절할 수 있는 장점이 있다.
도 1은 컨캐이브 캐패시터의 형성 단면도이다.
반도체기판(100) 상에 제1 층간절연막(105)을 형성한 후, 상기 제1 층간절연막을 관통하여 반도체기판의 활성영역(active region, 도시되어 있지 않음)과 연결되는 스토리지 콘택홀을 형성한다. 상기 콘택홀을 폴리실리콘(110), 실리사이드층(115), 베리어층(120)으로 채워 도전성 플러그를 형성한다. 그 다음 컨케이브 캐패시터의 스토리지노드를 형성하기 위하여 식각저지층(125)과 희생산화막(130)으로 이루어진 제2 층간절연막(135)을 형성하고, 상기 플러그 상부를 선택적 식각하여 스토리지노드 홀을 형성한다. 그 후 하부전극이 형성될 도전층을 증착하고, 상기 도전층을 스토리지노드 분리하여 하부전극 패턴(140)을 형성한다. 상기 하부전극 패턴 위로 유전체막(145)과 상부전극 도전층(150)을 증착하고 패터닝하여 컨케이브 캐패시터를 완성한다.
상기 스토리지분리를 위해서는 일반적으로 상기 스토리지노드 홀을 완전히 채우는 충분한 두께의 희생층을 형성하고, 상기 희생층의 일부를 CMP 또는 에치백에 의하여 제거함으로써, 하부전극막을 복수의 하부전극으로 분리시킨다. 그런데, 일반적으로 하부전극을 실리콘으로 사용하는 경우에는 평탄화하여 하부전극 분리를 위해서는 CMP 공정이 도입되고 있으나, 금속일 경우에는 이에 맞는 금속 CMP장비 도입에 비용이 증가하며, 슬러리 개발도 필요하다. 또한 기존 공정과의 혼용에도 문제가 있으므로 에치백 공정으로 초기 비용 및 시간을 절약할 수 있다.
도 2a 내지 도 2d는 종래의 에치백 방법에 의한 스토리지노드 분리 단면도이다.
도 2a는 종래기술에 의한 감광막(160) 도포 단면도이다.
도 2a 내지 도 2d에는 도시되어 있지 않지만 도면 하부에는 공정이 완료된 트랜지스터, 비트라인, 층간절연막 및 하부전극 도전층과 연결되는 도전성 플러그가 형성되어져 있다.
스토리지노드 산화막(135)을 선택적 식각하여 스토리지노드 홀을 형성하고, 하부전극 도전층(140)을 형성한다.
상기 하부전극 도전층(140) 상에 스토리지노드 홀을 완전히 채우기 위하여충분한 두께의 감광막(160)을 도포한다. 이 때 스토리지노드 홀이 형성된 셀(cell) 영역에서는 스토리지노드 홀 내로 감광막이 들어감에 따라 주변회로 영역보다 감광막의 단차가 발생한다.
도 2b는 종래 기술에 의한 상기 감광막을 에치백 또는 부분 현상한 단면도,
상기 감광막을 주변회로 영역의 하부전극 도전층이 들어날 때까지 에치백 또는 부분 현상한다. 이 때, 셀 영역은 주변회로 영역보다 감광막이 낮기 때문에 스토리지노드 홀 내의 감광막(160a)은 홀의 상층부에서 상당 부분 내려가 있게 된다.
도 2c는 종래 기술에 의한 하부전극 패턴(140a)을 형성한 단면도이다.
상기 감광막으로 채워 지지 않은 홀(hole) 측벽 부분의 금속 하부전극은 심한 손상을 받게 되며, 이 부분이 캐패시터 용량 및 누설전류 측면에 나쁜 영향을 미치게 된다.
도 2d는 스토리지노드 홀 내부의 감광막을 제거하고, 세정한 후의 단면도이다.
상술한 바와 같이, 컨캐이브 캐패시터의 하부전극의 스토리지노드 분리시에는 셀(cell)영역과 주변(peri)영역간의 감광막의 도포시에 감광막의 두께의 차이가 있어, 후속 하부전극 도전층을 에치백 할 때 하부전극 패턴 상부가 손상을 입어 캐패시터의 정전용량 및 누설전류에 나쁜 영향을 주는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 스토리지노드 홀내로 감광막이 밑으로 내려오지 않게 하여 금속 하부전극 도전층을 손상을 억제하여 양호한 캐패시터 용량 및 누설전류 특성을 가지는 캐패시터의 하부전극 형성방법을 제공하는데 목적이 있다.
도 1은 컨캐이브 캐패시터의 형성 단면도,
도 2a는 종래 기술에 의한 감광막 도포한 단면도,
도 2b는 종래 기술에 의한 감광막을 에치백 또는 부분 현상한 단면도,
도 2c는 종래 기술에 의한 금속 하부 전극도전층을 에치백한 단면도,
도 2d는 스토리지노드 홀 내부의 감광막을 제거하고, 세정한 후의 단면도,
도 3a은 본 발명에 따른 감광막 도포 단면도,
도 3b는 본 발명에 따른 주변회로 영역의 감광막만 제거한 후의 단면도,
도 3c은 본 발명에 따른 셀 영역의 감광막을 일부 제거한 후의 단면도,
도 3d는 본 발명에 따른 금속 하부 전극도전층을 에치백한 단면도,
도 3e는 본 발명에 따른 감광막 제거 및 세정한 후의 단면도.
*도면의 주요 부분에 대한 부호의 설명
135 : 스토리지노드 산화막 140a : 하부전극 패턴
160 : 감광막
상기 목적을 달성하기 위한 본 발명의 캐패시터의 하부전극 형성방법은, 소정 공정이 완료된 스토리지노드 홀 내에 하부전극 도전층을 증착하는 제1 단계; 상기 금속 하부전극 도전층 상에 감광막을 도포하는 제2 단계; 상기 감광막 중에서 셀영역의 감광막은 제외하고 주변회로 영역의 감광막을 제거하는 제3 단계; 상기 잔존하는 셀영역의 감광막을 에치백하여 스토리지노드 홀 내에만 감광막이 잔존하게 하는 제4 단계; 상기 금속 하부전극 도전층을 에치백하는 제5 단계; 및 상기 스토리지노드 홀 내의 감광막을 제거하고, 세정하는 제6 단계를 포함한다.
본 발명은 MIM 캐패시터의 하부전극의 스토리지노드 분리에 관한 것으로, 하부전극 분리를 에치백에 의하여 분리한다. 하부전극 도전층을 형성한 후에는 하부전극 도전층 위로 감광막을 도포한 후, 주변회로영역의 감광막만 노출(expose)시켜 제거한다. 이 후에 셀(cell) 영역의 금속 하부전극이 드러날 때까지 감광막을 에치백 할때, 스토리지노드 홀 내의 감광막은 제거된지 않도록 함으로써, 금속 하부전극 에치백시 스토리지노드 홀 측벽의 금속 하부전극의 손상을 억제할 수 있다.
본 발명은 하부전극 도전층을 에치백 할 때, 기존의 등방성을 가지는 화학적 방식이 아닌 스퍼터(sputter) 방식을 도입하여 스토리지노드 홀 내의 측벽 금속 하부 전극 손상을 최소화 시켰으며, 또한 감광막 제거(photoresist strip)시에 하부전극에 산화막 생성 및 손상을 억제하기 위하여 O2대신에 H2O 플라즈마를 사용하였다.
상술한 목적, 특징들 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명한다.
도 3a 내지 3e는 본 발명에 따른 하부전극 도전층을 스토리지 분리하는 단면도이다.
도 3a은 본 발명에 따른 감광막을 도포한 단면도이다.
도 3a 내지 도 3e에는 도시되어 있지 않지만 도면 하부에는 공정이 완료된 트랜지스터, 비트라인, 층간절연막 및 하부전극 도전층과 연결되는 도전성 플러그가 형성되어져 있다.
스토리지노드 산화막(135)을 선택적 식각하여 스토리지노드 홀을 형성하고, 하부전극 도전층(140)을 형성한다.
상기 하부전극 도전층(140) 상에 스토리지노드 홀을 완전히 채우기 위하여 충분한 두께의 감광막(160)을 도포한다. 이 때 스토리지노드 홀이 형성된 셀(cell) 영역에서는 스토리지노드 홀 내로 감광막이 들어감에 따라 주변회로 영역보다 감광막의 단차가 발생한다.
하부전극 도전층(140)은 Pt, Ir, Ru, IrOx, RuOx중에서 선택된 물질을 사용한다.
스토리지노드 홀이 형성된 셀(cell) 영역에서는 스토리지노드 홀 내로 감광막이 들어감에 따라 주변회로 영역보다 감광막의 단차가 발생한다.
도 3b는 본 발명에 따른 주변회로 영역의 감광막만 제거한 후의 단면도이다.
주변(peri)영역의 감광막만 제거하기 위해서는 마스크 공정을 진행하여 셀 영역에만 감광막 패턴(160b)이 생기게 한다.
도 3c은 본 발명에 따른 셀 영역의 감광막을 일부 제거한 후의 단면도이다.
셀(cell) 부분에만 감광막이 있으므로, 주변(peri) 영역의 하부전극 도전층의 산화막 생성이나 손상을 최소화하기 위하여 다운스트림(Down Stream)방식의 감광막 제거장치에서 H2O 플라즈마를 이용하여 금속 하부 전극과의 선택비가 50:1 이상 되도록 하여 감광막을 에치백 한다. 이때 셀 부분의 스토리지노드 홀 내의 감광막(160c)은 제거되지 않도록 조절된다.
도 3d는 본 발명에 따른 금속 하부 전극도전층을 에치백한 단면도이다
상기 금속 하부전극 도전층을 에치백 하여 스토리지노드 분리하여 하부전극 패턴(140a)을 형성한다. 300Å 이하의 얇은 하부전극 도전층을 식각할 때에는 식각량을 쉽게 조절하기 위하여 낮은 식각률(etch rate)가 필요하다. 따라서, 낮은 전력(low power), 높은 밀도의 플라즈마(high density plasma)를 사용한다.
상기 스토리지노드 분리시에는 하부전극 도전층인 금속과 감광막 그리고 산화막을 함께 식각하기 때문에 이 후 공정에서 제거가 안되는 레지듀가 발생할 수 있다. 따라서 식각시 레지듀를 억제하기 위해 낮은 압력을 사용하여 플라즈마 내의반응가스의 유지 시간을 줄이는 것이 필요한다.
하부전극 도전층 에치백의 공정변수는 플라즈마의 밀도는 1012/cm2이상의 고밀도를 유지하고, 압력은 10mTorr 이하의 낮은 압력을 유지한다. 전력은 300W이하의 저전력으로 하며, 온도는 50℃ 이상으로 한다.
상기 하부전극 도전층을 에치백시에는 스퍼터링 효과를 이용하여 식각하며, Cl2, Ar, O2의 혼합가스를 사용한다. 주로 Cl2와 Ar혼합가스를 사용하며, O2가스는 10％ 미만으로 첨가하여, 식각시 발생하는 탄소계열의 레지듀를 제거한다.
도 3e는 본 발명에 따른 감광막 제거 및 세정공정을 진행한 후의 단면도이다.
다음으로 감광막을 제거하고, 세정을 하여 하부전극 패턴을 완성한다.
감광막 제거는 금속 하부전극 도전층 표면의 산화와 손상을 방지하기 위하여 다운스트림 방식의 H2O 플라즈마를 사용한다. 감광막 제거시에는 Ru 등의 하부금속 도전층이 O2와 쉽게 반응이 이루어지며, 이에 따라 표면에 산화층을 형성하거나 심하게 손상을 받을 수 있다. 따라서 O2가스를 사용하지 않고 Ru등의 하부전극 도전층 에치백시 잔존하는 부산물 및 감광막을 제거할 수 있는 H2O 가스를 사용한다. H2O 가스 사용시 Ru등의 하부전극 도전층 표면에 거의 산화층을 형성하지 않으며 손상도 없게 된다. 바람직하게는 H2O가스에 10％ 미만의 N2, CF4등을 첨가한 혼합가스를 사용한다.
감광막 제거시의 공정변수는 압력은 1Torr에서 3Torr의 범위로 하며, 온도는 200℃ 내지 250℃의 범위로 한다. 전력은 800W 내지 1500W로 한다.
세정은 Ru등의 하부전극 도전층과 산화막과의 계면 접착 능력이 안 좋기 때문에 계면 손상을 주지 않고 유기 물질을 제거 가능하도록 HF 계열이 아닌 알칼리 계열의 세정 용액을 사용한다. 또한 세정과정에서 산화막과 금속 하부전극간의 접착력이 나쁘기 때문에 스핀 드라이(spin dry) 방식으로 세정한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어진 본 발명은, 기존 에치 장비에서 에치백 공정을 사용함으로써 다양한 금속 CMP 슬러리 및 장비 투자 비용을 절감할 수 있는 효과가 있다.
또한, 감광막 에치백 공정에서 셀 부분의 감광막만 에치백 함으로써 스토리지노드 홀 측벽의 하부전극의 손상을 최소화 할 수 있는 효과가 있으며, 기존의 화학적 에치백과는 달리 스퍼터 방식을 도입하여 하부전극 손상을 억제하고, 감광막 제거시에는 O2플라즈마 대신 H2O 플라즈마를 사용하여 하부전극의 산화 및 손상을 억제하는 효과가 있다.

Claims (10)

  1. 캐패시터의 하부전극 형성 방법에 있어서,
    소정 공정이 완료된 스토리지노드 홀 내에 하부전극 도전층을 증착하는 제1 단계;
    상기 금속 하부전극 도전층 상에 감광막을 도포하는 제2 단계;
    상기 감광막 중에서 셀영역의 감광막은 제외하고 주변회로 영역의 감광막을 제거하는 제3 단계;
    상기 잔존하는 셀영역의 감광막을 에치백하여 스토리지노드 홀 내에만 감광막이 잔존하게 하는 제4 단계;
    상기 금속 하부전극 도전층을 에치백하는 제5 단계; 및
    상기 스토리지노드 홀 내의 감광막을 제거하고, 세정하는 제6 단계
    를 포함하는 캐패시터의 하부전극 형성 방법.
  2. 제 1 항에 있어서,
    상기 제1 단계에서, 상기 하부전극 도전층은 Pt, Ir, Ru, IrOx, RuOx중에서 선택된 물질을 사용하는 것을 특징으로 하는 캐패시터의 하부전극 형성 방법.
  3. 제 1 항에 있어서,
    상기 제4 단계에서, 상기 셀 영역의 감광막만 에치백은 다운스트림(Down Stream)방식의 감광막 제거장치에서 H2O 플라즈마를 이용하여 제거 하는 것을 특징으로 하는 캐패시터의 하부전극 형성 방법.
  4. 제 1 항에 있어서,
    상기 제5 단계에서, 상기 하부전극 도전층 에치백의 공정변수는 플라즈마의 밀도는 1012/cm2이상의 고밀도를 유지하고, 압력은 10mTorr 이하의 낮은 압력을 유지하며, 전력은 300W이하의 저전력으로 하며, 온도는 50℃ 이상으로 하는 것을 특징으로 하는 캐패시터의 하부전극 형성 방법.
  5. 제 1 항에 있어서,
    상기 제5 단계에서, 상기 하부전극 도전층을 에치백시에는 스퍼터링 효과를 이용하여 식각하며, Cl2, Ar, O2의 혼합가스를 사용하는 것을 특징으로 하는 캐패시터의 하부전극 형성 방법.
  6. 제 5 항에 있어서,
    상기 Cl2, Ar, O2의 혼합가스는 주로 Cl2와 Ar혼합가스를 사용하며, O2가스는 10％ 미만으로 첨가하는 것을 특징으로 하는 캐패시터의 하부전극 형성 방법.
  7. 제 1 항에 있어서,
    상기 제6 단계에서, 상기 감광막 제거는 다운스트림 방식의 H2O 플라즈마를 사용하는 것을 특징으로 하는 캐패시터의 하부전극 형성 방법.
  8. 제 7 항에 있어서,
    상기 H2O에 10％ 미만의 N2, CF4를 첨가한 혼합가스를 사용하는 것을 특징으로 하는 캐패시터의 하부전극 형성 방법.
  9. 제 1 항 또는 제 7 항에 있어서,
    상기 감광막 제거시, 압력은 1Torr에서 3Torr의 범위로 하며, 온도는 200℃ 내지 250℃의 범위로 하며, 전력은 800W 내지 1500W로 하는 것을 특징으로 하는 캐패시터의 하부전극 형성 방법.
  10. 제 1 항에 있어서,
    상기 제6 단계에서, 상기 세정은 알칼리 계열의 세정 용액을 사용하며, 스핀 드라이(spin dry) 방식으로 세정하는 것을 특징으로 하는 캐패시터의 하부전극 형성 방법.
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