KR20030042874A - 반도체소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로, 캐패시터의 하부전극을 MPS가 성장한 비정질 실리콘을 이용하여 표면이 굴곡을 가져서 유효면적이 증가하고, 또한 식각의 어려움이 없는 실린더 구조의 캐패시터 제조방법이다.
Description
본 발명은 반도체 집적회로의 제조방법에 관한 것으로, 특히 반도체 소자의 캐패시터 제조 방법에 관한 것이다.
반도체 기억 소자들 중 DRAM(Dynamic Random Access Memory)은 집적도가 증가함에 따라 기억정보의 기본단위인 1비트를 기억시키는 메모리 셀의 면적은 작아지고 있다. 그런데 셀의 축소에 비례하여 캐패시터의 면적을 감소 시킬 수는 없는 바, 이는 센싱(sensing) 신호 마진(signal margin), 센싱 속도, α-입자에 의한 소프트 에러(Soft Error)에 대한 내구성 등을 위해서는 단위 셀당 일정 이상의 충전용량이 필요하기 때문이다. 따라서 제한된 셀 면적 내에 메모리 캐패시터의 용량(C)을 적정값 이상 유지시키기 위한 방법은 C=εAs/d (ε:유전률, As:표면적, d:유전체 두께) 와 같이, 첫째는 유전체 두께(d)를 감소시키는 방법, 둘째는 캐패시터의 유효 표면적(As)을 증가시키는 방법, 셋째는 유전율(ε)이 높은 재료를 사용하는 방법이 고려되어 왔다.
세 번째 방법을 살펴보면 종래의 캐패시터에 이용되는 유전체막은 SiO2로부터 유전률이 거의 2배인 Si3N4를 사용한 NO(Nitride-Oxide) 또는 ONO(Oxide-Nitride-Oxide) 박막이 거의 주류였다. 하지만 SiO2, NO(Nitride-Oxide), ONO(Oxide-Nitride-Oxide) 박막 등은 물질 자체의 유전률이 작으므로 유전체 박막의 두께를 줄이거나 표면적을 넓힌다고 해도 높은 정전용량을 구현할 만한 여지가없게 되어 새로운 물질을 도입할 수 밖에 없는 상황에 이르렀다. 결국 고집적 DRAM에서는 기존 유전체 박막을 대신할 물질로는 (Ba,Sr)TiO3(이하 BST라 함), (Pb,Zr)TiO3(이하 PZT라 함), (Pb,La)(Zr,Ti)O3(이하 PLZT라 함), SrBi2Ta2O9(이하 SBT라 함), TaON, Ta2O5등의 유전체 박막을 도입하게 되었다.
상기와 같은 고유전막을 사용하는 캐패시터에서는 전극물질로서 폴리실리콘을 사용하기 어렵기 때문에 폴리실리콘 대신 노블금속(noble metal) 또는 그 산화물, 예를 들어 Pt, Ir, Ru, RuO2, IrO2등을 사용하거나, TiN등의 전도성 화합물울 사용한다. 즉, 산화탄탈륨(Ta2O5)의 경우에는 MIS(Metal/Insulator/Silicon) 구조 또는 MIM(Metal/Insulator/Metal) 구조를 도입하여야 하며, BST를 이용하는 경우에는 MIM(Metal/Insulator/Metal) 구조를 도입하여야 한다. 이와 같이 금속으로 캐패시터 전극을 형성할 때에는, 금속과 도전성 플러그로 사용되는 폴리실리콘이나 기판 실리콘과의 반응 방지, 오믹콘택(ohmic contact) 특성 확보, 및 유전체막 증착시 소오스로 사용되는 산소의 확산을 방지하기 위한 베리어층(barrier layer)을 필수적으로 형성한다. 베리어층으로는 TiN, TaN, TiSiN, TaAlN 등이 사용된다.
한편 두 번째 방법인 캐패시터의 구조를 3차원 구조로 하여 캐패시터의 유효 표면적(As)을 증가시키는 방법은 크게 스택 구조와 컨캐이브 구조로 구분된다.
스택(stack) 구조는 캐패시터의 용량을 늘리기 위하여 하부전극의 스택을 높게 형성하여야 하는데, 현실적으로 하부전극을 이루는 노블금속의 식각상의 어려움으로 측벽경사가 생긴다. 또한 스토리지노드와 콘택간의 오정렬(misalign)이 생겨 콘택이 손상(attack)되는 문제점이 있다.
컨케이브(concave) 구조는 DRAM의 고집적화에 따라 3차원 구조를 가지는 스택형 캐패시터에서 하부전극의 높이가 높아짐에 따라서 발생하는 식각의 어려움을 피하기 위하여 제안되었다. 즉, 컨케이브 구조는 노블금속의 식각 공정의 어려움을 피하고 스토리지노드의 높이를 임의로 조절할 수 있다. 반면, 스토리지의 높이를 증가하면 스토리지노드의 깊은 골에서 하부전극막이 증착되므로 표면이 거칠어져 유전체막 증착시 두께가 균일하게 형성되지 않아 누설전류가 증가한다.
따라서, 캐패시터의 용량을 증대시키기 위해 캐패시터의 높이를 증가시키는 것은 한계가 있는 문제점이 있다
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 캐패시터의 유효면적이 증가하고, 식각의 어려움이 없는 실린더 구조의 캐패시터 제조방법을 제공하는데 목적이 있다.
도 1은 본 발명에 따른 감광막 패턴 형성한 후의 단면도,
도 2는 본 발명에 따른 비정질 실리콘을 증착한 후의 단면도,
도 3은 본 발명에 따른 MPS 성장한 실리콘 형성 단면도,
도 4는 본 발명에 따른 하부전극 패턴 형성 단면도,
도 5는 본 발명에 따른 희생산화막 패턴 및 산화막을 습식식각 한 후의 단면도,
도 6은 본 발명에 따른 실린더 구조의 캐패시터 형성한 단면도.
*도면의 주요 부분에 대한 부호의 설명
100 : 반도체기판 105 : 제1 층간절연막
115 : 배리어층 130 : 제2 층간절연막
145a : 하부전극 패턴 150 : 산화막
155 : 유전체막 160 : 상부전극
상기 목적을 달성하기 위한 본 발명의 반도체소자는, 기판; 상기 기판 상에 적층된 절연막; 상기 절연막을 통하여 상기 기판에 연결되는 도전성 플러그; 상기 도전성 플러그 상에 적층된 배리어층; 상기 배리어층 위에 적층된 산화막; 상기 배리어층 및 산화막 측면으로 실린더 구조를 가지며 표면이 굴곡을 가지는 하부전극; 및 상기 하부전극 상에 형성된 유전체막 및 상부전극을 포함한다.
또한, 본 발명의 반도체 소자 제조방법은, 기판 상에 절연막을 형성하는 단계; 상기 절연막을 통하여 상기 기판에 연결되는 도전성 플러그를 형성하는 단계; 상기 도전성 플러그 상에 배리어층을 형성하는 단계; 상기 배리어층 위에 산화막을 형성하는 단계; 상기 배리어층 및 산화막 측면으로 실린더 구조를 가지며 표면이 굴곡을 가지는 하부전극을 형성하는 단계; 및 상기 하부전극 유전체막 및 상부전극을 형성하는 단계를 포함한다.
상술한 목적, 특징들 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명한다.
도 1은 본 발명에 따른 감광막 패턴(135a) 형성한 후의 단면도이다.
반도체기판(100) 상에 제1 층간절연막(105)을 형성한 후, 상기 제1 층간절연막(105)을 관통하여 반도체기판의 활성영역(active region, 도시되어 있지 않음)과 연결되는 콘택홀을 형성한다. 상기 콘택홀을 도전성 물질로 채워 도전성 플러그(110)를 형성한다.
상기 도전성 플러그는 폴리실리콘 및 배리어메탈로 이루어 질 수 있으며, 폴리실리콘과 베리어메탈 사이에 실리사이드가 형성되어 질 수 있다.
도전성 플러그 형성방법은 콘택홀을 전부 채우는 폴리실리콘을 증착하고 폴리실리콘을 에치백하여 일부 리세스 시키고, 배리어메탈을 증착한 후 화학 기계적연마(Chemical Mechanical Polishing)으로 평탄화 시킨다.
실리사이드는 폴리실리콘을 리세스 시킨 후에 Ti, Co, 및 Ni로 구성된 금속물질 중에서 하나를 증착하고, 급속열처리(Rapid Thermal Annealing, RTP) 방법 또는 로(furnace)를 이용한 열처리를 실시하여 층간절연막 상에 있는 금속물질은 실리사이드 반응을 일으키지 않으나, 콘택홀에 리세스되어 형성된 폴리실리콘 상에서는 실리사이드화 하여 TiSi2, CoSi2, NiSi2중에서 하나인 실사이드층을 형성한다.
다음으로 기판 전면에 배리어층(115)을 형성하고, HDP(High Density Plasma) 산화막(120) 및 희생산화막(125)으로 이루어진 제2 층간절연막(130)을 형성한다.
배리어층(barrier layer)은 산소의 확산 방지 및 후속 제2 절연막 시각 공정에서의 시각 저지를 위한 것으로 TiN, TaN, TiSiN, TaAlN 등을 사용한다.
다음으로 상기 제2 층간절연막(130)을 선택적 식각하기 위한 감광막 패턴(135a)을 형성하다.
도 2는 본 발명에 따른 제2 층간절연막(130)을 선택적 식각하고, 비정질 실리콘 패턴(140a)을 형성한 후의 단면도이다.
상기 희생산화막(125)과 HDP 산화막(120)을 선택적 식각하여 희생산화막 패턴(125a)과 HDP 산화막 패턴(120a)을으로 이루어진 제2 층간절연막 패턴(130a)를 형성하고, 상기 감광막 패턴(135a)를 제거한다.
다음으로 비정질 실리콘을 200Å 내지 500Å로 얇게 증착한 후, 전면 식각하여 산화막 상부와 배리어층 상부의 비정질 실리콘을 제거하여 제2 층간절연막패턴(130a)의 측벽에만 비정질 실리콘이 남는다. 연속해서 배리어층을 식각하여 비정질 실리콘 패턴(140a)과 배리어층 패턴(115a)을 형성한다.
도 3은 본 발명에 따른 준안정성 폴리실리콘(Metastable Polysilicon, 이하 MPS라 한다)을 성장시킨 실리콘(140b) 단면도이다.
상기 비정질 실리콘 패턴(140a) 상에 560℃ 내지 590℃로 열처리를 하여, MPS가 성장한 실리콘(140b)을 형성한다.
도 4는 본 발명에 따른 하부전극 패턴(145a) 형성 단면도이다.
상기 MPS가 성장한 폴리실리콘(140b)를 포함하여 기판 전면에 하부전극 도전층을 증착한다. 하부전극 도전층은 TiN, Ru, Pt, Ir, Os, W, Mo, Co, Ni, Au, Ag 및 RuO2, IrO2같은 산화물 전극이 사용될 수 있다.
다음으로 전면적으로 에치백을 실시하여 상기 MPS가 성장한 폴리실리콘(140b) 측벽에 하부전극 패턴(145a)을 형성한다.
다음으로 기판에 전면적으로 산화막(150)을 증착한다.
도 5는 본 발명에 따른 상기 희생산화막 패턴(125a) 및 상기 산화막(150)을 습식식각 한 후의 단면도이다.
상기 희생산화막 패턴(125a) 및 산화막(150)을 습식식각으로 제거하여 MPS가 성장한 폴리실리콘(140b) 및 하부전극 패턴(145a)으로 이루어진 실린더 구조를 형성한다.
상기 희생산화막 패턴(125a) 및 산화막(150)과 HDP 산화막의 습식식각 선택비가 4:1 이상 얻기 위해서 HF : NH4F+H2O 의 비율을 1:9 정도로 조절한다.
도 6은 본 발명에 따른 실린더 구조의 캐패시터 형성한 단면도이다.
상기 MPS가 성장한 폴리실리콘(140b)을 질산과 불산의 혼합용액을 이용하여 제거한다. 다만 HDP 산화막(120a) 측벽의 폴리실리콘(140c)은 구조상 잔류하게 될 수도 있다.
다음으로 유전체막(155)과 상부전극 도전층(160)을 증착하고, 패터닝하여 실린더 구조의 캐패시터를 완성한다.
유전체막(155)으로는 BST, PZT, PLZT, SBT, TaON, Ta2O5등의 유전체막을 사용한다.
상부전극 도전층(160)은 TiN, Ru, Pt, Ir, Os, W, Mo, Co, Ni, Au, Ag 및 RuO2, IrO2같은 산화물 전극이 사용될 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어진 본 발명은, 캐패시터의 하부전극이 굴곡을 가지는 실린더형의 고용량의 캐패시터를 구현할 수 있는 효과가 있다.
또한 종래의 캐패시터 제조방법과 대비하여 하부전극의 식각의 어려움을 피할 수 있는 효과가 있다.
Claims (6)
- 기판;상기 기판 상에 적층된 절연막;상기 절연막을 통하여 상기 기판에 연결되는 도전성 플러그;상기 도전성 플러그 상에 적층된 배리어층;상기 배리어층 위에 적층된 산화막;상기 배리어층 및 산화막 측면으로 실린더 구조를 가지며 표면이 굴곡을 가지는 하부전극; 및상기 하부전극 상에 형성된 유전체막 및 상부전극을 포함하는 반도체 소자.
- 제 1 항에 있어서,상기 유전체막은 BST, PZT, PLZT, SBT, TaON, Ta2O5중에서 선택된 적어도 하나의 물질로 이루어지는 것을 특징으로 하는 반도체소자.
- 제 1 항에 있어서,상기 하부전극 및 상부전극은 TiN, Ru, Pt, Ir, Os, W, Mo, Co, Ni, Au, Ag, RuO2, IrO2중에서 선택된 적어도 하나의 물질로 이루어는 것을 특징으로 하는 반도체소자.
- 기판 상에 절연막을 형성하는 단계;상기 절연막을 통하여 상기 기판에 연결되는 도전성 플러그를 형성하는 단계;상기 도전성 플러그 상에 배리어층을 형성하는 단계;상기 배리어층 위에 산화막을 형성하는 단계;상기 배리어층 및 산화막 측면으로 실린더 구조를 가지며 표면이 굴곡을 가지는 하부전극을 형성하는 단계; 및상기 하부전극 유전체막 및 상부전극을 형성하는 단계을 포함하는 반도체 소자 제조방법.
- 제 4 항에 있어서,상기 도전성 플러그를 형성하는 단계는,상기 층간절연막을 선택적으로 식각하여 콘택홀을 형성하는 단계;상기 콘택홀 내부를 폴리실리콘으로 증착한 후 평탄화하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체소자의 제조방법.
- 제 4 항에 있어서,상기 배리어층 및 산화막 측면으로 실린더 구조를 가지며 표면이 굴곡을 가지는 하부전극을 형성하는 단계는,상기 배리어층 및 산화막을 선택적으로 식각하여 상기 도전성 플러그 위로 스택을 형성하는 단계;상기 스택 측면으로 비정질 실리콘을 형성하는 단계;상기 비정질 실리콘을 MPS 성장시키는 단계;상기 비정질 실리콘 측면에 표면이 굴곡을 가진 하부전극을 형성하는 단계;상기 비정질 실리콘을 제거하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체소자 제조방법.
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|---|---|---|---|
| KR1020010073684A KR20030042874A (ko) | 2001-11-26 | 2001-11-26 | 반도체소자의 제조방법 |
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| KR20030042874A true KR20030042874A (ko) | 2003-06-02 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100843928B1 (ko) * | 2001-12-04 | 2008-07-03 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 및 그의 제조 방법 |
-
2001
- 2001-11-26 KR KR1020010073684A patent/KR20030042874A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100843928B1 (ko) * | 2001-12-04 | 2008-07-03 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 및 그의 제조 방법 |
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