KR100772530B1 - 반도체 소자의 오목형 캐패시터 형성방법 - Google Patents

Abstract

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 오목형 캐패시터 형성방법에 관한 것이다. 본 발명은 노블 메탈과 절연막의 열악한 접착성에 의한 캐패시터의 구조적 안정성 열화를 방지할 수 있는 반도체 소자의 오목형 캐패시터 형성방법을 제공하는데 그 목적이 있다. 본 발명은 노블 메탈과의 접착 특성이 우수한 접착층으로 오목형 캐패시터의 하부전극 패턴을 형성하고 하부전극용 노블 메탈이 그를 감싸도록 함으로써 캐패시터의 구조적 안정성을 확보하는 기술이다. 본 발명의 바람직한 실시예에 따르면, 접착층으로 알루미나(Al₂O₃)를 사용하였다.

오목형 캐패시터, 노블 메탈, 절연막, 접착층, 알루미나

Description

반도체 소자의 오목형 캐패시터 형성방법{Method for forming concave capacitor in semiconductor device}

도 1 내지 도 8은 본 발명의 일 실시예에 따른 오목형 캐패시터 형성 공정도.

* 도면의 주요 부분에 대한 부호의 설명

8 : 알루미나층

9 : 포토레지스트

10 : 제1 하부전극용 전도막

11 : 제2 하부전극용 전도막

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 오목형 캐패시터 형성방법에 관한 것이다.

DRAM(Dynamic Random Access Memory)을 비롯한 반도체 소자의 고집적화에 따라 캐패시터의 충분한 정전용량을 확보하는 것이 큰 이슈(issue)로 부각되었으며, 이를 해결하는 하나의 방안으로서 캐패시터의 하부 전극인 전하저장 전극의 표면적을 증가시키는 기술에 대한 많은 연구·개발이 진행되어 왔다. 그러나, 역시 고집적화에 수반되는 공정 마진의 저하 때문에 전하저장 전극의 표면적을 증가시키는데는 한계가 있다.

이러한 한계를 극복하기 위하여 초고집적 DRAM에는 고유전체인 Ta₂O₅, Ba_xSr _1-xTiO₃(BST), SrTiO₃(STO) 등의 고유전 물질을 캐패시터 유전막으로 사용하는 고유전체 캐패시터를 적용하고 있다. 이는 캐패시터의 정전용량이 유전율에 비례하는 원리를 적용한 것이다.

한편, 차세대 비휘발성 메모리 소자로서 각광 받고 있는 강유전체 메모리 소자(FeRAM)에서는 캐패시터를 구성하는 유전물질로서 SrBi₂Ta₂O₉(SBT), Pb(Zr _xTi_1-x)O₃(PZT) 등의 강유전 물질이 사용되고 있다.

이와 같이 고유전체 캐패시터 또는 강유전체 캐패시터를 제조함에 있어서, 우수한 유전체 박막 특성을 확보하기 위해서는 상·하부 전극 및 그 주변 물질의 선택과 적절한 공정의 제어가 필수적이다.

현재, 고유전체 캐패시터 또는 강유전체 캐패시터의 상·하부 전극 재료로서 열적, 화학적 안정성을 가진 Pt, Ru, Ir 등의 노블 메탈(noble metal)을 주로 사용하고 있다.

이러한 금속 전극을 적용하는 경우, 통상적으로 오목형 캐패시터 구조를 취하게 되는데, 노블 메탈들은 주변 물질인 절연막(실리콘산화막 또는 실리콘질화막)과의 접착성이 열악하여 캐패시터의 구조적 안정성이 열화되는 문제점을 유발한다.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 노블 메탈과 절연막의 열악한 접착성에 의한 캐패시터의 구조적 안정성 열화를 방지할 수 있는 반도체 소자의 오목형 캐패시터 형성방법을 제공하는데 그 목적이 있다.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 하부전극 콘택이 형성된 소정의 하부층 상에 희생막을 형성하는 제1 단계; 하부전극 형성 영역의 상기 희생막을 선택적으로 식각하는 제2 단계; 상기 희생막의 측벽에 제1 접착층을 형성하는 제3 단계; 상기 제3 단계를 마친 전체 구조 표면을 따라 제1 하부전극용 전도막을 형성하는 제4 단계; 상기 희생막 상부의 상기 제1 하부전극용 전도막을 제거하는 제5 단계; 상기 제5 단계를 마친 전체 구조 표면을 따라 제2 하부전극용 전도막을 형성하는 제6 단계; 상기 제2 하부전극용 전도막을 비등방성 전면 식각하여 단위 하부전극을 디파인하는 제7 단계; 및 상기 하부전극을 덮는 유전체 박막 및 상부전극용 전도막을 형성하는 제8 단계를 포함하는 반도체 소자의 오목형 캐패시터 형성방법이 제공된다.

바람직하게, 상기 하부층은, 실리콘 기판; 차례로 적층된 층간절연막 및 제2 접착층; 및 상기 제2 접착층과 상기 층간절연막을 관통하여 상기 실리콘 기판에 콘택되는 하부전극 콘택을 포함한다.

바람직하게, 상기 제1 및 제2 접착층은 알루미나층이며, 상기 제1 및 제2 하부전극용 전도막은 Ru, Pt, Ir 중 어느 하나로 이루어진다.

바람직하게, 상기 제3 단계는, 상기 제2 단계를 마친 전체 구조 상부에 상기 제1 접착층을 증착하는 제9 단계; 상기 제1 접착층을 비등방성 전면 식각하여 상기 희생막의 측벽에 잔류시키는 제10 단계; 및 상기 희생막의 측벽 상부의 상기 제1 접착층을 제거하는 제11 단계를 포함한다.

바람직하게, 상기 제11 단계는, 상기 제10 단계 수행 후, 상기 희생막이 이루는 홈 내에 상기 희생막의 주표면보다 낮은 높이로 포토레지스트를 매립하는 제12 단계와, 노출된 상기 제1 접착층의 일부를 습식 식각하는 제13 단계를 포함한다.

본 발명은 노블 메탈과의 접착 특성이 우수한 접착층으로 오목형 캐패시터의 하부전극 패턴을 형성하고 하부전극용 노블 메탈이 그를 감싸도록 함으로써 캐패시터의 구조적 안정성을 확보하는 기술이다. 본 발명의 바람직한 실시예에 따르면, 접착층으로 알루미나(Al₂O₃)를 사용하였다.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.

첨부된 도면 도 1 내지 도 8은 본 발명의 일 실시예에 따른 오목형 캐패시터 형성 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.

본 실시예에 따른 오목형 캐패시터 형성 공정은, 우선 도 1에 도시된 바와 같이 실리콘 기판(1) 상에 소자분리막, 워드라인, 비트라인(이상, 도시되지 않음) 등을 형성하고, 그 과정에서 형성된 층간절연막(2) 상에 접착층인 알루미나(Al₂O₃)층(3)을 100∼300Å 두께로 증착하고, 알루미나층(3) 및 층간절연막(2)을 차례로 선택 식각하여 하부전극 콘택홀을 형성한 다음, 콘택홀 내에 폴리실리콘 플러그(4), 실리사이드막(5) 및 장벽금속층(6)을 형성하고, 전체 구조 상부에 하부전극용 루테늄막(21)을 형성한다. 여기서, 실리사이드막(5)은 저항성 접촉(ohmic contact)을 위한 것으로 Ti 실리사이드를 사용하는 것이 바람직하며, 장벽금속층(6)으로는 TiN막을 사용하는 것이 바람직하다.

다음으로, 도 2에 도시된 바와 같이 전체 구조 상부에 희생산화막(7)을 증착하고, 하부전극 마스크를 사용한 사진 공정 및 건식 식각 공정을 실시하여 희생산화막(7)을 패터닝한 다음, 전체 구조 표면을 따라 알루미나층(8)을 증착한다.

이어서, 도 3에 도시된 바와 같이 알루미나층(8)을 전면 건식 식각하여 알루미나층(8)이 희생산화막(7)의 측벽에만 잔류하고, 하부전극 콘택이 노출되도록 한 다.

계속하여, 도 4에 도시된 바와 같이 전체 구조 상부에 포토레지스트(9)를 도포하고, 에치백 등의 공정을 통해 희생산화막(7)의 상부에는 포토레지스트(9)가 잔류하지 않고 희생산화막(7)의 주표면으로부터 일정 정도 리세스되어 잔류하도록 한 다음, 노출된 알루미나층(8)을 습식 식각하여 희생산화막(7)의 측벽 상부의 알루미나층(8)을 제거한다.

다음으로, 도 5에 도시된 바와 같이 잔류하는 포토레지스트(9)를 제거하고, 전체 구조 표면을 따라 제1 하부전극용 전도막(10)을 증착한다. 이때, 제1 하부전극용 전도막(10)으로는 Ru, Pt, Ir 중 어느 하나를 사용한다.

이어서, 도 6에 도시된 바와 같이 화학적·기계적 연마(CMP) 공정을 실시하여 희생산화막(7) 상부의 제1 하부전극용 전도막(10)을 제거한 다음, 희생산화막(7)을 습식 식각법으로 제거하고, 전체 구조 표면을 따라 제2 하부전극용 전도막(11)을 증착한다. 이때, 제2 하부전극용 전도막(11)은 제1 하부전극용 전도막(10)과 동일한 물질을 사용하는 것이 바람직하다.

계속하여, 도 7에 도시된 바와 같이 제2 하부전극용 전도막(11)을 전면 건식 식각하여 제1 및 제2 하부전극용 전도막(10, 11)으로 이루어진 하부전극(12)을 디파인한다.

다음으로, 도 8에 도시된 바와 같이 전체 구조 표면을 따라 유전체 박막(13) 및 상부전극용 전도막(14)을 차례로 증착한다. 이때, 유전체 박막(13)은 고유전체 또는 강유전체 물질을 사용하며, 상부전극용 전도막(14)으로는 Ru, Pt, Ir, TiN 중 어느 하나를 사용한다.

상기와 같은 공정을 실시하는 경우, 하부전극이 노블 메탈과 접착 특성이 우수한 알루미나층에 의해 지지되고 있으므로 캐패시터의 구조적 안정성을 확보할 수 있게 된다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

예컨대, 전술한 실시예에서는 알루미나층을 접착층으로 사용하는 경우를 일례로 들어 설명하였으나, 노블 메탈과의 접착 특성이 우수한 다른 물질을 접착층으로 사용하는 경우에도 본 발명은 적용된다.

전술한 본 발명은 캐패시터의 구조적 안정성을 확보하여 소자의 신뢰도 및 수율을 개선하는 효과가 있다.

Claims (6)

1. 하부전극 콘택이 형성된 소정의 하부층 상에 희생막을 형성하는 제1 단계;

   하부전극 형성 영역의 상기 희생막을 선택적으로 식각하는 제2 단계;

   상기 희생막의 측벽에 제1 접착층을 형성하는 제3 단계;

   상기 제3 단계를 마친 전체 구조 표면을 따라 제1 하부전극용 전도막을 형성하는 제4 단계;

   상기 희생막 상부의 상기 제1 하부전극용 전도막을 제거하는 제5 단계;

   상기 제5 단계를 마친 전체 구조 표면을 따라 제2 하부전극용 전도막을 형성하는 제6 단계;

   상기 제2 하부전극용 전도막을 비등방성 전면 식각하여 단위 하부전극을 디파인하는 제7 단계; 및

   상기 하부전극을 덮는 유전체 박막 및 상부전극용 전도막을 형성하는 제8 단계

   를 포함하는 반도체 소자의 오목형 캐패시터 형성방법.
2. 제1항에 있어서,

   상기 하부층은

   실리콘 기판;

   차례로 적층된 층간절연막 및 제2 접착층; 및

   상기 제2 접착층과 상기 층간절연막을 관통하여 상기 실리콘 기판에 콘택되는 하부전극 콘택을 포함하는 것을 특징으로 하는 반도체 소자의 오목형 캐패시터 형성방법.
3. 제2항에 있어서,

   상기 제1 및 제2 접착층은 알루미나층인 것을 특징으로 하는 반도체 소자의 오목형 캐패시터 형성방법.
4. 제1항 또는 제3항에 있어서,

   상기 제3 단계는,

   상기 제2 단계를 마친 전체 구조 상부에 상기 제1 접착층을 증착하는 제9 단계;

   상기 제1 접착층을 비등방성 전면 식각하여 상기 희생막의 측벽에 잔류시키는 제10 단계; 및

   상기 희생막의 측벽 상부의 상기 제1 접착층을 제거하는 제11 단계를 포함하는 것을 특징으로 하는 반도체 소자의 오목형 캐패시터 형성방법.
5. 제4항에 있어서,

   상기 제11 단계는,

   상기 제10 단계 수행 후, 상기 희생막이 이루는 홈 내에 상기 희생막의 주표면보다 낮은 높이로 포토레지스트를 매립하는 제12 단계와,

   노출된 상기 제1 접착층의 일부를 습식 식각하는 제13 단계를 포함하는 것을 특징으로 하는 반도체 소자의 오목형 캐패시터 형성방법.
6. 제3항에 있어서,

   상기 제1 및 제2 하부전극용 전도막은 Ru, Pt, Ir 중 어느 하나로 이루어진 것을 특징으로 하는 반도체 소자의 오목형 캐패시터 형성방법.

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