KR20030054028A - 반도체 소자의 제조 방법 - Google Patents

Abstract

본 발명은 캐패시터에서 금속전극의 적용에 따라 후속 콘택홀 식각시 폴리머의 발생을 억제할 수 있는 반도체 소자 제조방법을 제공하기 위한 것으로 이를 위해 본 발명의 일측면에 따르면, 기판 상에 하부전극/유전체 박막/금속원소를 포함하는 상부전극이 적층된 구조의 캐패시터를 형성하는 단계; 상기 캐패시터가 형성된 기판 전체 구조 상부에 절연막을 형성하는 단계;상기 상부전극이 노출되지 않을 정도로 금속배선 콘택홀 형성 영역의 상기 절연막을 선택적으로 건식식각하는 단계; 및 상기 상부전극 상에 잔류하는 상기 절연막을 습식식각하여 콘택홀을 형성하는 단계를 포함하는 반도체 소자 제조방법이 제공된다.

Description

반도체 소자의 제조 방법{Method for fabricating semiconductor device}

본 발명은 반도체 집적회로의 제조방법에 관한 것으로, 특히 반도체 소자의 제조 방법에 관한 것이다.

반도체 소자, 특히 DRAM(Dynamic Random Access Memory)의 반도체 메모리의 집적도가 증가함에 따라 정보 기억을 위한 기본 단위인 메모리 셀의 면적이 급격하게 축소되고 있다. 이러한 메모리 셀 면적의 축소는 셀 캐패시터의 면적 감소를 수반하여, 센싱 마진과 센싱 속도를 떨어뜨리고, α-입자에 의한 소프트 에러(Soft Error)에 대한 내구성이 저하되는 문제점을 유발하게 된다. 따라서, 제한된 셀 면적에서 충분한 정전용량을 확보할 수 있는 방안이 필요하게 되었다.

근래에 들어서는 유전율의 증대를 통한 캐패시터의 정전용량 확보를 위해 Ta₂O₅, (Ba,Sr)TiO₃(이하 BST라 함) 등의 고유전체 물질이나, (Pb,Zr)TiO₃(이하 PZT라 함), (Pb,La)(Zr,Ti)O₃(이하 PLZT라 함), SrBi2Ta2O₉(이하 SBT라 함), Bi_4-xLa_xTi₃O₁₂(이하, BLT라 함)등의 강유전체 물질을 유전체 박막 재료로 적용하고 있다.

이러한 고유전체 물질 또는 강유전체 물질을 유전체 박막 재료로 사용하는 고유전체 캐패시터 또는 강유전체 캐패시터를 제조함에 있어서, 고유전체 물질 또는 강유전체 물질 특유의 유전 특성을 구현하기 위해서는, 고유전체 캐패시터나 강유전체 캐패시터의 상, 하부전극 물질로서 노블메탈(noble metal) 또는 이들의 화합물, 예컨대 Pt, Ir, Ru, RuO₂, IrO₂등을 사용하고 있다.

한편, 캐패시터를 형성하고 나서 금속배선과 캐패시터의 전극을 연결시키는 공정을 진행하게 되는데, 캐패시터의 전극물질로 전술한 바와 같이 금속을 사용하게 됨에 따라, 캐패시터의 상,하부전극을 패터닝하기도 어렵고, 금속전극을 식각할 때 비휘발성 금속성 폴리머(polymer)가 부산물로 생겨서 여러가지 문제를 유발하고 있다.

도1a 내지 도1b는 종래기술에 의한 반도체 소자의 제조방법을 나타낸 도면이다.

종래기술에 의한 반도체 소자의 제조방법은 먼저, 도1a에 도시된 바와 같이, 기판(10) 상에 제1 층간절연막(11)을 형성한 다음, 제1 층간절연막(11) 상부에 하부전극(12), 유전체 박막(13), 상부전극(14)를 형성한다. 여기서 유전체 박막(13)으로 강유전체를 사용할 때에는 PZT, SBT, 또는 BLT를 이용하고, 고유전체를 사용할 때에는 BST, STO를 사용한다. 전술한 바와 같이 상,하부전극(12,14)으로는 노블금속 또는 이들의 화합물 (예컨대 Pt, Ir, Ru, RuO₂, IrO₂)등을 사용하게 된다.

이어서, 도1b에 도시된 바와 같이, 상부전극(14)까지 형성한 후에 제2 층간절연막(15)을 형성하고, 상부전극(14)상의 제2 층간절연막(15) 건식식각을 수행하여, 금속배선과 상부전극(14)를 연결하기 위한 콘택홀을 형성한다. 이 때 상부전극(15)으로 사용된 금속을 건식식각하는 공정에서 다량의 금속성 폴리머가 콘택홀 측면(A)에 형성된다.

여기서 형성된 금속성 폴리머(A)는 매우 무겁고(heavy), 비휘발성을 가지며,식각후에 세정공정에서 잘 제거되지 않으며, 특히 콘택홀의 수직 프로파일(profile)을 변형시켜, 후속 공정에서 콘택저항을 증가시켜 금속배선을 어렵게 하는 문제가 된다.

본 발명은 캐패시터에서 금속전극의 적용에 따라 후속 콘택홀 식각시 폴리머의 발생을 억제할 수 있는 반도체 소자 제조방법을 제공하는데 그 목적이 있다.

도1a 내지 도1b는 종래기술에 따른 반도체 소자 제조방법을 나타내는 도면.

도2a 내지 도2d는 본 발명에 의한 바람직한 실시예에 따른 반도체 소자 제조방법을 나타내는 도면.

<도면의 주요부분에 대한 부호의 설명>

20 : 기판

21 : 제1 층간절연막

22 : 하부전극

23 : 유전체 박막

24 : 상부전극

25 : 제2 층간절연막

26 : 포토레지스터

상기의 목적을 달성하기 위해 본 발명의 일측면에 따르면, 기판 상에 하부전극/유전체 박막/금속원소를 포함하는 상부전극이 적층된 구조의 캐패시터를 형성하는 단계; 상기 캐패시터가 형성된 기판 전체 구조 상부에 절연막을 형성하는 단계;상기 상부전극이 노출되지 않을 정도로 금속배선 콘택홀 형성 영역의 상기 절연막을 선택적으로 건식식각하는 단계; 및 상기 상부전극 상에 잔류하는 상기 절연막을 습식식각하여 콘택홀을 형성하는 단계를 포함하는 반도체 소자 제조방법이 제공된다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도2a 내지 도2d는 본 발명에 의한 바람직한 실시예에 따른 반도체소자 제조방법을 나타내는 도면이다.

본 발명의 실시예에 따른 반도체 소자 제조공정은 우선 도2a에 도시된 바와 같이, 반도체 기판(20)상에 제1 층간절연막(21)을 형성한 다음, 제1 층간절연막(21) 상에 캐패시터의 백금막으로 하부전극(22)을 2000Å의 두께로 형성하고, 유전체 박막(23)를 2400Å로 형성한다. 여기서 유전체 박막으로 강유전체를 사용할 때는 PZT 또는 BLT 또는 SBT를 사용할 수 있고, 고유전체를 사용할 때에는 BST 또는 STO를 사용할 수 있다.

이어서 백금막으로 상부전극(24)을 2000Å두께로 형성한다. 여기서 상, 하부전극(23, 24)으로 루테늄, 이리듐, 이리듐옥사이드 또는 루테늄옥사이드등을 사용할 수 있다.

여기서 상,하부전극(24,22)을 패터닝할 때에 사용되는 하드마스크층으로는 포토레지스트, 티타늄나이트라이드 또는 실리콘산화막을 이용할 수 있으며, 혼합가스로는 O₂/Cl₂혼합가스를 사용할 수 있다.

이어서 도2b에 도시된 바와 같이 , 상,하부전극(24,22)이 형성된 기판 전면에 제2 층간절연막(25)으로 BPSG(Boro-Phospho-Silicate-Glass)막을 증착하고, BPSG 플로우(Flow)를 통해 평탄화시킨다.

여기서 제2 층간절연막(25)으로 다른 절연물질을 사용했을 경우에는 에치백(ETCH-BACK) 공정을 통해 제2 층간절연막(25)을 평탄화 시킬 수 있다.

이어서 제2 층간절연막(25) 상부에 포토레지스터 패턴을 형성한다.

이어서 도2c에 도시된 바와 같이, 포토레지스트 패턴(26)을 식각마스크로 하여, 제2 층간절연막(25)를 건식식각하여 이후 금속배선과 상부전극(24)을 연결하기 위한 콘택홀을 형성하는데, 특히 상부전극(24)이 노출되기 직전까지 과소(UNDER ETCH)건식을 한다.(A 부분) 여기서 혼합가스로 Ar/O₂/ 가스와 CF 계열의 가스를 이용한다.

이어서 도2d에 도시된 바와 같이, 포토레지스트 패턴(26)을 식각마스크로 하여 콘택홀 영역의 상부전극(24)상부에 남아 있는 제2 층간절연막(25)을 습식식각으로 제거한다. 이 때 습식식각으로 상부전극(24)를 노출시키도록 하면, 습식식각의 특성상 콘택홀의 하단부(B)가 넓어져서, 이후에 금속배선을 형성할 때 상부전극과 금속배선간의 콘택저항 특성이 더욱 향상되는 이점이 있다.

여기서 습식식각시 식각속도를 조절하기 위해 HF:NH₄의 비를 9:1로 하는 BOE(Buffered Oxide Etch)를 사용하거나, HF:NH₄의 비를 100:1로 하는 BOE(Buffered Oxide Etch)를 사용한다.

캐패시터의 상부전극와 금속배선을 연결하기 위한 콘택홀을 전술한 바와 같이 건식식각과 습식식각을 차례로 진행하면서 형성하면, 캐패시터 상부전극에 물리적 스퍼터링 및 화학적 리액션이 발생하지 않으므로, 후속 세정과정에서 없애기 힘든 금속성 폴리머가 콘택홀 측벽에 증착되지 않게 된다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

본 발명에 의하면 금속배선과 캐패시터의 전극간에 콘택저항이 개선되어 반도체 소자의 신뢰도를 향상시킬 수 있다.

Claims (3)

1. 기판 상에 하부전극/유전체 박막/금속원소를 포함하는 상부전극이 적층된 구조의 캐패시터를 형성하는 단계;

   상기 캐패시터가 형성된 기판 전체 구조 상부에 절연막을 형성하는 단계;

   상기 상부전극이 노출되지 않을 정도로 금속배선 콘택홀 형성 영역의 상기 절연막을 선택적으로 건식식각하는 단계; 및

   상기 상부전극 상에 잔류하는 상기 절연막을 습식식각하여 콘택홀을 형성하는 단계

   를 포함하는 반도체 소자 제조방법.
2. 제 1 항에 있어서,

   상기 건식식각은 Ar, O₂및 CF계 가스를 이용하여 수행하는 것을 특징으로 하는 반도체 소자 제조방법.
3. 제 1 항에 있어서,

   상기 습식식각은 9:1 BOE 또는 100:1 BOE를 사용하여 수행하는 것을 특징으로 하는 반도체 소자 제조방법.