KR20030058248A - 캐패시터의 제조방법 - Google Patents

캐패시터의 제조방법 Download PDF

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Abstract

본 발명은 캐패시터의 저장전극에 금속을 사용함으로서 후속공정에서의 금속및 베리어 매탈의 산화를 방지할 수 있는 캐패시터 제조방법을 제공하기 위한 것으로, 이를 위한 본 발명의 일측면에 따르면 반도체 기판 상부의 절연막을 오픈시켜 캐패시터가 형성될 오목부 영역을 형성하는 단계; 상기 오목부 영역이 형성된 기판 전면에 도전막을 형성하는 단계; 상기 오목부 영역 내에만 감광막을 잔류시키는 단계; 상기 도전막을 에치백하여 상기 오목부 내에만 잔류시키는 단계; 유기습식공정을 이용하여 상기 감광막을 제거하는 단계; 및 상기 에치백으로 인해 발생하는 잔류물 및 상기 유기습식공정에서 제거되지 않은 감광막을 NH3플라즈마 가스를 이용하여 제거하는 단계를 포함하는 반도체 소자 제조방법이 제공된다.

Description

캐패시터의 제조방법{Method for fabricating capacitor}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 캐패시터 제조 방법에 관한 것이다.
반도체 소자, 특히 DRAM(Dynamic Random Access Memory)의 반도체 메모리의 집적도가 증가함에 따라 정보 기억을 위한 기본 단위인 메모리 셀의 면적이 급격하게 축소되고 있다.
이러한 메모리 셀 면적의 축소는 셀 캐패시터의 면적 감소를 수반하여, 센싱 마진과 센싱 속도를 떨어뜨리고, α-입자에 의한 소프트 에러(Soft Error)에 대한 내구성이 저하되는 문제점을 유발하게 된다. 따라서, 제한된 셀 면적에서 충분한 정전용량을 확보할 수 있는 방안이 필요하게 되었다.
캐패시터의 정전용량(C)은 하기의 수학식 1과 같이 정의된다.
C=ε·As/d
여기서, ε은 유전률, As는 전극의 유효 표면적, d는 전극간 거리를 각각 나타낸 것이다.
따라서, 캐패시터의 정전용량을 늘리기 위해서는 전극의 표면적을 넓히거나,유전체 박막의 두께를 줄이거나, 유전률을 높여야 한다.
이 중에서 전극의 표면적을 넓히는 방안이 제일 먼저 고려되어 왔다. 컨케이브 구조, 실린더 구조, 다층 핀 구조 등과 같은 3차원 구조의 캐패시터는 모두 제한된 레이아웃 면적에서 전극의 유효 표면적을 증대시키기 위하여 제안된 것이다. 그러나, 이러한 방법은 반도체 소자가 초고집적화 되면서 전극의 유효 표면적을 증대시키는데 한계를 보이고 있다.
그리고, 전극간 거리(d)를 최소화하기 위해 유전체 박막의 두께를 감소시키는 방안은 유전체 박막의 두께가 감소함에 따라 누설전류가 증가하는 문제 때문에 역시 그 한계에 직면하고 있다.
따라서, 근래에 들어서는 주로 유전체 박막의 유전율의 증대를 통한 캐패시터의 정전용량 확보에 초점을 맞추어 연구, 개발이 진행되고 있다. 전통적으로, 실리콘산화막이나 실리콘질화막을 유전체 박막 재료로 사용한 소위 NO(Nitride-Oxide) 구조의 캐패시터가 주류를 이루었으나, 최근에는 Ta2O5, (Ba,Sr)TiO3(이하 BST라 함) 등의 고유전체 물질이나, (Pb,Zr)TiO3(이하 PZT라 함), (Pb,La)(Zr,Ti)O3(이하 PLZT라 함), SrBi2Ta2O9(이하 SBT라 함), Bi4-xLaxTi3O12(이하, BLT라 함) 등의 강유전체 물질을 유전체 박막 재료로 적용하고 있다.
이러한 고유전체 물질 또는 강유전체 물질을 유전체 박막 재료로 사용하는 고유전체 캐패시터 또는 강유전체 캐패시터를 제조함에 있어서, 고유전체 물질 또는 강유전체 물질 특유의 유전 특성을 구현하기 위해서는 유전체 주변 물질 및 공정의 적절한 제어가 수반되어야 한다.
일반적으로, 고유전체 캐패시터나 강유전체 캐패시터의 상, 하부전극 물질로서 노블메탈(noble metal) 또는 이들의 화합물, 예컨대 Pt, Ir, Ru, RuO2, IrO2등을 사용하고 있다.
그러나, 이러한 노블메탈은 화학적인 반응성이 매우 취약하기 때문에 이들을 패터닝하기 위해서는 주로 물리적 식각에 의존할 수 밖에 없으며, 패터닝시에 발생하는 잔류물에 의한 여러가지 문제점이 유발되고 있다.
또한, 캐패시터의 저장전극으로 폴리실리콘막을 사용할 때에는 화학적기계적연마(CMP)를 이용하여 이웃한 캐패시터간의 절연을 시켰으나, 금속막을 사용할 때는 이에 맞는 금속 화학적계적연마 장비및 슬러리 도입이 필요하며, 이로 인해 공정비용이 증가되고 있다.
도1a 내지 도1d는 종래기술에 따른 반도체 소자의 콘케이브 캐패시터의 저장전극 제조방법을 나타내는 도면이다.
종래기술에 의한 캐패시터 제조방법은 우선 도1a에 도시된 바와 같이, 반도체기판(10)상에 층간절연막(11)을 형성한 후, 층간절연막(11)을 관통하여 반도체기판(10)의 활성영역과 연결되는 콘택홀을 형성한다. 콘택홀에 폴리실리콘을 매립하여 리세스(recess)된 콘택 플러그(12)를 형성하고, 콘택 플러그(12)상에 베리어메탈(9)로 티타늄나이트라이드(TIN)을 형성한다. 여기서 베리어메탈은 후속 열공정시 산호가 하부구조에 침투하는 것을 방지하기 위한 것이다.
이어서, 캐패시터를 형성할 높이 만큼 커패시터절연막(13)을 형성하고 이후에 캐패시터절연막(13)을 선택적으로 식각해서 베리어메탈(9)이 오픈되도록 한다.
이어서, 캐패시터 저장전극을 형성할 루테늄막(14)을 기판 전면에 증착한다.
이어서 도1b에 도시된바와 같이, 루테늄막(14)이 형성된 기판에 감광막(15)을 루테늄막(14) 상부에 형성한다.
이어서 도1c에 도시된 바와 같이, 캐패시터절연막(13) 상부의 루테늄막(14)이 노출되도록 감광막을 제거한다.
이어서 도1d에 도시된 바와 같이, 이웃한 캐패시터 저장전극간의 절연을 위해 루테늄막(14)을 에치백하여 캐패시터 절연막(13)이 노출되도록 한다. 이 때 감광막(15)이 채워지지 않은 홀 측벽부분(A)의 열화를 막기 위해 인위적으로 잔류물(Residue)를 발생시키면서 에치백 공정을 진행하기 위해서, Cl2또는 Ar과 같은 가스를 사용한다. 잔류물은 캐패시터절연막(13) 또는 감광막(15)이 상기의 가스와 반응하여 발생하게 된다.
계속해서 감광막을 제거하는 공정을 진행하는데, 잔류물도 같이 제거하기 위해, O2메인가스에 CF4가스를 첨가하여 감광막 제거공정을 진행하며 이후 유기용제(Organic)를 이용한 세정(Cleaning)을 한다. 이후 600℃ N2분위기에서 열처리(anneal)를 한다.
그러나 감광막(15)을 제거하기 위해 200도 이상의 온도에서 O2가스를 사용하는 경우 루테늄막(14)에 O2가스가 침투하여 루테늄막(14) 산화를 유발하며 하부구조인 베리어 메탈(9)의 산화까지 유발하고, 이후의 실시하는 열처리때에 루테늄막(14)의 표면이 변형되는 문제점이 생긴다. 또한 잔류물제거를 위해 사용하는 CF4가스로 인해 베리어메탈(12)이 열화되는 문제점을 가지고 있다.
또한 캐패시터 구조의 종횡비(aspect ratio)가 커질수록 저장전극 바닥부분의 감광막 제거공정이 더욱 힘이 들게 되어, 상기의 문제점은 더욱 심각하게 된다.
도2는 종래 기술에 따라 반도체 소자 캐패시터를 제조할 시의 문제점을 나타내는 전자현미경 사진이다.
도2를 참조하여 살펴보면, 세정공정후에 캐패시터 저장전극 바닥부분의 감광막이 제거되지 않은 것을 볼수 있고, 루테늄 열공정을 진행한 후에는 감광막세정공정으로 인해 산화된 루테늄막과 베리어메탈에 산화층이 존재함을 알 수 있다.
본 발명은 캐패시터의 저장전극에 금속을 사용함으로서 후속공정에서의 금속및 베리어 매탈의 산화를 방지할 수 있는 캐패시터 제조방법을 제공하는데 그 목적이 있다.
도1a 내지 도1d는 종래기술에 따른 캐패시터의 제조방법을 나타내는 도면.
도2는 종래 기술에 따라 캐패시터의 제조방법을 제조할 시의 문제점을 나타내는 전자현미경 사진.
도3a 내지 도3f는 본 발명에 의한 바람직한 실시예에 따른 캐패시터의 제조방법을 나타내는 도면.
도4는 본 발명에 의한 바람직한 실시예에 따른 캐패시터의 제조 시의 전자현미경 사진.
<도면의 주요부분에 대한 부호의 설명>
20 : 기판
21 : 층간절연막
22 : 저장전극 콘택플러그
18 : 베리어메탈
23 : 캐패시터 절연막
25 : 루테늄막
26 : 감광막
상기의 목적을 달성하기 위해, 본 발명의 일측면에 따르면 반도체 기판 상부의 절연막을 오픈시켜 캐패시터가 형성될 오목부 영역을 형성하는 단계; 상기 오목부 영역이 형성된 기판 전면에 도전막을 형성하는 단계; 상기 오목부 영역 내에만 감광막을 잔류시키는 단계; 상기 도전막을 에치백하여 상기 오목부 내에만 잔류시키는 단계; 유기습식공정을 이용하여 상기 감광막을 제거하는 단계; 및 상기 에치백으로 인해 발생하는 잔류물 및 상기 유기습식공정에서 제거되지 않은 감광막을 NH3플라즈마 가스를 이용하여 제거하는 단계를 포함하는 반도체 소자 제조방법이 제공된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도3a 내지 도3e는 본 발명의 바람직한 일실시예에 따른 캐패시터 제조방법을 나타내는 도면이다.
본 발명의 일실시예에 따른 캐패시터 제조방법은 우선 도3a에 도시된 바와 같이, 반도체기판(20)상에 층간절연막(21)을 형성한 후, 층간절연막(21)을 관통하여 반도체기판(20)의 활성영역(도시안됨)과 연결되는 콘택홀을 형성한다.
이어서, 콘택홀에 폴리실리콘을 매립하여 리세스(recess)된 콘택 플러그(22)를 형성하고, 콘택 플러그(22) 상에 베리어(barrier) 메탈(22)로 티타늄나이트라이드(TIN)을 형성한다.
이어서, 캐패시터를 형성할 높이 만큼 캐패시터절연막(23)을 실리콘산화막으로 형성하고, 베리어메탈(22)이 오픈되도록 캐패시터절연막(23)을 선택적으로 식각하여 캐패시터 오목부를 형성한다.
이어서, 도3b에 도시된 바와 같이, 캐패시터 저장전극으로 루테늄막(24)을 기판전면에 형성한다. 이 때 저장전극으로 사용되는 금속으로는 루테늄막(24) 대신에 노블금속 또는 이들의 화합물 (예컨대 Pt, Ir, RuO2, IrO2)등을 사용할 수 있다.
이어서 도3c에 도시된 바와 같이, 감광막(26)을 루테늄막(25) 상부에 소정의 높이까지 도포한다.
이어서 도3d에 도시된 바와 같이, 제2 층간절연막(23)상의 루테늄막(25)이 노출되도록 감광막(26)을 제거한다.
이어서 도3e에 도시된 바와 같이, 캐패시터 절연막(23)이 노출되도록 루테늄막(25) 에치백 공정을 진행하는데, 캐패시터 오목부 안의 감광막(26)도 어느 정도 에치백되기 때문에 측벽의 루테늄막(25)이 손상이 안되도록 이방성 식각 화학제(chemistry)를 사용하여 잔류물(C)을 인위적으로 발생시키면서 진행한다.
여기서 캐패시터 절연막과 루테늄막(25)과 식각선택비를 같게 유지시켜 루테늄막(25)이 평판으로 남도록 식각하여야 하며, 에치백시 발생된 잔류물(C)이 후에 세정공정에서 제거가 용이하도록 해야 한다.
이를 위해 고밀도(High density) 플라즈마(에컨대 1012/cm3)를 사용하고, 루테늄막(25)의 에치백을 적절하게 조절하기 위해 낮은 파워(power)(바람직하게 100~ 300Watt)와 저압력(바람직하게 10m Torr이하)을 사용하며, 화학반응에 의한 루테늄 식각이 이루어지지 않는 Cl2나 Ar 가스를 사용한다.
또한, 이후 감광막제거 공정이나 세정공정에서 잔류물이 쉽게 제거되도록 SF6가스를 첨가한다. 이 때 이 SF6가스의 5 ~ 10% 내외에서의 조절로 캐패시터 절연막(23)과 루테늄막(25)과의 식각 선택비를 조절할 수 있으며, 이에 따라 평탄화가 가능하다.
이어서, 도3f에 도시된 바와 같이, 에치백후 남은 감광막(26) 및 잔류물(B)중에서 장시간의 플라즈마에 루테늄막(25)이 노출되지 않도록 우선 유기용액을 이용하여 습식세정으로 감광막(26) 제거 공정을 실시한다.
이어서, 종래에 사용하던 O2플라즈마 가스 대신 NH3플라즈마 가스를 사용하여 루테늄막(25)의 산화나 표면 변형을 유발시키지 않으면서 바닥에 잔존하는 잔류물(C) 및 감광막(26)을 제거한다. 이 때 잔류물(C) 정도에 따라 5 ~ 10% 이내의 CF4가스 또는 N2가스를 첨가할 수 있으며, 공정조건은 1Torr ~ 3Torr 범위의 압력에서 척(Chuck)온도는 200 ~ 300℃, 파워는 800 ~ 1500W로 한다.
한편, 세정과정에서 옥사이드와 금속 하부 전극간의 접착성질이 나쁘기 때문에 스핀드라이(spin dry)방식을 사용하여 세정시간을 줄이고, 알카리 계열의 용액을 사용하여 감광막을 제거공정을 진행한다.
상기와 같이 감광막(26) 제거공정을 진행함으로써 장시간 플라즈마 가스에 루테늄막(25)이 노출되지 않아 루테늄막(25)의 손상이 없으며, 또한 이로 인한 베리어메탈(TIN)의 열화는 없다.
이어서 루테늄막(25) 상부에 유전체 박막 및 상부전극을 형성한다.
도4는 전술한 실시예에 따른 반도체 소자의 캐패시터 제조시의 전자현미경 사진이다.
도4를 참조하면 살펴보면, 루테늄막 에치백후 유기습식 공정을 이용하여 세정을 하고 NF3가스를 이용하여 잔류물을 제거하였을 경우에는 루테늄막 및 베리에메탈의 산화를 방지할 수 있음을 알 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명에 따라 캐패시터 제조하면 금속전극의 열화를 방지하여 반도체 소자의 신뢰도를 향상시킬 수 있다.

Claims (7)

  1. 반도체 기판 상부의 절연막을 오픈시켜 캐패시터가 형성될 오목부 영역을 형성하는 단계;
    상기 오목부 영역이 형성된 기판 전면에 도전막을 형성하는 단계;
    상기 오목부 영역 내에만 감광막을 잔류시키는 단계;
    상기 도전막을 에치백하여 상기 오목부 내에만 잔류시키는 단계;
    유기습식공정을 이용하여 상기 감광막을 제거하는 단계; 및
    상기 에치백으로 인해 발생하는 잔류물 및 상기 유기습식공정에서 제거되지 않은 감광막을 NH3플라즈마 가스를 이용하여 제거하는 단계
    를 포함하는 반도체 소자 제조방법.
  2. 제 1 항에 있어서,
    상기 에치백은 Cl2/SF6, Ar/SF6, Cl2/Ar/SF6중에서 선택된 하나의 혼합가스를 이용하는 것을 특징으로 하는 반도체 소자 제조방법.
  3. 제 2 항에 있어서,
    상기 에치백의 혼합가스가 Cl2/Ar/SF6일 때, 상기 SF6가스를 총가스 유량의 5 ~ 10% 범위로 조절하는 것을 특징으로 하는 반도체 소자 제조방법.
  4. 제 1 항에 있어서,
    상기 NH3플라즈마 가스를 이용하여 제거하는 단계는 N2또는 CF4가스를 5% 10% 범위로 첨가하여 진행하는 것을 특징으로 하는 반도체 소자 제조방법.
  5. 제 4 항에 있어서,
    상기 NH3플라즈마 가스를 이용하여 제거하는 단계는 1Torr ~ 3Torr 범위의 압력에서, 척(Chuck)온도는 200 ~ 300℃, 파워는 800 ~ 1500W로 진행하는 것을 특징으로 하는 반도체 소자 제조방법.
  6. 제 1 항에 있어서,
    상기 도전막은 백금, 이리듐, 루테늄, 루테늄옥사이드, 이리듐 옥사이드 중에서 선택된 하나를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  7. 제 1 항에 있어서,
    상기 감광막을 제거하는 단계는 스핀드라이 방식을 사용하고, 알카리 계열의 용액을 사용하는 것을 특징으로 하는 반도체 소자 제조방법.
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