KR20030054310A - 반도체 소자의 캐패시터의 제조 방법 - Google Patents
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Abstract
본 발명은 강유전체 또는 고유전체 캐패시터 제조공정에서의 금속전극의 적용으로 식각시 생기는 잔류물의 생성을 억제할 수 있는 반도체 소자의 캐패시터 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명의 일측면에 따르면, 소정의 하부층이 형성된 기판 상에 하부전극용 제1 금속막을 형성하는 단계; 상기 금속막 상부에 유전체 박막을 형성하는 단계; 상기 유전체 박막 상부에 상부전극용 제2 금속막을 형성하는 단계; 상기 제2 금속막 상부에 하드마스크용 패턴을 형성하는 단계; 및 상기 하드마스크용 패턴을 이용하여 상기 제1 금속막 및 상기 유전체 박막을 O2/CF4가스를 이용하여 등방성 식각하는 단계를 포함하는 캐패시터 제조방법이 제공된다.
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 캐패시터 제조 방법에 관한 것이다.
반도체 소자, 특히 DRAM(Dynamic Random Access Memory)의 반도체 메모리의 집적도가 증가함에 따라 정보 기억을 위한 기본 단위인 메모리 셀의 면적이 급격하게 축소되고 있다.
이러한 메모리 셀 면적의 축소는 셀 캐패시터의 면적 감소를 수반하여, 센싱 마진과 센싱 속도를 떨어뜨리고, α-입자에 의한 소프트 에러(Soft Error)에 대한 내구성이 저하되는 문제점을 유발하게 된다. 따라서, 제한된 셀 면적에서 충분한 정전용량을 확보할 수 있는 방안이 필요하게 되었다.
캐패시터의 정전용량(C)은 하기의 수학식 1과 같이 정의된다.
여기서, ε은 유전률, As는 전극의 유효 표면적, d는 전극간 거리를 각각 나타낸 것이다.
따라서, 캐패시터의 정전용량을 늘리기 위해서는 전극의 표면적을 넓히거나, 유전체 박막의 두께를 줄이거나, 유전률을 높여야 한다.
이 중에서 전극의 표면적을 넓히는 방안이 제일 먼저 고려되어 왔다. 컨케이브 구조, 실린더 구조, 다층 핀 구조 등과 같은 3차원 구조의 캐패시터는 모두 제한된 레이아웃 면적에서 전극의 유효 표면적을 증대시키기 위하여 제안된 것이다. 그러나, 이러한 방법은 반도체 소자가 초고집적화 되면서 전극의 유효 표면적을 증대시키는데 한계를 보이고 있다.
그리고, 전극간 거리(d)를 최소화하기 위해 유전체 박막의 두께를 감소시키는 방안은 유전체 박막의 두께가 감소함에 따라 누설전류가 증가하는 문제 때문에 역시 그 한계에 직면하고 있다.
따라서, 근래에 들어서는 주로 유전체 박막의 유전율의 증대를 통한 캐패시터의 정전용량 확보에 초점을 맞추어 연구, 개발이 진행되고 있다. 전통적으로, 실리콘산화막이나 실리콘질화막을 유전체 박막 재료로 사용한 소위 NO(Nitride-Oxide) 구조의 캐패시터가 주류를 이루었으나, 최근에는 Ta2O5, (Ba,Sr)TiO3(이하 BST라 함) 등의 고유전체 물질이나, (Pb,Zr)TiO3(이하 PZT라 함), (Pb,La)(Zr,Ti)O3(이하 PLZT라 함), SrBi2Ta2O9(이하 SBT라 함), Bi4-xLaxTi3O12(이하,BLT라 함) 등의 강유전체 물질을 유전체 박막 재료로 적용하고 있다.
이러한 고유전체 물질 또는 강유전체 물질을 유전체 박막 재료로 사용하는 고유전체 캐패시터 또는 강유전체 캐패시터를 제조함에 있어서, 고유전체 물질 또는 강유전체 물질 특유의 유전 특성을 구현하기 위해서는 유전체 주변 물질 및 공정의 적절한 제어가 수반되어야 한다.
일반적으로, 고유전체 캐패시터나 강유전체 캐패시터의 상, 하부전극 물질로서 노블메탈(noble metal) 또는 이들의 화합물, 예컨대 Pt, Ir, Ru, RuO2, IrO2등을 사용하고 있다.
그러나, 이러한 노블메탈이나 강유전체(또는 고유전체) 박막은 화학적인 반응성이 매우 취약하기 때문에 이들을 패터닝하기 위해서는 주로 물리적 식각에 의존할 수 밖에 없다. 이 경우, 식각 과정에서 발생한 금속성 폴리머가 소위 펜스(fence) 형태로 잔류하여 상, 하부 전극 간의 단락을 유발하는 문제점이 있다.
도1a 내지 도1c는 종래기술에 따른 반도체 소자 캐패시터 제조방법을 나타내는 도면.
도1a을 참조하여 살펴보면, 기판(10) 상에 층간절연막(11)을 형성한 다음, 층간절연막(11) 상에 하부전극을 이룰 금속막으로 루테늄막(Ru)(12)을 형성한다. 이어서 루테늄막(12)상에 유전체 박막으로 Ta2O5막(13)을 형성하고, 그 상부에 TiN(15)막을 형성한다. 이어서 캐패시터 패턴을 형성하기 위해 감광막(15)를 도포하고 선택적으로 식각하여 패터닝한다.
여기서 유전체 박막(13)으로 강유전체를 사용할 때에는 PZT, SBT, 또는 BLT를 사용하고, 고유전체를 사용할 때에는 BST, STO를 사용할 수 있다. 한편, 캐패시터 전극으로 사용될 금속막으로 전술한 루테늄 또는 TiN 대신에, Pt, Ir, Ru, RuO2또는 IrO2를 사용할 수 있다.
이어서 도1b를 참조하여 살펴보면, 패터닝된 감광막(15)을 따라, Ta2O5막(13) 및 TiN(15)막을 Cl2또는 BCl3가스를 이용하여 건식식각한다. 이 때 루테늄막(12) 상부의 Ta2O5막(13)을 완전히 제거하기 위해, 루테늄막(12)까지 식각이 되도록 과식각을 진행하는데, 이 때 루테늄막(12)이 Cl2또는 BCl3가스와 반응하여 잔류물(A)이 형성되고, 이 잔류물(A)들은 감광막(15), TiN막(14) 또는 Ta2O5막(13)의 측벽에 형성된다. 이 잔류물(Residue)(A)은 이후의 세정공정으로 제거하기가 쉽지 않다.
이어서 도1c를 참조하여 살펴보면, O2분위기에서 감광막(15)을 제거하고 세정공정을 수행 한다. 이 때 전술한 측벽의 잔류물(A)은 감광막 제거작업과 세정작업으로 잘 없어지지 않기 때문에, 이후에 커패시터의 상,하부전극이 단락되는 문제점을 유발한다.
도2a 및 도2b는 종래기술에 따른 반도체 소자 캐패시터 제조방법에 의해 생기는 문제점을 보여주는 전자현미경 사진으로서, 잔류물들이 계속 남아 있음을 볼 수 있다.
따라서, 종래의 일반적은 금속식각 장비로 커패시터의 금속전극을 형성하면, 이후 공정에서 잘 세정되지 않는 금속성 잔류물이 생겨 커패시터의 상,하부전극간의 단락이 되는 문제가 생긴다. 또한 상기의 잔류물을 제거하기 위해서 고온에서 식각공정을 실시할수 있으나, 이때에는 고온 척(chuck)을 구비한 식각장비를 새로 도입하여 추가적인 비용부담이 생긴다.
본 발명은 강유전체 또는 고유전체 캐패시터 제조공정에서의 금속전극의 적용으로 식각시 생기는 잔류물의 생성을 억제할 수 있는 반도체 소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.
도1a 내지 도1c는 종래기술에 따른 반도체 소자 캐패시터 제조방법을 나타내는 도면.
도2a 내지 도2b는 종래기술에 따른 반도체 소자 캐패시터 제조방법에 의해 생기는 문제점을 보여주는 전자현미경 사진.
도3a 내지 도3d은 본 발명에 의한 바람직한 실시예에 따른 반도체 소자의 캐패시터 제조방법을 나타내는 도면.
도4a 내지 도4b는 본 발명에 의한 반도체 소자의 캐패시터 제조방법에 따라 제조시 캐패시터 단면을 보여주는 전자현미경 사진.
<도면의 주요부분에 대한 부호의 설명>
20 : 기판
21 : 층간절연막
22 : TiN막
23 : Ta2O5막
24 : Ru막
25 : 하드마스크 패턴
26 : 감광막
상기의 목적을 달성하기 위해 본 발명의 일측면에 따르면, 소정의 하부층이 형성된 기판 상에 하부전극용 제1 금속막을 형성하는 단계; 상기 금속막 상부에 유전체 박막을 형성하는 단계; 상기 유전체 박막 상부에 상부전극용 제2 금속막을 형성하는 단계; 상기 제2 금속막 상부에 하드마스크용 패턴을 형성하는 단계; 및 상기 하드마스크용 패턴을 이용하여 상기 제1 금속막 및 상기 유전체 박막을 O2/CF4가스를 이용하여 등방성 식각하는 단계를 포함하는 캐패시터 제조방법이 제공된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도3a 내지 도3e는 본 발명의 바람직한 실시예에 따른 반도체소자 제조공정도이다.
먼저 도3a을 참조하여 설명하면, 기판(20)상에 층간절연막(21)을 형성한 다음, 층간절연막(21) 상에 캐패시터의 하부전극으로 사용될 루테늄막(22)을 형성하고, 유전체 박막으로 사용될 Ta2O5막(23)를 형성한다. 여기서 유전체 박막으로 강유전체로 PZT, PLZT 또는 BLT를 사용할 수 있고, 또는 고유전체를 사용할 때에는 BST STO를 사용할 수 있다.
이어서 상부전극으로 사용될 TiN막(24)을 형성한다. 여기 금속전극으로 Pt, Ir, RuO2또는 IrO2를 사용할 수 있다. 이어서 하드마스크용 산화막(25)을 증착하는데, 이때 TiN막(24)을 보호하기 위해 스핀 코팅(spin coating)방식으로 증착한다. 이어서 감광막(26)을 도포하고, 패터닝한다.
이어서 도3b를 참조하여 살펴보면, 감광막 패턴(26)을 고온(예컨대 100 ~ 150℃)에서 베이킹하여 경화시킨 다음 감광막 패턴(26)에 따라 하드마스크용 산화막(25)을 완충산화막 용액(Buffered Oxide Echtant, 이하 BOE라 함)용액을 이용하여 습식식각으로 패터닝한다.
이 때 감광막 패턴(26)을 베이킹하여 경화시키는 이유는 감광막(26)과 하드마스크 패턴(25)간의 접착력을 좋게 하기 위한 것으로, 이후 습식식각 공정시 감광막 패턴(26)이 떨어져 나가지 않는다.
계속해서 도3c를 참조하여 살펴보면, 다운스트림(down stream)방식의 감광막스트리퍼(striper)에서 O2/CF4혼합가스를 이용하여 TiN막(24) 및 Ta2O5막(23)을 하드마스크 패턴(25) 패턴에 따라 식각하며, 이때에 감광막 패턴(26)도 함께 제거된다. 이 때 압력은 1 ~ 3mTorr, 척(Chuck)온도는 150~300℃, 파워는 800W ~ 1500W 범위에서 공정을 진행한다.
이어서 도3d를 참조하여 살펴보면, BOE 용액을 이용하여 스핀(spin) 에처(etcher)로 하드마스크 패턴(25)를 제거한다.
전술한 바와 같이 공정을 진행하면, TiN막(24) 또는 Ta2O5막(23)의 측벽에 루테늄으로 인해 생기는 잔류물이 없게 되어 신뢰성 있는 적층형 캐패시터를 형성할 수 있다. 또한 종래의 감광막 스트리퍼로 잔류물 없이 TiN막(24), Ta2O5막(23)을 식각할 수 있으므로 고온 척(chuck)을 구비한 건식식각 장비를 도입하지 않아도 되므로 비용을 절감할 수 있다.
도4a 및 도4b는 본 발명에 의한 반도체 소자의 캐패시터 제조방법에 따라 제조시 캐패시터 단면을 보여주는 전자현미경 사진으로서 종래기술에 의해 도2a 내지 도2b와 비교하면 잔류물이 형성되지 않음을 알 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명에 따르면 새로운 장비의 도입없이도 캐패시터의 펜스현상을 방지할 수 있으며, 이에 따라 반도체 소자의 신뢰도 및 수율을 개선하는 효과를 기대할 수 있다.
Claims (7)
- 소정의 하부층이 형성된 기판 상에 하부전극용 제1 금속막을 형성하는 단계;상기 금속막 상부에 유전체 박막을 형성하는 단계;상기 유전체 박막 상부에 상부전극용 제2 금속막을 형성하는 단계;상기 제2 금속막 상부에 하드마스크용 패턴을 형성하는 단계; 및상기 하드마스크용 패턴을 이용하여 상기 제1 금속막 및 상기 유전체 박막을 O2/CF4가스를 이용하여 등방성 식각하는 단계를 포함하는 캐패시터 제조방법.
- 제 1 항에 있어서,상기 하드마스크용 패턴은,상기 제2 금속막 상부에 하드마스크용 물질막을 스핀코팅 방식으로 증착하는 단계;상기 하드마스크용 물질막 상에 감광막 패턴을 형성하는 단계; 및상기 감광막 패턴에 따라 상기 하드마스크용 물질막을 패터닝하는 단계를 포함하는 것을 특징으로 하는 캐패시터 제조방법.
- 제 2 항에 있어서,상기 하드마스크 물질막을 패터닝하는 단계는,완충산화막 식각제를 이용하여 습식식각 하는 것을 특징으로 하는 캐패시터 제조방법.
- 제 1 항에 있어서,상기 등방성 식각하는 단계는,압력은 1 ~ 3mTorr, 척의 온도는 150~300℃, 파워는 800W ~ 1500W 범위에서 식각을 진행하는 것을 특징으로 캐패시터 제조방법.
- 제 2 항에 있어서,상기 감광막 패턴을 형성하는 단계는,감광막을 상기 하드마스크용 물질막 상부에 도포하는 단계;상기 감광막을 선택적으로 식각하여 커패시터 패턴을 형성하기 위한 패턴을 형성하는 단계; 및패터닝된 상기 감광막을 100 ~ 150 범위의 온도에서 경화시키는 단계를 포함하는 것을 특징으로 하는 캐패시터 제조방법.
- 제 1 항에 있어서,상기 제1 및 제2 금속막은 TiN, Ru Pt, Ir, RuO2또는 IrO2중에서 선택된 하나를 포함하는 것을 특징으로 하는 캐패시터 제조방법.
- 제 1 항에 있어서,상기 유전체 박막은 PZT, PLZT, SBT, BLT,BST, STO중에서 선택된 하나를 포함하는 것을 특징으로 하는 캐패시터 제조방법.
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100721626B1 (ko) * | 2005-07-06 | 2007-05-23 | 매그나칩 반도체 유한회사 | 반도체 소자의 ｍｉｍ 캐패시터 형성방법 |
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2001
- 2001-12-24 KR KR1020010084451A patent/KR20030054310A/ko not_active Application Discontinuation
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