KR100798789B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 캐패시터에서 금속전극을 사용함으로써 생기는 금속성 폴리머가 발생되지 않는 반도체 소자 제조방법을 제공하기 위한 것으로, 이를 위한 본 발명의 일측면에 따르면, 반도체 기판상에 하부전극을 형성하는 단계; 상기 하부전극 상에 유전체 박막을 형성하는 단계; 상기 유전체 박막 상에 금속막 및 비금속성 도전막으로 이루어진 상부전극을 형성하는 단계; 상기 상부전극 상에 절연막을 형성하는 단계; 및 상기 절연막을 선택적으로 건식식각하여 상기 비금속성 도전막을 노출시키는 콘택홀을 형성하는 단계를 포함하는 반도체 소자 제조방법이 제공된다.
반도체, 캐패시터, 강유전체, 고유전체, 하이브리드 상부전극.
Description
도1a 내지 도1b는 종래기술에 따른 반도체 소자 제조방법을 나타내는 도면.
도2a 내지 도2c는 본 발명에 의한 바람직한 실시예에 따른 반도체 소자 제조방법을 나타내는 도면.
<도면의 주요부분에 대한 부호의 설명>
20 : 기판
21 : 제1 층간절연막
22 : 하부전극
23 : 유전체 박막
24,25 : 하이브리드 상부전극
26 : 제2 층간절연막
본 발명은 반도체 집적회로의 제조방법에 관한 것으로, 특히 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자, 특히 DRAM(Dynamic Random Access Memory)의 반도체 메모리의 집적도가 증가함에 따라 정보 기억을 위한 기본 단위인 메모리 셀의 면적이 급격하게 축소되고 있다. 이러한 메모리 셀 면적의 축소는 셀 캐패시터의 면적 감소를 수반하여, 센싱 마진과 센싱 속도를 떨어뜨리고, α-입자에 의한 소프트 에러(Soft Error)에 대한 내구성이 저하되는 문제점을 유발하게 된다. 따라서, 제한된 셀 면적에서 충분한 정전용량을 확보할 수 있는 방안이 필요하게 되었다.
근래에 들어서는 유전율의 증대를 통한 캐패시터의 정전용량 확보를 위해 Ta2O5, (Ba,Sr)TiO3(이하 BST라 함) 등의 고유전체 물질이나, (Pb,Zr)TiO
3(이하 PZT라 함), (Pb,La)(Zr,Ti)O3(이하 PLZT라 함), SrBi2Ta2O9(이하 SBT라 함), Bi4-xLaxTi3O12(이하, BLT라 함)등의 강유전체 물질을 유전체 박막 재료로 적용하고 있다.
이러한 고유전체 물질 또는 강유전체 물질을 유전체 박막 재료로 사용하는 고유전체 캐패시터 또는 강유전체 캐패시터를 제조함에 있어서, 고유전체 물질 또는 강유전체 물질 특유의 유전 특성을 구현하기 위해서는, 고유전체 캐패시터나 강유전체 캐패시터의 상, 하부전극 물질로서 노블메탈(noble metal) 또는 이들의 화합물, 예컨대 Pt, Ir, Ru, RuO2, IrO2 등을 사용하고 있다.
한편, 캐패시터를 형성하고 나서 금속배선과 캐패시터의 전극을 연결시키는 공정을 진행하게 되는데, 캐패시터의 전극물질로 전술한 바와 같이 금속을 사용하게 됨에 따라, 캐패시터의 상,하부전극을 패터닝하기도 어렵고, 금속을 식각할 때 비휘발성 금속성 폴리머가 부산물로 생겨서 여러가지 문제를 유발하고 있다.
도1a 내지 도1b는 종래기술에 의한 반도체 소자의 캐패시터 제조방법을 나타낸 도면이다.
종래기술에 의한 캐패시터 제조방법은 우선 도1a에 도시된 바와 같이, 기판(10) 상에 제1 층간절연막(11)을 형성한 다음, 제1 층간절연막(11) 상에 하부전극(12), 유전체 박막(13), 상부전극(14)를 형성한다. 여기서 하부전극(12) 또는 상부전극(14)으로는 노블금속 또는 이들의 화합물 (예컨대 Pt, Ir, Ru, RuO2, IrO2)등을 사용하는데, 이중에서 고유전체 또는 강유전체 박막과 워크펑션 차이가 가장 큰 백금을 가장 많이 사용하여 캐패시터의 전극(12, 14)을 형성한다.
이어서, 도1b를 참조하여 살펴보면, 제2 층간절연막(15)을 형성하고, 금속배선과 연결을 위해, 캐패시터 영역의 제2 층간절연막(15)의 건식식각 공정을 진행하여 콘택홀을 형성한다.
이 때 제2 층간절연막(15)을 식각하는 공정에서, 상부전극(14)으로 사용된 백금으로 인해 다량의 금속성 폴리머(polymer)(A)가 제2 층간절연막 측면에 형성된다.
여기서 형성된 금속성 폴리머(A)는 매우 무겁고(heavy), 비휘발성을 가지며, 식각후에 세정공정에서 잘 제거되지 않으며, 특히 콘택홀의 수직 프로파일(profile)을 변형시켜, 후속 공정에서 콘택저항을 증가시켜 금속배선을 어렵게 하는 문제가 된다.
본 발명은 캐패시터에서 금속전극을 사용함으로써 생기는 금속성 폴리머가 발생되지 않는 반도체 소자 제조방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 일측면에 따르면, 반도체 기판상에 하부전극을 형성하는 단계; 상기 하부전극 상에 유전체 박막을 형성하는 단계; 상기 유전체 박막 상에 금속막 및 비금속성 도전막으로 이루어진 상부전극을 형성하는 단계; 상기 상부전극 상에 절연막을 형성하는 단계; 및 상기 절연막을 선택적으로 건식식각하여 상기 비금속성 도전막을 노출시키는 콘택홀을 형성하는 단계를 포함하는 반도체 소자 제조방법이 제공된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도2a 내지 도2c는 본 발명의 바람직한 실시예에 따른 반도체 소자 제조방법을 나타내는 도면이다.
먼저 도2a을 참조하여 설명하면, 반도체 기판(20)상에 제1 층간절연막(21)을 형성한 다음, 제1 층간절연막(21) 상에 캐패시터의 하부전극으로 형성될 제1 백금막(22)을 2000Å 정도의 두께로 증착하고, 유전체 박막으로 형성될 강유전체로 SBT를 2400Å 정도로 증착한다.
이어서 상부전극을 이룰 제2 백금막(24) 및 폴리실리콘막(25)을 각각 2000Å, 1000Å 정도의 두께로 증착한다. 여기서 폴리실리콘막(25)은 100 ~ 1000Å이하의 두께로 형성하면 되는데 상부전극을 형성하는 제2 백금막(24)이 후속공정에서 식각되지 않도록 하는 비금속성 도전막으로 사용된 것이다. 여기서 상,하부전극을 형성할 금속으로 노블금속 또는 이들의 화합물(예컨대 Ir, Ru, RuO2, IrO2)을 사용할 수 있다.
이어서 상부전극 패터닝을 위해 포토 레지스트 패턴(26)을 형성한다.
이어서 도2b를 참조하여 살펴보면, Ar/Cl2 혼합가스를 사용해서 포토레지스트 패턴(26)을 식각마스크로 폴리실리콘막(25) 및 제2 백금막(24) 식각공정을 수행하여 상부전극(29,30)을 형성한다. 이 때 상부전극(29,30)을 이루는 백금 때문에 생긴 폴리머의 원할한 배출을 위해 공정온도를 80℃ ~100℃ 범위로 하고, 여기서는 80℃ 이상으로 유지하면 된다. 이어 유전체박막(28) 및 하부전극(27)을 패터닝하여 캐패시터를 완성한다.
이어서 도2c를 참조하여 살펴보면, 캐패시터가 형성된 기판상에 제2 층간절연막(31)으로 BPSG(Boro-Phospho-Silicate-Glass)를 증착하고, BPSG 플로우(Flow) 를 통해 평탄화시킨다. 여기서, 제2 층간절연막(31)으로 BPSG를 사용하지 않을 경우에는 에치백(ETCH-BACK) 공정을 통해 제2 층간절연막(31)을 평탄화 시킬 수 있다.
이후에 금속배선과 연결을 위한 콘택플러그 형성을 위해 제2 층간절연막(31)을 선택적으로 건식식각해서 콘택홀을 형성한다. 이 때에 공정가스로 Ar/CF4/O2 혼합가스를 사용한다.
여기서 콘택홀 형성을 위한 건식식각에서 폴리실리콘막(30)에서 식각을 멈추면 백금은 노출되지 않고, 이로 인해 백금으로 인한 금속성 폴리머는 생기지 않는다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명에 의해 캐패시터의 전극과 금속배선의 연결공정에서 금속전극으로 인한 폴리머가 생기지 않아서 금속배선과 캐패시터의 전극간에 콘택저항이 개선되며, 이로 인해 반도체 소자의 신뢰도를 향상시킬 수 있다.
Claims (7)
- 반도체 기판상에 하부전극을 형성하는 단계;상기 하부전극 상에 유전체 박막을 형성하는 단계;상기 유전체 박막 상에 금속막 및 비금속성 도전막이 적층된 상부전극을 형성하는 단계;상기 상부전극 상에 절연막을 형성하는 단계; 및상기 절연막을 선택적으로 건식식각하여 상기 비금속성 도전막을 노출시키는 콘택홀을 형성하는 단계를 포함하는 반도체 소자 제조방법.
- 제 1 항에 있어서,상기 금속막은 백금, 루세늄, 이리듐 중 선택된 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 1 항에 있어서,상기 비금속성 도전막은 그 두께를 100 ~ 1000Å 범위로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 1 항에 있어서,상기 비금속성 도전막은 폴리실리콘을 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 1 항에 있어서,상기 상부전극을 형성하는 데 있어서 공정온도를 80℃ ~100℃ 범위로 유지하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 1 항에 있어서,상기 상부전극을 형성하는 단계는,금속막 및 폴리실리콘을 적층한 후에 Ar/Cl2 혼합가스로 식각하여 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 1 항에 있어서,상기 절연막은 Ar/CF4/O2 혼합 가스를 이용하여 건식식각하는 것을 특징으로 하는 반도체 소자 제조방법.
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