KR100427031B1 - 강유전체 소자의 커패시터 제조 방법 - Google Patents

Abstract

본 발명은 강유전체 소자의 커패시터 제조 방법에 있어서, 상부전극을 플러그 형태로 형성함으로서 식각공정에 의한 열화를 방지하고, 상부전극 플러그에 맞추어 플레이트 라인을 직접 형성함으로 고집적화가 가능한 강유전체 소자의 커패시터 제작 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 강유전체 의 커패시터 제조 방법은 소정의 공정이 완료된 기판에 커패시터 옥사이드를 형성하는 단계; 상기 커패시터 옥사이드를 선택적 식각하여 상기 기판의 소정 표면을 노출시키는 오목부를 형성하는 단계; 상기 오목부를 따라 하부전극을 형성하는 단계; 상기 하부전극을 포함한 상기 커패시터 옥사이드상에 유전막을 형성하는 단계; 및 상기 오목부내의 상기 유전막상에 상부전극을 플러깅시키는 단계를 포함하여 이루어진다.

Description

강유전체 소자의 커패시터 제조 방법{Method for fabricating capacitor in ferroelectric semiconductor memory device}

본 발명은 반도체 소자 제조 분야에 관한 것으로, 특히 콘케이브(concave) 구조를 가지는 강유전체 커패시터 제조 방법에 관한 것이다.

강유전체(ferroelectric random access memory) 소자는 비휘발성 기억 소자의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 기존의 DRAM(Dynamic Random Access Memory)에 필적하여 차세대 기억소자로 각광받고 있다. 강유전체 소자의 유전물질로는 SrBi2Ta₂O₉(이하 SBT), Pb(ZrxTi_1-x)O₃(이하 PZT) 박막이 주로 사용되는데, 상기와 같은 강유전체막의 우수한 강유전 특성을 얻기 위해서는 상하부 전극물질의 선택과 적절한 공정의 제어가 필수적이다.

비휘발성(non-volatile) 강유전체 소자는 전기장을 제거하여도 잔류분극이 존재하여 그 방향성이 역전될 수 있는 강유전체의 성질을 이용하여 그 방향에 따라 각각“0”과“1”로 정의하여 정보를 기억하는 소자이다. 강유전체 셀은 기존의 DRAM과 같이 워드라인, 비트라인, 강유전체 커패시터 및 트랜지스터로 이루어지는 거의 같은 구조를 갖는다.

강유전체 소자의 셀 구조는 전반적으로 DRAM의 구조와 유사하나, 정보저장용 커패시터의 유전막이 강유전체로 이루어지며, 강유전체로는 Pb(Zr,Ti)O₃(PZT), SrBi2Ta₂O₉(SBT)등의 강유전체 물질을 사용하고, 전극으로는 Pt, Ru, Ir등의 귀금속(Novel Metal)과 RuO₂, IrO₂등의 귀금속 산화물을 이용한다. DRAM에서는 커패시터의 상부전극이 셀 플레이트의 기능을 하고, 하부전극이 저장노드(Storage Node)의 역할을 하는 반면, 강유전체 에서는 상부전극이 저장노드의 역할을 하고, 하부전극이 셀 플레이트의 기능을 하게 된다. 따라서 저장노드와 트랜지스터를 연결하기 위해 셀 내에 금속막을 이용한 국부연결(Interconnection)이 존재한다. 또한, 강유전체에서는 구동 방식에 따라 셀 플레이트가 구동되는 경우가 있기에 신속한 구동을 위해 셀 플레이트를 분할하여, 일부의 셀 플레이트만 선택적으로 구동하는 방식을 사용한다.

반도체 기억 소자들의 집적도가 증가함에 따라 기억정보의 기본단위인 1비트를 기억시키는 메모리 셀의 면적은 작아지고 있다. 그런데 셀(cell)의 축소에 비례하여 커패시터의 면적을 감소 시킬 수는 없는 바, 이는 센싱(sensing) 신호 마진(signal margin), 센싱 속도, α-입자에 의한 소프트 에러(Soft Error)에 대한 내구성 등을 위해서는 단위 셀당 일정 이상의 충전용량이 필요하기 때문이다.

따라서 제한된 셀 면적내에 메모리 커패시터의 용량을 적정값 이상 유지시키기 위해서 커패시터의 유효면적을 증가시키는 방법이 연구되어 왔는데, 3차원 구조의 콘케이브 구조의 커패시터가 그중 하나이다.

도1은 강유전체 셀의 회로를 구현하기 위한 일반적인 콘케이브(concave) 구조의 커패시터 단면도이다. 이하 도1을 참조하여 살펴보면, 반도체기판(10)상에 층간절연막(11)을 형성한 후, 상기 층간절연막(11)을 관통하여 반도체기판(10)의 활성영역과 연결되는 스토리지 콘택홀을 형성한다. 상기 콘택홀을 폴리실리콘(12)으로 리세스된 플러그를 형성하고, 리세스된 곳에 오믹콘택(Ohmic's contact)을 위한 접촉막(13), 확산방지막(14)를 형성한다.

그 다음으로, 콘케이브 커패시터의 스토리지 노드(storage node)를 형성하기 위하여 커패시터 옥사이드(15)를 증착한 다음, 상기 플러그 상부를 선택적 식각하여 스토리지 노드 홀을 형성한다. 상기 스토리지 노드 홀상에 하부전극(16)이 형성될 도전층을 증착하고, 상기 하부전극(16) 패턴 위로 고유전체(17)과 상부전극(18)을 증착하고 패터닝하여 콘케이브 커패시터를 완성한다.

여기서, 강유전체 소자는 구조상 DRAM과 달리 상, 하부 전극이 모두 구동되는 방식을 취하고 있다. 이러한 구동 방식 때문에 반드시, 상,하부 전극중 하나는 라인(Line)으로 형성하여 주변회로에서 구동회로와 연결되어야 한다.

강유전체 소자의 커패시터를 2차원 평면으로 제작할 시 고집적화가 어려운 문제가 있고, 3차원 구조인 스택형으로 제작할 시 강유전체 의 특수성으로 인해 주로 상부전극으로 사용되는 Pt, Ir, Ru등을 고립시키거나 라인 형태로 만들어야 하기 때문에 그 실현이 매우 어렴다.

또한, 콘케이브 구조를 사용할 경우 상부전극을 직접 플레이트 라인으로 패터닝하거나(patterning)하거나 평판형으로 패터닝하기 위해서는 식각 공정의 열화 및 과식각(over-ctch), 플레이트 라인간의 간격 등으로 인해 고집적화의 제약이 되거나 강유전체를 열화시키는 문제점이 있다.

본발명은 강유전체 소자의 커패시터 제조 방법에 있어서, 상부전극을 플러그 형태로 형성함으로서 식각공정에 의한 열화를 방지하고, 상부전극 플러그에 맞추어 플레이트 라인을 직접 형성함으로 고집적화가 가능한 강유전체 소자의 커패시터 제작 방법을 제공함을 목적으로 한다.

도1은 종래기술에 의한 강유전체 콘케이브 구조의 커패시터.

도2a 내지 도2d는 본 발명의 일실시예에 따른 콘케이브 구조의 커패시터 제조 공정 단면도.

도3은 본 발명의 제2 일실시예에 따른 콘케이브 구조의 커패시터.

* 도면의 주요 부분에 대한 도면 부호의 설명

24 : 커패시터 옥사이드 25 : 하부전극

26 : 강유전체 27 : 상부전극 플러그

28 : 층간절연층 29 : 플레이트 라인

상기의 목적을 달성하기 위한 본 발명의 강유전체 의 커패시터 제조 방법은 소정의 공정이 완료된 기판에 커패시터 옥사이드를 형성하는 단계; 상기 커패시터 옥사이드를 선택적 식각하여 상기 기판의 소정 표면을 노출시키는 오목부를 형성하는 단계; 상기 오목부를 따라 하부전극을 형성하는 단계; 상기 하부전극을 포함한 상기 커패시터 옥사이드상에 유전막을 형성하는 단계; 및 상기 오목부내의 상기 유전막상에 상부전극을 플러깅시키는 단계를 포함하여 이루어진다.

본 발명은 강유전체 소자의 커패시터 제조를 위해 강유전체까지 증착된 구조에 상부전극을 증착한 후, 이 상부전극을 화학기계연마(Chemical Mechanical Polish, CMP) 또는 에치백(Etch-back)을 통해 상부전극을 플러그 형태로 형성함으로써, 식각공정에 의한 열화를 방지하고, 이후 상부전극 플러그에 맞춰 메탈을 이용하여 플래이트 라인을 직접 형성하거나, 층간절연층을 증착한 후 상부전극과의 콘택을 형성하여 플레이트 라인을 만듦으로서 고집적화가 가능하도록 한 것이다.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.

도2a 내지 도2d는 본 발명에 의한 강유전체의 콘케이브 커패시터를 제작하는데 있어서, 바람직한 실시예를 나타내는 공정단면도이다.

먼저 도2a을 참조하여 살펴보면, 소정의 공정이 완료한 반도체 기판에 층간 절연층(20)을 증착하고 식각하여, 콘택홀을 형성한다. 상기 콘택홀에 리세스된 콘택플러그(21)를 형성하고, 리세스된 곳에 확산방지막(22)을 형성한다.

상기 기판에 식각베리어층(23) 및 커패시터 옥사이드(24)를 증착하고 콘케이브 구조의 커패시터가 형성될 홀을 형성한다. 이어 하부전극(25)으로 Pt, Ir, IrOx, Ru 또는 RuOx를 이용하거나 이들의 적층구조를 이용하여 증착하고 화학기계연마를 이용해서 이웃한 커패시터와 분리시킨다. 이어, 강유전체로 SBT(SrBi2Ta2O9), SBTN, BLT(Bi4-xLaxTi3O12), BT 또는 PZT((Pb,Zr)TiO3)를 사용하여 증착할 수 있다.

이어 도2b를 참조하여 살펴보면, 상기 강유전체가 증착된 상에 상부전극(27)을 플러깅한다.

여기서 상부전극(27)은 화학기상증착(Chemical vapor deposition), 원자층증착방식(Atomic layer deposition) 또는 플라즈마 인핸스드 원자층 증착방식(Atomic layer deposition)을 이용해서 증착한 후 화학기계연마(Chemical mechanical polishing) 또는 에치백(etch back)으로 형성하고, 상부전극(27)를 플러깅한 후 500 ~ 700 ℃ 범위에서 10 ~ 120분간 열처리를 한다.

상부전극으로는 TiN, Ru, RuOx, Pt, Ir 또는 IrOx를 사용하거나 또는 이들의 적층 구조를 이용해서 형성한다.

이어 도2c를 참조하여 살펴보면, 상부전극(27)가 형성된 기판에 층간절연층으로 산화막(28)을 증착하고 플레이트 라인(plate line)과 상부전극(27)와의 연결을 위해 홀을 상부전극 플러그보다 크게 형성한다.

이어 도2d를 참조하여 살펴보면, 후속 배선 공정을 통해 셀 블럭 위로 금속 배선으로 상기 홀을 매립하는 플레이트 라인(29)을 형성한다. 이때 플레이트 라인(29)으로 되는 금속배선 증착시 강유전체 베리어(ferro barrier)를 금속배선 이전에 증착하고 동시에 식각함으로서 플레이트 라인과 강유전체 베리어를 동시에 형성할 수도 있다.

도3은 본 발명의 또다른 실시예를 보여주는 콘케이브 커패시터 구조 단면도이다. 여기서는 상부전극 플러그(27)까지 형성하고 층간절연층(도2c의 28) 증착없이 직접 플레이트 라인을 형성한 것으로 상부전극 플러그(27)와 플레이트 라인간의 콘택 깊이를 줄이는 장점이 있다. 이 경우에도 배선 재료 증착 이전에 강유전체 베리어를 증착하여 강유전체 베리어와 플레이트 라인을 동시에 형성할 수도 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것을 본 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

본 발명은 고집적 강유전체 소자의 커패시터 상부전극을 플러그 형태로 형성함으로서 식각공정을 최소화하여, 식각공정의 열화를 방지하고, 이후 상부전극 플러그에 맞추어 플레이트 라인을 직접형성하거나 산화막을 증착한 후 상부전극 플러그와의 콘택을 형성하여 플레이트 라인을 만듦으로서 고집적화가 용이한 강유전체의 콘케이브 커패시터 제조 방법을 제공 할 수 있다.

Claims (6)

1. 소정의 공정이 완료된 기판에 커패시터 옥사이드를 형성하는 단계;

   상기 커패시터 옥사이드를 선택적 식각하여 상기 기판의 소정 표면을 노출시키는 오목부를 형성하는 단계;

   상기 오목부를 따라 하부전극을 형성하는 단계;

   상기 하부전극을 포함한 상기 커패시터 옥사이드상에 유전막을 형성하는 단계; 및

   상기 오목부내에 도전성막을 매립하여 상기 유전막 상에 플러그형태의 상부전극을 형성하는 단계

   를 포함하는 강유전체 소자의 커패시터 제조 방법.
2. 제 1 항에 있어서,

   상기 상부전극 위로 층간절연층을 형성하는 단계;

   상기 층간절연층을 선택적 식각하여 상기 상부전극을 노출시키는 단계; 및

   금속배선으로 상기 상부전극과 연결되는 플레이트 라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 강유전체 소자의 커패시터 제조방법.
3. 제 1 항에 있어서,

   금속배선으로 상기 상부전극 상에 플레이트 라인을 형성하는 것을 더 포함하는 것을 특징으로 하는 강유전체 소자의 커패시터 제조방법.
4. 제 1 항에 있어서,

   상기 상부전극은 티타늄질화막, 루테늄막, 백금막, 이리듐막, 루테늄산화막, 이리듐산화막중에서 중에서 선택된 적어도 하나를 사용하는 것을 특징으로 하는 강유전체 소자의 커패시터 제조방법.
5. 제 1 항에 있어서,

   상기 상부전극은 화학기상증착, 플라즈마 인핸스드 원자층증착법 또는 원자층증착법 중에서 선택된 하나를 이용하여 형성하는 것을 특징으로 하는 강유전체 소자의 커패시터 제조방법.
6. 제 1 항에 있어서,

   상기 상부전극은 형성 한 후에, 500 ~ 700 ℃ 범위에서 10 ~ 120분간 열처리공정을 진행 하는 것을 특징으로 하는 강유전체 소자의 커패시터 제조방법.