KR20030057595A - 강유전체 메모리 소자의 제조 방법 - Google Patents

강유전체 메모리 소자의 제조 방법 Download PDF

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Abstract

본 발명은 트랜지스터와 캐패시터를 연결하기 위한 추가의 금속배선 공정에 따른 복잡한 공정 및 추가 금속배선의 매립 불량을 억제하도록 한 강유전체 메모리 소자의 제조 방법을 제공하기 위한 것으로, 반도체기판의 활성영역에 트랜지스터를 형성하는 단계, 상기 트랜지스터의 일측 소스/드레인에 접속되는 플러그를 형성하는 단계, 상기 반도체기판의 필드영역 상부에 하부전극과 강유전체막의 적층구조물을 형성하는 단계, 및 상기 강유전체막과 상기 플러그를 동시에 접속시키는 상부전극을 형성하는 단계를 포함한다.

Description

강유전체 메모리 소자의 제조 방법{Method for fabricating Ferroelectric RAM}
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 강유전체 메모리 소자의 제조 방법에 관한 것이다.
일반적으로, 반도체 메모리 소자에서 강유전체(Ferroelectric) 박막을 강유전체 캐패시터에 사용함으로써 DRAM(Dynamic Random Access Memory) 소자에서 필요한 리프레쉬(Refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 소자의 개발이 진행되어왔다. 이러한 강유전체 박막을 이용하는 강유전체 메모리 소자(Ferroelectric Random Access Memory; 이하 'FeRAM'이라 약칭함) 소자는 비휘발성 메모리 소자(Nonvolatile Memory device)의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 DRAM에 필적하여 차세대 기억소자로 각광받고 있다.
이러한 FeRAM 소자의 축전물질로는 SrBi2Ta2O9(이하 'SBT'라 약칭함)와 Pb(Zr,Ti)O3(이하 'PZT'라 약칭함)와 같은 강유전체 박막이 주로 사용되며, 강유전체 박막은 상온에서 유전상수가 수백에서 수천에 이르며 두 개의 안정한 잔류분극(Remnant polarization; Pr) 상태를 갖고 있어 이를 박막화하여 비휘발성(Nonvolatile) 메모리 소자로의 응용이 실현되고 있다.
강유전체 박막을 이용하는 비휘발성 메모리 소자는, 가해주는 전기장의 방향으로 분극의 방향을 조절하여 신호를 입력하고 전기장을 제거하였을 때 남아있는 잔류분극의 방향에 의해 디지털 신호 '1'과 '0'을 저장하는히스테리시스(Hysteresis) 특성을 이용한다.
FeRAM 소자에서 강유전체 캐패시터의 강유전체 박막으로서 전술한 PZT 및 SBT 외에 페로브스카이트(Perovskite) 구조를 갖는 SrxBiy(TaiNbj)2O9(이하 SBTN) 등의 강유전체박막을 사용하는 경우, 통상적으로 백금(Pt), 이리듐(Ir), 루테늄(Ru), 이리듐산화막(IrO), 루테늄산화막(RuO), 백금합금(Pt-alloy) 등의 금속을 이용하여 상/하부전극을 형성한다.
도 1a 내지 도 1b는 종래기술에 따른 강유전체 메모리 소자의 제조 방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 반도체기판(11)에 소자간 격리를 위한 필드산화막(12)을 형성하고, 필드산화막(12)에 의해 활성영역이 정의된 반도체기판(11)상에 게이트산화막(13)과 워드라인(14)을 형성한다. 이때, 워드라인(14)은 통상적으로 트랜지스터의 게이트전극으로도 일컫는다.
다음으로, 워드라인(14) 양측의 반도체기판(11)에 불순물을 이온주입하여 소스/드레인(15a, 15b)을 형성하여 반도체기판(11)의 활성영역에 트랜지스터를 형성한다.
다음으로, 워드라인(14)을 포함한 반도체기판(11)상에 제1층간절연막(16)을 형성 및 평탄화한 후, 평탄화된 제1층간절연막(16)의 소정 표면, 즉 필드산화막(12) 상부에 하부전극(17), 강유전체막(18), 상부전극(19)의 순서로 적층된 강유전체 캐패시터를 형성한다.
이때, 하부전극(17) 및 상부전극(19)은 백금, 루테늄, 이리듐 등의 금속막 및 이들의 산화막을 이용하며, 상부전극(19)을 먼저 식각하고 연속해서 강유전체막(18)과 하부전극(17)을 동시에 식각하므로써 상부전극(19)보다 더 큰 폭을 갖는 하부전극(17)을 형성한다.
다음으로, 강유전체 캐패시터를 포함한 전면에 제2층간절연막(20)을 증착 및 평탄화한 후, 제2층간절연막(20)을 식각하여 상부전극(19)의 표면 일부를 노출시키고 제2층간절연막(20)과 제1층간절연막(16)을 동시에 식각하여 일측 소스/드레인(15a)의 표면 일부를 노출시키는 트랜지스터와 캐패시터를 전기적으로 접속시키기 위한 콘택홀, 예컨대 국부배선(local interconnection) 콘택홀(21a)을 형성한다.
이때, 타측 소스/드레인(15b)에 형성되는 국부배선 콘택홀은 비트라인을 소스/드레인에 연결하기 위한 비트라인 콘택홀(21b)이다.
도 1b에 도시된 바와 같이, 캐패시터의 상부전극(19)을 노출시키는 국부배선 콘택홀(21a)에만 확산방지막(21)을 형성한 후, 국부배선 콘택홀(21a)을 통해 트랜지스터와 캐패시터를 접속시키는 국부배선(22)을 형성함과 동시에 비트라인(23)을 형성한다.
이러한 국부배선(22) 및 비트라인(23)을 형성하는 공정은 제1금속배선(M1) 공정이라 한다.
다음으로, 국부배선(22)과 비트라인(23)을 포함한 전면에 제3층간절연막(24)을 증착 및 평탄화한 후, 제3층간절연막(24)을 선택적으로 식각하여 비트라인(23)을 노출시키는 콘택홀을 형성하고, 콘택홀을 통해 비트라인(23)에 접속되는 금속배선(25)을 형서한다.
여기서, 비트라인(23)에 접속되는 금속배선(25)을 형성하는 공정은 제2금속배선(M2) 공정이라 하고, 비트라인(23)이 캐패시터 상부에 위치하므로 CUB(Capacitor Under Bitline) 구조를 갖는다
상술한 강유전체 메모리 소자는 상부전극(19)과 소스/드레인(15)을 연결함에 있어서 금속막인 국부배선(22)을 형성하기 위한 공정이 필요하기 때문에 공정이 복잡하고, 이에 따라 공정 비용이 증가하고 강유전체막이 열화되는 단점이 있다.
그럼에도 불구하고 도 1a 내지 도 1b의 제조 방법을 이용하는 이유는, 상부전극으로 주로 사용되는 백금이 소스/드레인과 직접 연결되면 백금과 소스/드레인이 형성된 반도체기판이 반응하여 전기적 및 물리적 특성이 불량해지기 때문이다.
또한, 백금의 증착방법으로 스퍼터링법을 이용하는 경우에는 제1층간절연막과 제2층간절연막을 식각하여 형성된 깊은 국부배선 콘택홀을 충분히 매립할 수 없기 때문에 추가로 금속막을 이용한 국부배선을 사용할 수 밖에 없는 단점이 있다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 트랜지스터와 캐패시터를 연결하기 위한 추가의 금속배선 공정에 따른 복잡한 공정 및 추가 금속배선의 매립 불량을 억제하는데 적합한 강유전체 메모리 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1b은 종래기술에 따른 강유전체 메모리 소자의 제조 방법을 도시한 공정 단면도,
도 2a 내지 도 2c는 본 발명의 실시예에 따른 강유전체 메모리 소자의 제조 방법을 도시한 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명
31 : 반도체기판 32 : 필드산화막
33 : 게이트산화막 34 : 워드라인
35a,35b : 소스/드레인 38a : 텅스텐플러그
38b : 비트라인 39 : 하부전극
40 : 강유전체막 43a : 상부전극
상기의 목적을 달성하기 위한 본 발명의 강유전체 메모리 소자의 제조 방법은 반도체기판의 활성영역에 트랜지스터를 형성하는 단계, 상기 트랜지스터의 일측 소스/드레인에 접속되는 플러그를 형성하는 단계, 상기 반도체기판의 필드영역 상부에 하부전극과 강유전체막의 적층구조물을 형성하는 단계, 및 상기 강유전체막과 상기 플러그를 동시에 접속시키는 상부전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 강유전체 메모리 소자의 제조 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체기판(31)에 소자간 격리를 위한 필드산화막(32)을 형성하고, 필드산화막(32)에 의해 활성영역이 정의된 반도체기판(31)상에 게이트산화막(33)과 워드라인(34)을 형성한다.
다음으로, 워드라인(34) 양측의 반도체기판(31)에 불순물을 이온주입하여 소스/드레인(35a, 35b)을 형성하여 반도체기판(31)의 활성영역에 트랜지스터를 형성한다.
다음으로, 워드라인(34)을 포함한 반도체기판(31)상에 제1층간절연막(36)을형성 및 평탄화한 후, 평탄화된 제1층간절연막(36)을 식각하여 소스/드레인(35a,35b)의 표면 일부를 노출시키는 제1콘택홀(도시 생략)을 형성한다.
다음으로, 제1콘택홀을 포함한 제1층간절연막(36)상에 Ti/TiN(37)과 텅스텐(38)을 차례로 증착한다. 이때, Ti/TiN(37)은 텅스텐에 비해 얇게 증착하고, 텅스텐(38)은 제1콘택홀을 완전히 채울때까지 Ti/TiN(37)상에 증착한다.
한편, 화학기상증착법(CVD)은 스퍼터링법에 의해 단차피복성(step coverage)이 우수하여 제1콘택홀을 충분히 매립하는 두께로 증착이 가능하다.
도 2b에 도시된 바와 같이, 텅스텐(38)과 Ti/TiN(37)을 동시에 식각하여 Ti/TiN(37)을 확산방지막으로 하여 소스/드레인(35a,35b)에 접속된 텅스텐플러그(38a, 38b)를 형성한다.
이때, 텅스텐플러그(38a, 38b)를 형성하는 다른 방법은 먼저 Ti/TiN(37)을 제1콘택홀에만 잔류시킨 후, 텅스텐(38)을 증착 및 식각하여 형성할 수 있으며, 또한, 텅스텐(38)을 화학적기계적연마(CMP)나 에치백(Etchback)하여 제1콘택홀에 완전히 매립된 형태로 형성할 수 있다.
한편, 텅스텐플러그(38b)는 통상적으로 텅스텐이 비트라인에 적용되는 물질이기 때문에 비트라인으로 이용되므로, 이하, 텅스텐플러그(38b)를 비트라인이라 약칭하기로 한다.
다음으로, 텅스텐플러그(38a)와 비트라인(38b)을 포함한 제1층간절연막(36)의 소정 표면, 즉 필드산화막(32) 상부에 하부전극(39), 강유전체막(40)의 적층구조물을 형성한 후, 하부전극(39)과 강유전체막(40)의 적층구조물을 포함한 전면에 제2층간절연막(41)을 증착 및 평탄화한다.
다음으로, 강유전체막(40), 텅스텐플러그(38a) 및 비트라인(38b)의 표면 일부를 동시에 노출시키는 제2콘택홀(42a)을 형성한다.
이때, 제2콘택홀(42a) 형성시, 비트라인(38b)의 표면 일부를 노출시키는 제2콘택홀(42b)을 동시에 형성한다.
도 2c에 도시된 바와 같이, 제2콘택홀(42a,42b)을 포함한 전면에 상부전극으로 이용될 도전막을 증착한 후, 도전막을 선택적으로 패터닝하여 강유전체막(40)과 텅스텐플러그(38a)를 접속시키는 상부전극(43a)을 형성한다.
이때, 상부전극(43a)으로 이용될 도전막(루테늄, 백금, 이리듐 등)을 화학기상증착법(Chemical Vapor Deposition; CVD)을 이용하여 증착하는 경우, 통상적으로 화학기상증착법이 스퍼터링법보다 단차피복성이 우수한 방법임을 감안하면 제2콘택홀(42a,42b)에 충분히 도전막을 매립할 수 있다.
그리고, 상부전극(43a)이 텅스텐플러그(38a)를 통해 트랜지스터의 소스/드레인(35a)에 접속되므로, 상부전극(43)은 캐패시터의 상부전극으로 이용됨과 동시에 트랜지스터와 캐패시터를 전기적으로 접속시키기 위한 국부배선으로도 이용된다.
한편, 상부전극(43a) 형성시 비트라인(38b)에 콘택패드(43b)를 형성하는데, 이러한 콘택패드(43b)는 후속 비트라인(38b)을 금속배선에 접속시키기 위한 중간 매개체 역할을 한다.
다음으로, 상부전극(43a) 및 콘택패드(43b)를 포함한 전면에제3층간절연막(44)을 형성한 후, 제3층간절연막(44)을 선택적으로 식각하여 콘택패드(43b)의 표면 일부를 노출시키는 제3콘택홀을 형성하고, 제3콘택홀을 통해 콘택패드(43b)에 연결되는 금속배선(45)을 형성한다.
상술한 실시예에 의하면, 상부전극과 국부배선을 동시에 형성하므로 트랜지스터와 캐패시터를 연결하기 위한 국부배선공정을 생략할 수 있다.
그리고, 텅스텐플러그(38a)를 미리 형성한 후 국부배선을 겸하는 상부전극(43a)을 형성하므로 상부전극(43a)으로 이용되는 도전막이 매립될 콘택홀의 깊이를 얕게 한다.
즉, 제2층간절연막(41)만을 식각하여 텅스텐플러그(38a)의 표면 일부를 노출시키는 얕은 제2콘택홀(42a)을 형성하기 때문에 상부전극(43)의 매립이 양호하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은 별도의 국부배선 공정없이 국부배선을 겸하는 상부전극을 통해 캐패시터와 트랜지스터를 연결하므로 공정을 단순화시킬 수 있어 제조공정의 비용을 절감할 수 있는 효과가 있다.
그리고, 강유전체막의 열화를 초래하는 국부배선 공정을 생략하므로 강유전체막의 유전 특성을 향상시킬 수 있는 효과가 있다.
또한, 캐패시터 하부에 비트라인을 형성하므로 소자의 집적도를 향상시킬 수 있는 효과가 있다.

Claims (5)

  1. 반도체기판의 활성영역에 트랜지스터를 형성하는 단계;
    상기 트랜지스터의 일측 소스/드레인에 접속되는 플러그를 형성하는 단계;
    상기 반도체기판의 필드영역 상부에 하부전극과 강유전체막의 적층구조물을 형성하는 단계; 및
    상기 강유전체막과 상기 플러그를 동시에 접속시키는 상부전극을 형성하는 단계
    를 포함하여 이루어짐을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 상부전극을 형성하는 단계는,
    상기 하부전극과 강유전체막의 적층구조물상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 선택적으로 식각하여 상기 플러그 및 상기 강유전체막의 표면 일부를 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀을 포함한 전면에 도전막을 증착하는 단계; 및
    상기 도전막을 선택적으로 식각하여 상기 상부전극을 형성하는 단계
    를 포함하여 이루어짐을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
  3. 제2항에 있어서,
    상기 도전막을 증착하는 단계는, 화학기상증착법으로 이루어짐을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 플러그는 텅스텐인 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 플러그 형성시,
    상기 트랜지스터의 타측 소스/드레인에 접속되는 비트라인을 동시에 형성하는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
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