JP2001501375A - ステープルセルに対する保護バリアを有する半導体装置 - Google Patents

Abstract

(57)【要約】 本発明は集積回路用の半導体装置に関する。この半導体装置ではステープルセルが絶縁層に、プラグ（１）の充填された接点ホール（８）を有する。接点ホールにはキャパシタが設けられており、このキャパシタは、プラグ（１）に向いた下側電極（５）、パラエレクトリックまたはフェロエレクトリック誘電体（６）および上側電極（７）を有する。プラグ（１）と下側電極（５）との間にバリア層（３）があり、このバリア層は窒化シリコンカラー（４）によって取り囲まれている。窒化シリコンカラーはバリア層（３）が酸化するのを確実に阻止する。

Description

【発明の詳細な説明】 ステープルセルに対する保護バリアを 有する半導体装置 本発明は、請求項１の上位概念による半導体装置およびそのような半導体装置 の製造方法に関する。 半導体記憶装置の従来の記憶素子はメモリ誘電体としてほとんど酸化シリコン 層または窒化シリコン層を使用している。しかしこの２つの誘電率は約６の領域 しかない。しかし誘電率を高めることにより相応するキャパシタのキャパシタン スが大きくなり、キャパシタンスが相応に大きくならなくてよいなら、その寸法 を低減することができる。言い替えると、比較的に誘電率の大きな誘電体を使用 することにより、相応のコンデンサに必要な面積が低減され、ひいては集積密度 を上昇させることができる。 この関連から、６よりも格段に誘電率の高い材料が開発されてきた。例えばパ ラエレクトリック材料として(Ba_xST_1-x)TiO₃(BST)が開発された。この材料は４ ００のオーダーの誘電率を有する。通常の酸化シリコン層または窒化シリコン層 の代わりにＢＳＴを使用すれば格段の集積密度の上昇が達成される。 さらに従来の記憶素子は、例えばダイナミックランダムアクセスメモリ（ＤＲ ＡＭ）のように、供給電圧 の欠落の際に電荷が失われ、ひいてはこれにより記憶された情報が失われるよう なパラエレクトリック材料を使用している。さらにこの種の従来の記憶素子はこ れに発生する漏れ電流のため常時新たに書き込まなければならない。このことは “リフレッシュ”と称される。この理由からも新種のフェロエレクトリック材料 がメモリ誘電体として望まれる。なぜならそれによってのみ、供給電圧の欠落の 際にはその情報を失わず常時新たに書き込む必要のない不揮発性の半導体記憶装 置の製造が可能だからである。 まとめると、半導体記憶装置ではフェロエレクトリック材料をメモリ誘電体自 体として使用することが望まれる。なぜなら、集積密度の上昇が供給電圧の欠落 に対する安全性を同時に高めながら達成されるからである。 この種のフェロエレクトリック材料またはパラエレクトリック材料の使用を半 導体記憶装置において実際に実現することは次のことに大きく依存している。す なわちこの材料をどの程度、集積された半導体回路装置に組み込むことができる かである。このようなフェロエレクトロニック材料またはパラエレクトロニック 材料としてこれまですでに述べたＢＳＴの他に、(Pb,Zr)TiO₃(PZT),SrBi₂Ta₂O₉( SBT),SrBi₂(Ta,Nb)O₉(SBTN),SrTiO₃(ST)、フェロエレクトロニックポリマーおよ びパラエレクトロニックポリマー等がある。 これらの材料は高い誘電率を有しており、その理由からすでにフェロエレクト ロニックランダムメモリ（ＦｅＲＡＭ）に使用されているが、その実際上の重要 性にはまだ制限がある。というのは高い誘電率を有する前記の材料を直ちに半導 体記憶装置に使用することはできないからである。例えば高い誘電率を有する誘 電材料または強誘電性体を、半導体記憶装置の集積ステープルセルに使用するこ とは次のことによって大きく制限される。すなわち、いわゆる“プラグ”ないし 接点孔に入れられる充填材料が誘電体の析出の際に酸化されるのである。この酸 化はとりわけ次に事実によって行われる。すなわち、高い誘電率を有する前記の 誘電体および強誘電性体は酸化物であり、これを半導体装置ないしキャパシタ装 置の製造の際に、酸素を含んだ雰囲気中で高温に曝さなければならないのである 。 キャパシタ接点に通常使用される白金電極は酸素透過性であるから、これによ り例えばプラグと電極との境界面が酸化され、このことは電気遮断と同じ意味で ある。 図３は、メモリセルを備えたこの種の半導体装置を示す。この半導体装置では 、強くドープされた領域９を有する半導体本体１０に、例えば酸化シリコンから なる誘電絶縁層２が被着され、この絶縁層にホール８がエッチングされている。 このホール８には充填剤な いしプラグ１が充填されており、これはタングステンまたは多結晶シリコンから なる。プラグ１の上部にはバリア層３が設けられており、このバリア層は例えば ＷＮ、ＴｉＷＮ、ＴａＮ、ＷＣ等からなることができる。バリア層３は、例えば 白金から成る下側電極５をプラグ１から分離する。下側電極５にはパラエレクト リックな、またはフェロエレクトリックな誘電体６が配置されており、この誘電 体に再び１つの上側電極７が被着されている。この半導体装置では領域１１にバ リア層３の材料の酸化が始まる。このことは最終的に電気遮断につながる。ここ で酸化は領域１１から、バリア層３と電極５との境界面１４に沿って、またバリ ア層３と絶縁層２との境界面１５に沿って進行する。 この理由からだけでなくこれまで実際には、フェロエレクトリック誘電体また はパラエレクトリック誘電体を高い集積密度の記憶装置に集積することはあまり 成功していない。 電極とプラグとの間の断面の酸化を十分に回避するためにこれまでは、高い誘 電率を有する誘電体またはフェロエレクトリック誘電体を、従来のＣＭＯＳトラ ンジスタ構造の作製後に初めてＬＯＣＯＳ領域に平坦に析出していた。言い替え れば、ドレインが例えばビット線路と接続され、ゲートがワード線路に接続され たＭＯＳトランジスタの他に、ＬＯＣＯＳ領域の上にキャパシタが設けられ、こ のキャパシタの絶縁層をフ ェロエレクトリック誘電体で作製し、一方第１電極にフェロエレクトリック誘電 体により対向する第２電極（コモンプレート）も同じように例えば白金から作製 した。ここでは誘電体として例えばＳＢＴを使用することができる。このように して形成されたメモリセルの大きさは例えば１０．１μｍ×１６．５μｍ＝１６ ７μｍ²＝４６Ｆ²である。ここでＦに対しては１．９μｍの基本尺度が使われる 。ここでのキャパシタ面積は３．３μｍ×３．３μｍ＝１０．９μｍ²＝３Ｆ²で ある。言い替えると、メモリセルに対して、またキャパシタへのその配線に対し て比較的大きなスペースが必要である。 有利にはキャパシタをＬＯＣＯＳ領域の上に被着するのに際し、キャパシタの 平坦なフェロエレクトリック層を作製するためにスパッタリング法またはゾルゲ ル法を使用することができ、強い酸化雰囲気中で行われるフェロエレクトリック 層の被着によって、通常は白金から成る電極を通り抜ける酸素の拡散がその下に ある層をそれ以上損傷しない。なぜならそこにはすでに酸化物が存在するからで ある。 まとめると、ＣＭＯＳトランジスタ構造をＬＯＣＯＳ領域の上に析出すること は簡単であるが、主席密度が甚だしく低下する。 フェロエレクトリック層を導電性プラグの上に誘電性に被着することも可能で あるが、さらなる酸化が生 じ、最終的には電気接続が絶縁されてしまう。 本発明の課題は、フェロエレクトリック材料およびパラエレクトリック材料の 構成素子を集積することができ、不所望の酸化がプラグのバリア層領域で確実に 回避される半導体装置を提供することであり、さらにこのような半導体装置の製 造方法を提供することである。 この課題は請求項１に記載された本発明の半導体装置によって解決される。さ らに請求項５の構成によって製造方法が得られる。 本発明の有利な発展形態は請求項２から４に記載されている。 本発明の半導体装置では、バリア層が“窒化シリコンカラー”に埋め込まれ、 この窒化シリコンカラーは窒化シリコン層によって形成される。このことにより 、バリア層の材料、すなわち例えば窒化チタン、窒化タングステン、窒化チタン タングステン、窒化タンタル等が酸化に対して確実に保護される。 “窒化シリコンカラー”によって、パラエレクトリック誘電体またはフェロエ レクトリック誘電体を作成する際の側方酸素拡散が回避される。すなわち、実質 的に従来技術のようなバリア層の側方酸化は発生しない。さらに白金のような下 側電極の材料が窒化シリコン層に良好に付着する。 以下、本発明を図面に基づいて詳細に説明する。 図１は、本発明の半導体装置の第１実施例の断面図、 図２は、本発明の半導体装置の第２実施例の断面図、 図３は、既存の半導体装置の断面図である。 図中、同じ構成部材には同じ参照番号が付してある。 図１に示された本発明の半導体装置の第１実施例では、強くドープされた領域 ９を有するシリコン基板１０の上に二酸化シリコン層２があり、この二酸化シリ コン層は強くドープされた領域９への接点ホール８を有する。二酸化シリコン層 ２ないしシリコン基板１０にはさらに別の導電性で強くドープされた領域１３と 、絶縁領域１２を設けることができる。この強くドープされた領域１３，１２は 例えば導体路またはＬＯＣＯＳとすることができる。 接点ホール８には充填剤ないしプラグ１が設けられている。プラグ１の導電材 料はタングステン、シリコン、ニトライドまたは多結晶シリコンとすることがで きる。このプラグ１と例えば白金から成る下側電極５との間には、バリア層３が 配置されている。このバリア層は導電性ニトライド、カーバイド、ホウ化物等と することができ、例えばWN,WC,WTiN,TaN,TiN,TiC等から作製することができる。 プラグ１に対して可能な材料は例えばＷＳｉである。バリア層３は窒化シリコン 層４により側方が取り囲まれている。この窒化シリコン層の上側はバリア層３の 上側と同じレベルである。しかしバリア層３の上側は窒化シリコン層４のうえが わよりやや下にあっても良い。白金から成る下側電極５には、パラエレクトリッ ク、スーパーパラエレクトリック、またはフェロエレクトリック誘電体６が被着 され、この誘電体もまた上側電極７により覆われている。上側電極７および／ま たは下側電極５は、ルテニウム、イリジウム、パラジウム、またはそれらの導電 性酸化物、例えばRuO₂,IrO₂等から作製することができる。 本発明の半導体装置の製造は例えば次のようにして行うことができる。 まずＣＭＯＳ面を、半導体本体１０，強くドープされた領域９と１３，絶縁領 域１２および二酸化シリコン層２により作製する。接点ホール８をエッチングす る前に窒化シリコン層４を析出する。 接点ホール８をエッチングし、接点ホール８をタングステン、例えばケイ化物 または多結晶シリコンのような導電性材料により充填した後、プラグ１の上側領 域に切欠部を形成するためエッチバックを行う。このエッチバックの深さはほぼ 窒化シリコン層の厚さに適合して、窒化シリコン層の厚さよりも深さの方がやや 小さくなるようにする。次にスパッタリングまたはＭＯＣＤによってバリア層３ をエッチバックされた領域 に被着する。例えばエッチバックまたは研磨プロセスによってバリア層３の表面 を窒化シリコン層４の表面に一致させる。言い替えると、窒化シリコン層４は“ カラー”のようにバリア層３を取り囲む。 バリア層３には、有利には白金から成る下側電極５が被着される。次に、パラ エレクトリック、スーパーパラエレクトリックまたはフェロエレクトリック誘電 体６が被着され、構造化される。バリア層３は、誘電体６の析出中、並びに後で の酸化温度プロセス時に、拡散される酸素に対する保護として作用し、プラグ１ の酸化を阻止する。窒化シリコン層４はここで埋め込まれたバリア層３を確実に 酸化に対して保護し、白金／バリア層／プラグ／構造体の完仝性を保証する。窒 化シリコンは公知のように良好な酸素拡散バリアであり、この実施例の場合、バ リア層と下側電極との間の移行領域に酸素が環境から供給されるのを阻止する。 従って本発明はバリア層３の酸化抵抗を格段に高める。 図２は、本発明の別の実施例を示す。この実施例では、接点ホール８の壁が付 加的窒化シリコン層１６により覆われており、この付加的窒化シリコン層は接点 ホール８のエッチング後に析出される。

Claims (1)

1. 【特許請求の範囲】 １． ＤＲＡＭおよびＦｅＲＡＭ技術での集積回路、とりわけメモリに対する 半導体装置であって、 ステープルセルが絶縁層（２）に、充填材料ないしプラグ（１）の満たされた 接点ホール（８）を有し、 該接点ホールにはキャパシタが設けられており、 該キャパシタは、充填材料（１）に向いた下側電極（５）と、スーパーエレク トリックまたはパラエレクトリックまたはフェロエレクトリック誘電体（６）と 、上側電極（５）とを有し、 充填材料（１）と下側電極（５）とのあいだにはバリア層（３）が設けられて おり、 該バリア層は窒化シリコンから成る領域によって完全に取り囲まれている形式 の半導体装置において、 バリア層（３）は、接点ホール（８）の充填材料（１）の上に配置されており 、 前記窒化シリコンから成る領域は、絶縁層（２）に配置された窒化シリコン層 （４）によって形成され、 バリア層（３）と窒化シリコン層（４）により形成された平面には、下側電極 （５）、誘電体（６）、および上側電極（７）が配置されている、 ことを特徴とする半導体装置。 ２． 充填材料は導電性材料、例えばケイ化物、窒化物、タングステン、また は多結晶シリコンから成る 、請求項１記載の半導体装置。 ３． 下側電極（５）および／または上側電極（７）は白金、ルテニウム、イ リジウム、パラジウム、またはそれらの導電性酸化物からなる、請求項１または ２記載の半導体装置。 ４． バリア層（３）は、WN,WC,WTiN,TaN,TiNまたはTiCからなる、請求項１ から３までのいずれか１項記載の半導体装置。 ５． 半導体本体（１０）によりＣＭＯＳ平面を作製した後、半導体本体に絶 縁層（２）を形成し、窒化シリコン層（４）を被着し、 窒化シリコン層（４）および絶縁層（２）に接点ホール（８）を設け、 接点ホール（８）に、例えばケイ化物、ニトライド、タングステンまたは多結 晶シリコンからなる導電性充填材料（１）を充填し、 充填材料（１）に切欠部を形成し、該切欠部は窒化シリコン層（４）の厚さに 適合した深さを有し、 切欠部にバリア層を形成し、 バリア層（３）を研磨プロセスまたはエッチバックプロセスにより窒化シリコ ン層（４）に埋め込み、 順次下側電極（５）、誘電体（６）および上側電極（７）を被着する、請求項 １から４までの伊豆か１項記載の半導体装置の製造方法。 ６． 接点ホール（８）をエッチングした後、接点 ホールの壁に窒化シリコン層（１６）を析出する、請求項５記載の方法。