KR19990001919A - 강유전체 커패시터 및 그 제조방법 - Google Patents

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윤종용
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강유전체 커패시터 및 그 형성 방법을 개시한다. 본 발명의 강유전체 커패시터(ferroelectric capacitor)는 반도체 기판 상을 노출시키는 콘택홀(contact hole)을 가지는 절연층 패턴과 콘택홀을 채우며 반도체 기판 상과 연결되는 하부 전극을 포함한다. 이때, 하부 전극은 콘택홀을 채우는 제1하부 전극과 절연층 패턴 상의 일부를 뒤덮는 제2하부 전극으로 이루어진다. 여기서, 제1하부 전극에 대한 제2하부 전극의 두께 비는 1 이하이다. 이때, 제2하부 전극은 그 두께를 최소화할 수 있어, 패터닝할 때 테이퍼된 측벽(tapered side wall)에 의한 공정 마진(process margin)의 감소를 방지할 수 있다.

Description

강유전체 커패시터 및 그 제조 방법.
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 강유전체 메모리 장치의 강유전체 커패시터 및 그 제조 방법에 관한 것이다.
불활성의 강유전체 메모리 장치(Non-Volatile FRAM: Non-Volatile Ferroelectric Random Access Memory)는 강유전체층의 분극 현상(polarization phenomenon)을 이용한 것으로서 DRAM(Dynamic Random Access Memory)의 높은 집적도와 빠른 동작 속도, EEPROM(Electrically Erasable Programmable Read Only Memory) 또는 플래시 메모리(flash memory) 등의 데이터(data)의 비휘발적 저장성의 장점을 구비하고 있다.
한편, FRAM 장치는 단위 셀(unit cell)의 구성 요소에 따라 두 가지로 분류할 수 있다. 그 하나는 단위 셀이 강유전체층(ferroelectric layer)을 게이트 절연막으로 사용하는 하나의 트랜지스터로 구비된 것이고, 다른 하나는 단위 셀이 하나의 억세스 트랜지스터(access transistor) 및 강유전체층을 유전층으로 사용하는 하나의 셀 커패시터(cell capacitor)로 구비된 것이다. 전자의 FRAM 장치는 반도체 기판, 즉, 실리콘 기판과 강유전체층 사이의 계면에서 실리콘 원자와 산소 원자가 반응하여 실리콘 산화막이 형성되기 쉬운 문제점과, 실리콘 기판 및 강유전체막 사이의 격자 상수(lattice constant) 차이 또는 열팽창 계수 차이에 의하여 양질의 강유전체층을 형성하기 어려운 문제점이 있다. 따라서, 최근에 후자의 FRAM, 즉 DRAM 셀 구조와 동일한 구조를 가지면서 셀 커패시터의 유전층으로 강유전체층을 사용하는 FRAM 장치에 대한 연구가 활발해지고 있다.
종래의 강유전체 커패시터를 도 1을 참조하여 설명한다. 종래의 강유전체 커패시터는 반도체 기판(10) 상과 연결되는 폴리 실리콘(polysilicon)으로 이루어진 플러그(plug;20)를 포함한다. 또한 상기 플러그(20)를 감싸는 절연층(70) 패턴과 상기 플러그(20)에 연결되는 백금(Pt)으로 이루어진 하부 전극(40) 및 상부 전극(60)을 포함한다. 상기 2개의 전극사이에 위치하는 유전체층 패턴(50)을 포함하고 있다. 또한 상기 플러그(20)와 하부 전극(40) 사이에 확산 장벽층(30)이 도입되어 있다.
상기 유전체층 패턴(50)을 구성하는 강유전체 물질(ferroelectric material)이 결정화될 때 강유전체 물질에 포함되어 있던 산소(O) 원자가 상기 하부 전극(40)의 그레인 바운더리(grain boundary)를 통해서 상기 플러그(20)로 확산(diffusion)된다. 이러한 산소 원자는 상기 플러그(20)를 이루는 실리콘(Si) 원자와 반응하여 상기 플러그(20)와의 계면에 산화층(도시되지 않음)을 형성하여 콘택 불량(contact fail)을 형성할 수 있다. 또한, 상기 하부 전극(40)과 상기 플러그(20)의 계면에서의 접착 불량(adhesion fail)을 일으킬 수 있다.
이에 따라, 상기 플러그(20)와 상기 하부 전극(40) 사이에 확산 장벽층(30)을 도입하여 상기 문제점을 해결하려 하나, 상기 산소 원자의 확산을 이상적으로 방지할 수 있는 이상적인 장벽층(ideal barrier layer)은 제안되지 않고 있다. 따라서 상기 확산 장벽층(30) 및 하부 전극(40)의 다층 구조는 상기 산소 원자의 확산을 방지하기 위해서 일정한 두께를 가져야 한다. 이러한 두께에 의해서 상기 강유전체 커패시터의 주위로 단차가 형성되고, 상기 단차는 이후의 공정에 여러 가지 문제점을 야기한다.
또한, 상기 백금으로 이루어지는 하부 전극(40)을 패터닝하기 위하여 건식 식각 공정을 수행할 때, 발생되는 폴리머(polymer)에 의한 문제점을 방지하기 위해서 테이퍼 식각 공정(taper etch process)을 이용한다. 따라서, 상기 하부 전극(40)의 측벽에 테이퍼면이 형성된다. 이와 같이 형성되는 테이퍼면이 차지하는 면적은 상기 하부 전극(40)의 두께에 비례한다. 따라서 FRAM 장치가 고집적화됨에 따라 상기 경사면이 차지하는 면적에 의해서 상기 하부 전극(40)을 형성하는 공정 마진(process margin)이 감소한다. 이에 따라 상기 하부 전극(40)의 패터닝이 용이하지 않게 되어 다른 소자와 연결되는 패터닝(patterning) 불량 및 소자 분리의 불량을 초래하게 되어 결국 메모리 소자의 불량을 초래하게 된다. 따라서 인접하는 셀 소자와 상기 하부 전극(40) 간의 간격 및 상기 강유전체 커패시터의 작은 사이즈화에 제한이 발생하게 되어 FRAM장치의 고집적화에 불리한 요소로 작용하게 된다.
본 발명이 이루고자 하는 기술적 과제는 산소 원자의 확산을 방지할 있는 전극 두께를 가지며 단차를 감소시키고 FRAM 장치의 고집적화를 구현할 수 있는 강유전체 커패시터를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 강유전체 커패시터의 제조 방법을 제공하는데 있다.
도 1은 종래의 강유전체 커패시터의 문제점을 설명하기 위해서 도시한 단면도이다.
도 2 및 도 3은 본 발명의 강유전체 커패시터를 설명하기 위하여 도시한 단면도들이다.
도 4 내지 도 8은 본 발명의 강유전체 커패시터를 형성하는 방법의 일례를 설명하기 위해서 도시한 단면도들이다.
도 9 내지 도 10은 본 발명의 강유전체 커패시터를 형성하는 방법의 다른 일례를 설명하기 위해서 도시한 단면도들이다.
상기 기술적 과제를 달성하기 위한 본 발명의 강유전체 커패시터는 반도체 기판 상에 상기 반도체 기판의 표면을 노출시키는 콘택홀을 가지는 절연층 패턴과 상기 콘택홀을 채우며 상기 반도체 기판 상과 연결되는 제1하부 전극과 상기 절연층 패턴 상에 형성되고 상기 제1하부 전극의 두께 보다 작은 두께를 가지는 제2하부 전극으로 이루어진 하부 전극을 포함한다. 이때, 상기 하부 전극의 하부에 Ti층, TiN층, WN층, TiSiN층, TiWN층 및 그 조합인 다중층과 같은 확산 장벽층을 더 포함할 수 있다. 또한, 상기 하부 전극은 즉, 상기 제1하부 전극 및 제2하부 전극은 백금족 금속층 및 백금족 산화 금속층으로 이루어질 수 있다. 또한, 제1하부 전극은 W층을 이용할 수 있다. 또는 상기 제1하부 전극을 Ti층, TiN층, WN층, TiSiN층, TiWN층 및 그 조합인 다중층만으로 구비할 수 있다. 또한, 상기 하부 전극 상에 형성된 유전층 패턴과 상기 유전층 패턴 상에 형성된 상부 전극을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 강유전체 커패시터 제조 방법은, 반도체 기판 상에 상기 반도체 기판의 표면을 노출시키는 콘택홀을 가지는 절연층 패턴을 형성한다. 이후에 상기 콘택홀을 채우며 상기 절연층 패턴 상을 뒤덮는 제1도전층을 형성한다. 이후에 상기 제1도전층을 평탄화하여 상기 절연층 패턴을 뒤덮는 부분의 두께가 상기 콘택홀을 채우는 부분의 두께 보다 작은 두께를 가지도록 조절된 제2도전층 패턴을 형성한다. 이때, 상기 제1도전층을 형성하기 이전에 상기 콘택홀 내에 플러그 및 확산 장벽층을 더 형성할 수 있다. 다음에, 상기 제1도전층 상 전면에 유전층, 제2도전층을 순차적으로 형성한다. 이후에 상기 제2도전층, 유전층 및 제1도전층 패턴의 상기 절연층 패턴을 뒤덮는 부분을 순차적으로 패터닝하여 상부 전극, 유전층 패턴 및 상기 절연층 패턴 상의 일부를 뒤덮는 일부를 가지는 하부 전극을 순차적으로 형성한다.
또는, 상기 다른 기술적 과제를 달성하기 위한 본 발명의 강유전체 커패시터 제조 방법은, 반도체 기판 상에 상기 반도체 기판의 표면을 노출시키는 콘택홀을 가지는 절연층 패턴을 형성한다. 이후에, 상기 콘택홀을 채우며 상기 절연층 패턴 상을 뒤덮는 제3도전층을 형성한다. 이때, 상기 제3도전층을 형성하기 이전에 상기 콘택홀 내에 플러그 및 확산 장벽층을 먼저 형성할 수 있다. 연이어 상기 제3도전층을 패터닝하여 상기 콘택홀을 채우는 제1하부 전극을 형성한 후, 상기 제1하부 전극 및 상기 절연층 패턴을 뒤덮고, 상기 제1하부 전극의 두께 보다 작은 두께로 제4도전층 패턴을 형성한다. 이후에, 상기 제4도전층 패턴 전면에 유전층 및 제2도전층을 순차적으로 형성한다. 연이어 상기 제2도전층, 유전층 및 제4도전층 패턴을 순차적으로 패터닝하여 상부 전극, 유전층 패턴 및 제2하부 전극을 형성한다. 이때, 상기 제1하부 전극 및 상기 제2하부 전극으로 하부 전극을 구비한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
도 2 및 도 3은 본 발명의 실시예에 의한 강유전체 커패시터를 설명하기 위하여 도시한 단면도이다.
먼저, 도 2를 참조하면, 본 발명의 강유전체 커패시터는 반도체 기판(100) 상을 노출시키는 제1콘택홀을 가지는 제1절연층 패턴(200)과 상기 제1콘택홀(210)을 채우며 상기 반도체 기판(100) 상과 연결되는 플러그(plug;300)를 포함한다. 또한 상기 플러그(300) 상을 노출시키는 제2콘택홀(410)을 가지는 제2절연층 패턴(400)과 상기 제2콘택홀(410)을 채우며 상기 제2절연층 패턴(400) 상에 형성된 하부 전극(500)을 포함한다. 상기 하부 전극(500)은 상기 제2콘택홀을 채우는 제1하부 전극(510) 및 상기 제2절연층 패턴(400) 상을 뒤덮는 제2하부 전극(530)을 포함한다. 또한, 상기 하부 전극(500) 상에 위치하는 유전층 패턴(600)과 상기 유전층 패턴(600) 상에 위치하는 상부 전극(700)을 포함한다.
구체적으로, 상기 반도체 기판(100)은 트랜지스터의 드레인 영역(drain region;111, 113)과 소오스 영역(source region;115)을 포함하고 있다. 상기 드레인 영역(111, 113) 및 소오스 영역(115)은 소자 분리 영역(도시되지 않음)에 의해 설정되는 활성 영역에 형성된다. 이때, 상기 드레인 영역(111, 113) 상에 상기 플러그(300)가 연결된다. 불순물을 포함하는 폴리 실리콘(polysilicon) 등으로 형성된 상기 플러그(300)는 상기 하부 전극(500)과 상기 드레인 영역(111, 113)을 전기적으로 연결시킨다. 또한, 상기 플러그(300)는 제1절연층 패턴(200)에 의해 다른 소자, 예컨대 트랜지스터의 게이트의 역할을 하는 워드 라인(word line;121, 123) 및 상기 소오스 영역(115)과 연결되는 비트 라인(bit line;125)과 절연된다.
또한, 상기 제1절연층 패턴(200) 상에 제2콘택홀(410)을 가지는 제2절연층 패턴(400)이 위치한다. 상기 제2콘택홀(410)을 통해서 하부 전극(500)이 상기 플러그(300)에 연결된다. 상기 하부 전극(500)은 상기 제2콘택홀(410)을 매몰하는 제1하부 전극(510)과 상기 제2절연층 패턴(400)을 일부 뒤덮는 제2하부 전극(530)으로 나누어 고려할 수 있다. 이때, 상기 제1하부 전극(510)은 상기 제2절연층 패턴(400)의 두께에 의해 그 두께가 결정된다. 따라서, 이후의 유전층 패턴(600)을 형성할 때의 산소 원자(O)의 확산을 고려하여 상기 제2절연층 패턴(400)의 두께를 설정한다. 즉, 산소 원자(O)의 확산 정도는 그 확산 거리의 함수이므로 이를 고려하여 상기 플러그(300)로의 확산을 억제할 수 있도록 그 두께를 결정한다. 이와 같이 하면, 상기 제1하부 전극(510)은 산소 원자가 상기 플러그(300) 상에 도달하는 것을 방지하는 역할을 할 수 있다.
이때, 상기 제1하부 전극(510)은 그 상의 제2하부 전극(530)과 동일한 물질로 형성될 수 있다. 즉, 주기율표의 백금(Pt)족 금속으로 이루어지는 백금족 금속층 또는 그 산화 금속층, 예컨대 백금(Pt)층, 루테늄(Ru)층, 이리듐(Ir)층, 산화 루테늄(RuO2)층 및 산화 이리듐(IrO2)층 등과 같은 층으로 상기 제1하부 전극(510)을 형성한다. 바람직하게는, 백금층으로 제1하부 전극을 형성한다. 또는, 상기 제2하부 전극(530)과는 다른 물질로 형성할 수 있다. 예컨대, 텅스텐(W)층만으로 형성할 수 있다.
또한, 도 3에 도시한 바와 같이 상기 제1하부 전극(410)의 하부층으로 확산 장벽층(550)을 더 포함할 수 있다. 이때, TiN층, WN층, TiSiN층, TaSiN층, TiWN층 및 그 조합인 다중층과 같은 층을 이용하여 상기 확산 장벽층(550)을 형성한다. 이와 같은 확산 장벽층(550)은 산소 원자의 플러그(300)로의 확산을 보다 더 방지하여 플러그(300) 상에서의 산화층(도시되지 않음) 형성을 보다 더 억제한다.
또는, 도 2에 도시한 상기 제1하부 전극(510) 전체를 확산 장벽의 역할을 하는 물질층으로 형성할 수 있다. 즉, 도 2의 제2하부 전극(510) 전체를 TiN층, WN층, TiSiN층, TaSiN층, TiWN층 및 그 조합인 다중층과 같은 층으로만 형성하여 산소 원자의 상기 플러그(300)로의 확산을 보다 더 방지한다. 따라서 상기 플러그(300)상에서의 산화층 형성을 보다 더 억제할 수 있다.
상기 하부 전극(500) 중의 일부인 제2하부 전극(530)은 상기 제1하부 전극(510) 상에 연결된다. 또한, 상기 제2절연층 패턴(400) 상을 일부 뒤덮고 있다. 즉, 상기 제1하부 전극(510)의 폭에 독립적으로 제2하부 전극(530)의 표면적을 설정할 수 있다. 따라서, 상기 제1하부 전극(510)의 폭에 독립적으로 강유전체 커패시터에서 요구되는 하부 전극(500)의 표면적을 충족시킬 수 있다. 또한, 상기 제2하부 전극(530)의 두께는 균일성을 침해하지 않는 범위내에서 종래의 하부 전극(40)의 두께 보다 작은 두께로 형성할 수 있다. 예컨대, 상기 제1하부 전극(510)의 두께에 대한 제2하부 전극(530)의 두께의 비가 1이하의 작은 값을 가지도록 제2하부 전극(530)의 두께를 설정한다. 이와 같이 종래의 하부 전극(40)의 두께 보다 작은 두께로 형성하더라도, 상기 제2하부 전극(530)의 하부에 제1하부 전극(510)이 위치하고 있으므로 충분히 하부 전극으로의 역할을 할 수 있다. 따라서, 종래의 하부 전극(40)에 비해 보다 작은 두께로 상기 제2하부 전극(530)의 두께를 설정할 수 있어, 제2하부 전극(530)을 형성하는 공정에서 패터닝되는 양을 종래의 하부 전극(40)을 형성할 때 패터닝되는 양에 비해 크게 줄일 수 있다. 또한, 상기 제2하부 전극(530)을 형성하는 패터닝 공정, 예컨대 테이퍼 식각 공정에서 발생하는 테이퍼면이 차지하는 면적을, 종래의 하부 전극(40)을 형성할 때 발생하는 테이퍼면이 차지하는 면적에 비해 크게 줄일 수 있다.
이때, 상기 제2하부 전극(530)은 앞서 설명한 바와 같이 상기 제1하부 전극(510)과 동일한 물질로 이루어질 수 있다. 예컨대, 주기율표의 백금(Pt)족 금속층 또는 그 산화 금속층, 예컨대 백금(Pt)층, 루테늄(Ru)층, 이리듐(Ir)층, 산화 루테늄(RuO2)층 및 산화 이리듐(IrO2)층 등과 같은 층으로 형성한다. 바람직하게는, 백금층으로 형성한다.
상기 제2하부 전극(530) 상에 위치하는 유전층 패턴(600)은 분극 현상(polarization phenomenon)을 일으킬 수 있는 물질, 예컨대 PZT(PbZrTiO3), PbTiO3, PbLaTiO3, BST(BaSrTiO3), BaTiO3, Ba4Ti3O12, SrBi2Ta2O9및 SrTiO3등과 같은 물질로 이루어진다. 바람직하게는 PZT로 이루어진다. 이때, 졸-겔(sol-gel) 코팅 방법을 이용한다.
상부 전극(700)은 상기 유전층 패턴(600)상에 위치한다. 이때, 앞서 설명한 제2하부 전극(530)과 같은 물질로 상기 상부 전극(700)을 형성할 수 있다. 예컨대, 주기율표의 백금족 금속층 또는 그 산화 금속층, 예컨대 백금층, 루테늄층, 이리듐층, 산화 루테늄층 및 산화 이리듐층 등과 같은 금속층으로 형성한다. 바람직하게는, 백금층으로 상기 상부 전극(700)을 형성한다.
상기한 바와 같이 제2절연층 패턴(400)으로 둘러싸인 제1하부 전극(510)에 의해서 산소 원자의 플러그(300)로의 확산을 방지하여 산화층의 형성을 억제할 수 있다. 또한, 상기 제2하부 전극(530)의 두께는 종래의 하부 전극(40) 및 장벽층(30)의 두께에 비해 보다 작은 두께를 가진다. 따라서, 하부 전극(500)을 형성할 때 패터닝 공정은 단지 상기 제2하부 전극(530)을 형성할 때에만 수행되므로 종래의 하부 전극(40)을 형성할 때 패터닝되는 양에 비해 패터닝되는 양을 크게 줄일 수 있다. 이에따라 상기 제2하부 전극(530)을 형성하는 패터닝 공정, 예컨대 테이퍼 식각 공정에서 발생하는 테이퍼면이 차지하는 면적을 종래의 하부 전극(40)이 형성될 때 발생하는 테이퍼면이 차지하는 면적에 비해 크게 줄일 수 있다. 이와 같이 형성되는 테이퍼면이 차지하는 면적을 감소시켜 인접하는 셀 소자와 하부 전극간의 간격 및 강유전체 커패시터의 작은 사이즈화에의 제한을 완화시킬 수 있다. 따라서 FRAM의 고집적화를 구현하는 데 보다 더 유리하게 된다.
도 4 내지 도 8을 참조하여 본 발명의 강유전체 커패시터를 제조하는 방법의 일례를 설명한다.
도 4는 반도체 기판(100) 상에 제1절연층 패턴(200) 및 플러그(300)를 형성하는 단계를 나타낸다.
반도체 기판(100) 상에 트랜지스터의 드레인 영역(111, 113) 및 소오스 영역(115)을 설정하고, 게이트 전극의 역할을 하는 워드 라인(121, 123) 및 상기 소오스 영역(115)에 접촉하는 비트 라인(125)을 형성하여 트랜지스터 구조를 형성한다. 상기 결과물 상에 절연층, 예컨대 BPSG(borophosphosilicate glass)층과 같은 절연층을 증착한다. 이후에 상기 절연층에 상기 드레인 영역(111, 113)을 노출시키는 제1콘택홀(210)을 형성하여 제1절연층 패턴(200)을 형성한다.
연이어, 상기 제1절연층 패턴(200) 상에 상기 제1콘택홀(210)을 매몰하는 도전층, 예컨대 불순물이 포함된 폴리 실리콘층을 증착한다. 이후에 상기 폴리 실리콘층을 에치 백(etch back) 또는 화학적 기계적 연마(CMP; Chemical Mechanical polishing) 방법 등으로 식각하여 제1콘택홀(210)을 채우는 매몰 콘택, 즉, 플러그(300)를 형성한다.
도 5는 제1절연층 패턴(200) 상에 제2절연층 패턴(300)을 형성하는 단계를 나타낸다.
상기 플러그(300)를 형성한 후 그 결과물 전면에 절연층, 예컨대 BPSG층과 같은 절연층을 증착한다. 이후에 상기 절연층 상에 포토레지스트 패턴(도시되지 않음)을 형성한다. 이후에 상기 포토레지스트 패턴을 마스크로 상기 절연층을 식각하여 상기 플러그(300)를 노출시키는 상기 제2콘택홀(410)을 형성한다. 이와 같이 제2절연층 패턴(400)을 형성한다. 상기 제2콘택홀(410)은 이후에 제1하부 전극(510)으로 채워진다. 따라서, 상기 제2절연층 패턴(400)의 두께는 이후의 제1하부 전극(510)의 두께를 고려하여 설정된다.
도 6은 제2절연층 패턴(400) 상에 제1도전층(511)을 형성하는 단계를 나타낸다.
상기 제2절연층 패턴(400) 상에 상기 제2콘택홀(410)을 매몰하는 제1도전층(511)을 형성한다. 예컨대, 백금층을 스퍼터링(sputtering) 방법으로 증착하여 제1도전층(511)을 형성한다. 상기 백금층을 대신하여 백금족 금속층 및 백금족 산화 금속층 예컨대, 루테늄층, 이리듐층, 산화 루테늄층 및 산화 이리듐층 등과 같은 금속층을 증착할 수 있다. 이와 같이 형성되는 제1도전층(511)의 일부, 즉, 상기 제2콘택홀(410)을 채우는 일부는 제1하부 전극(510)으로 설정된다.
상기 제1도전층(511)의 일부, 즉, 제1하부 전극(510)은 이후의 유전층 패턴(600)을 형성할 때, 산소 원자의 플러그(300)로의 확산을 억제할 수 있을 정도의 두께를 가지도록 한다. 따라서 상기 제2절연층 패턴(400)을 형성할 때, 이를 고려하여 그 두께를 결정하여야 한다. 즉, 산소 원자의 확산은 확산 거리에의 함수이므로 그 거리를 증가시킴으로써 상기 플러그(300)에 다다르는 산소 원자를 감소시키거나 없앤다.
이때, 상기 제1도전층(511)을 형성하기 이전에 도 3에 도시한 바와 같은 산소 원자의 확산을 방지하는 확산 장벽층(550)을 그 하부에 더 형성할 수 있다. 예컨대, 스퍼터링 또는 화학 기상 증착(CVD;Chemical Vapor Deposition) 방법을 이용하여 TiN층, WN층, TiSiN층, TaSiN층, TiWN층 및 그 조합의 다중층과 같은 층을 형성하여 확산 장벽층(550)으로 이용한다. 상기 확산 장벽층(550)은 상기 플러그(300)와 상기 제1도전층(511)의 일부, 즉 제1하부 전극(510) 간의 반응을 보다 더 억제하는 역할을 한다. 즉, 이후의 산소 원자의 상기 플러그(300)로의 확산을 보다 더 억제하는 역할을 한다.
도 7은 제1도전층(511)을 평탄화하여 제1도전층 패턴(513)을 형성하는 단계를 나타낸다.
상기 제1도전층(511)의 전면을 에치 백 또는 CMP 방법으로 평탄화하여 상기 제2절연층 패턴(400)을 뒤덮는 부분(515)의 두께가 상기 제2콘택홀(410)을 채우는 일부, 즉, 제1하부 전극(510)으로 설정된 일부의 두께 보다 작은 두께가 되도록 제1도전층 패턴(513)을 형성한다. 상기 제1도전층 패턴(513)의 상기 제2절연층 패턴(400)을 뒤덮는 부분(515)은 이후에 패터닝되어 도 2에서 도시한 바와 같은 제2하부 전극(530)으로 설정되는 부분이다. 또한, 상기 제2절연층 패턴(400)을 뒤덮는 부분(515)의 두께에 따라서 제2하부 전극(530)의 두께가 결정된다. 따라서, 그 균일성이 침해되지 않는 범위내에서 종래의 하부 전극(40)의 두께 보다 작은 두께를 가지도록 평탄화하는 것이 바람직하다. 바람직하게는 상기 제1하부 전극(510)의 두께 보다 작게 형성한다. 이와 같이 하면, 이후의 제2하부 전극(530)을 형성하기 위해 상기 제2절연층 패턴(400)을 뒤덮는 부분(515)을 패터닝하는 테이퍼 식각 공정에서 발생하는 테이퍼면이 차지하는 면적을, 종래의 하부 전극(40)이 형성될 때 발생하는 테이퍼면이 차지하는 면적에 비해 크게 줄일 수 있다.
도 8은 제1도전층 패턴(513) 상에 유전층(610) 및 제2도전층(710)을 형성하는 단계를 나타낸다.
먼저, 상기 제1도전층 패턴(513) 상에 강유전성을 가지는 물질, 예컨대 PZT(PbZrTiO3), PbTiO3, PbLaTiO3, BST(BaSrTiO3), BaTiO3, Ba4Ti3O12, SrBi2Ta2O9및 SrTiO3과 같은 물질을 이용하여 졸-겔 코팅 방법, CVD 방법 및 스퍼터링 방법 등으로 유전층(610)을 형성한다. 바람직하게는 졸-겔 코팅 방법으로 PZT층을 도포한다. 이후에 상기 PZT층을 결정화시켜 상기 유전층(610)을 형성한다. 이때, 상기 결정화는 500℃ 내지 650℃ 사이의 온도로 상기 PZT층을 어닐링(annealing)하는 방법으로 수행된다.
이후에, 상기 유전층(610) 상에 CVD 또는 스퍼터링 방법으로 백금족 금속층 및 백금족 산화 금속층 예컨대, 루테늄층, 이리듐층, 산화 루테늄층 및 산화 이리듐층 등과 같은 금속층을 증착하여 제2도전층(710)을 형성한다. 바람직하게는 백금층으로 상기 제2도전층(710)을 형성한다.
이후에 상기 제2도전층(710), 유전층(610) 및 제1도전층 패턴(513)의 상기 제2절연층 패턴(400)을 뒤덮는 부분(515)을 패터닝하여 도 2 및 도 3에 도시한 바와 같이 상부 전극(700), 유전층 패턴(600), 제2하부 전극(530)을 형성한다. 이때, 상기 제1도전층 패턴(513)의 제2절연층 패턴(400)을 뒤덮는 부분(515)을 패터닝할 때 그 필요에 따라 상기 제2하부 전극(530)이 상기 유전층 패턴(600)의 폭 보다 넓게 형성되도록 패터닝할 수 있다. 이와 같이 하여 제2하부 전극(530)을 형성하면, 상기 제2하부 전극(530)이 형성될 때의 식각되는 두께는 종래의 하부 전극(40)에 비하여 매우 작은 두께에 불과하므로 그 식각 공정 시간을 짧게 가져갈 수 있다. 또한, 종래의 하부 전극(40)의 테이퍼면이 차지하는 면적에 비해 미미한 작은 면적이 상기 제2하부 전극(530)의 테이퍼면에 의해 점유되므로, 인접하는 셀 소자와 하부 전극간의 간격 및 상기 강유전체 커패시터의 작은 사이즈화에의 종래에서의 상기 하부 전극(40)의 테이퍼면이 차지하는 면적에 의한 제한을 극복할 수 있다. 따라서, FRAM 장치의 고집적화를 구현하는 데 보다 더 유리하게 된다.
도 9 및 도 10을 참조하여 본 발명의 강유전체 커패시터 제조 방법의 다른 일예를 설명한다.
도 9는 제2콘택홀(410)을 채우는 제1하부 전극(510)을 형성하는 단계를 나타낸다.
먼저, 도 4 내지 도 5에서 설명한 바와 같은 방법으로 제2절연층 패턴(400)을 형성한다. 이후에 도 6에서 설명한 바와는 달리 상기 제2절연층 패턴(400) 상에 텅스텐(W)층 또는 백금족 금속층 및 백금족 산화 금속층 예컨대, 루테늄층, 이리듐층, 산화 루테늄층 및 산화 이리듐층 등과 같은 금속층을 스퍼터링 등과 같은 방법으로 증착하여 제2콘택홀(410)을 채우는 제3도전층을 형성한다. 이후에, 상기 제3도전층의 전면을 에치 백 또는 CMP 방법으로 평탄화한다. 이때, 상기 평탄화의 종말점으로 상기 제2절연층 패턴(400)의 표면을 이용한다. 즉, 상기 제2절연층 패턴(400)의 표면이 노출되도록 평탄화한다. 이에 따라, 상기 제3도전층은 상기 제2콘택홀(410)에서만 잔존하여 제1하부 전극(510)이 형성된다.
이때, 상기 제3도전층을 백금족 금속층 및 백금족 산화 금속층을 이용하여 형성하는 경우에, 상기 제3도전층을 증착하기 이전에 도 3에 도시한 바와 같은 확산 장벽층(550)을 상기 제3도전층의 하부층으로 더 형성할 수 있다. 예컨대, 스퍼터링 또는 CVD 방법을 이용하여 TiN층, WN층, TiSiN층, TaSiN층, TiWN층 또는 그 조합인 다중층을 상기 제2콘택홀(410) 상에 형성한다. 이때, 상기 확산 장벽층(550)은 상기 플러그(300)와 상기 백금층, 즉 제1하부 전극(510) 간의 반응을 억제하는 역할을 한다. 즉, 산소 원자의 상기 플러그(300)로의 확산을 보다 더 억제하는 역할을 한다.
또는, 상기 제3도전층으로 백금층 대신에 TiN층, WN층, TiSiN층, TaSiN층, TiWN층 또는 그 조합인 다중층과 같은 도전층을 이용할 수 있다. 즉, 상기 제1하부 전극(510)이 상술한 확산 장벽층(550)으로 이용되는 물질층으로만 이루어진 형상이 된다. 이와 같이 하면, 산소 원자의 플러그(300)로의 확산을 보다 더 방지할 수 있어 플러그(300) 상에 산화층이 형성되는 것을 보다 더 방지할 수 있다.
도 10은 제2절연층 패턴(400) 상에 제4도전층 패턴(531)을 형성하는 단계를 나타낸다.
구체적으로, 상기 제2절연층 패턴(400) 및 상기 제1하부 전극(510) 상 전면에 스퍼터링 또는 CVD 방법으로 백금족 금속층 및 백금족 산화 금속층 예컨대, 루테늄층, 이리듐층, 산화 루테늄층 및 산화 이리듐층 등과 같은 금속층을 증착하여 제4도전층을 형성한다. 이후에 상기 제4도전층을 도7에서 상술한 제1도전층(511)을 패터닝하여 제1도전층 패턴(513)을 형성하는 방법과 마찬가지로, 에치 백 또는 CMP 방법으로 평탄화하여 종래의 하부 전극(40)의 두께 보다 작은 두께를 가지도록 한다. 바람직하게는 상기 제1하부 전극(510)의 두께 보다 작은 두께를 가지도록 한다. 이와 같이 하여 제4도전층 패턴(531)을 형성한다. 이와 같이 형성된 제4도전층 패턴(531)은 도 7에서 설명한 바와 같은 제1도전층 패턴(530) 중의 제2콘택홀(410)을 채우는 일부를 제외한 나머지, 즉 제2절연층 패턴(400)을 뒤덮는 부분(515)과 동일한 역할을 한다.
이와 같이 제4도전층 패턴(531)을 형성한 이후에 도 8에서 상술한 바와 같이 상기 제4도전층 패턴(531) 상에 유전층(610) 및 제2도전층(710)을 순차적으로 형성한다. 이후에, 도 8에서 상술한 바와 같은 방법으로 제2도전층(710), 상기 유전층(610) 및 제4도전층 패턴(531)을 순차적으로 패터닝하여 도 2 및 도 3에 도시한 바와 같은 상부 전극(700), 유전층 패턴(600) 및 제2하부 전극(530)을 형성한다.
상술한 바와 같이 하여 제2하부 전극(530)을 형성하면, 상기 제2하부 전극(530)이 형성될 때의 식각되는 두께는 종래의 하부 전극(40)에 비하여 매우 작은 두께에 불과하므로 그 식각 공정 시간을 짧게 가져갈 수 있다. 또한, 종래의 하부 전극(40)의 테이퍼면이 차지하는 면적에 비해 미미한 작은 면적이 상기 제2하부 전극(530)의 테이퍼면에 의해 점유되므로, 인접하는 셀 소자와 하부 전극간의 간격 및 상기 강유전체 커패시터의 작은 사이즈화에의 종래에서의 상기 하부 전극(40)의 테이퍼면에 의해 점유되는 면적에 의한 제한을 극복할 수 있다. 따라서, FRAM 장치의 고집적화를 구현하는 데 보다 더 유리하게 된다. 이와 같이 도 2 및 도 3에 도시한 바와 같이 제1하부 전극(510) 및 제2하부 전극(530)으로 이루어지는 하부 전극(500)을 형성한다.
이상, 본 발명을 구체적인 실시예를 통해서 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
상기한 바와 같이, 본 발명에 따른 강유전체 커패시터는 산소 원자의 확산을 억제하는 제1하부 전극과 그 상의 보다 얇은 제2하부 전극으로 구비되는 하부 전극을 형성함으로써 산소 원자의 플러그로의 확산을 보다 더 억제할 수 있다. 또한 제2하부 전극의 두께를 보다 얇게 할 수 있어, 제2하부 전극 형성을 위한 테이퍼 식각 공정 시간을 줄일 수 있다. 또한 그 측벽의 경사에 의해 차지하는 면적을 줄일 수 있어, 인접하는 셀 소자와 제2하부 전극 간격 및 강유전체 커패시터의 작은 사이즈화에의 제한을 과 있다. 따라서 FRAM 장치의 고집적화를 구현할 수 있다.

Claims (10)

  1. 반도체 기판 상에 상기 반도체 기판의 표면을 노출시키는 콘택홀을 가지는 절연층 패턴;
    상기 콘택홀을 채우며 상기 반도체 기판 상과 연결되는 제1하부 전극과 상기 절연층 패턴 상에 형성되고 상기 제1하부 전극의 두께 보다 작은 두께를 가지는 제2하부 전극으로 이루어진 하부 전극;
    상기 하부 전극 상에 형성된 유전층 패턴; 및
    상기 유전층 패턴 상에 형성된 상부 전극을 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 강유전체 커패시터.
  2. 제1항에 있어서, 상기 하부 전극은 백금족 금속층 및 백금족 금속의 산화 금속층으로 이루어지는 일군에서 선택된 어느 하나의 금속층인 것을 특징으로 하는 반도체 장치의 강유전체 커패시터.
  3. 제1항에 있어서, 상기 하부 전극의 하부에 확산 장벽층을 더 포함하는 것을 특징으로 하는 반도체 장치의 강유전체 커패시터.
  4. 제3항에 있어서, 상기 확산 장벽층은 Ti층, TiN층, WN층, TiSiN층, TiWN층 및 그 조합인 다중층으로 이루어지는 일군에서 선택된 어느 하나의 층인 것을 특징으로 하는 반도체 장치의 강유전체 커패시터.
  5. 제1항에 있어서, 상기 제1하부 전극은 W층인 것을 특징으로 하는 반도체 장치의 강유전체 커패시터.
  6. 제1항에 있어서, 상기 제1하부 전극은 Ti층, TiN층, WN층, TiSiN층, TiWN층 및 그 조합인 다중층으로 이루어지는 일군에서 선택된 어느 하나의 층인 것을 특징으로 하는 반도체 장치의 강유전체 커패시터.
  7. 반도체 기판 상에 콘택홀을 가지는 절연층 패턴을 형성하는 단계;
    상기 콘택홀을 채우며 상기 절연층 패턴 상을 뒤덮는 제1도전층을 형성하는 단계;
    상기 제1도전층을 평탄화하여 상기 절연층 패턴을 뒤덮는 부분의 두께가 상기 콘택홀을 채우는 부분의 두께 보다 작은 두께를 가지도록 조절된 제1도전층 패턴을 형성하는 단계;
    상기 제1도전층 전면에 유전층을 형성하는 단계;
    상기 유전층 전면에 제2도전층을 형성하는 단계; 및
    상기 제2도전층, 유전층 및 제1도전층 패턴의 상기 절연층 패턴을 뒤덮는 부분을 순차적으로 패터닝하여 상부 전극, 유전층 패턴 및 상기 제2절연층 패턴 상의 일부를 뒤덮는 일부를 가지는 하부 전극을 순차적으로 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 강유전체 커패시터 형성 방법.
  8. 제7항에 있어서, 상기 제1도전층을 형성하는 단계 이전에
    상기 콘택홀 내에 플러그 및 확산 장벽층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 강유전체 커패시터 형성 방법.
  9. 제7항에 있어서, 상기 평탄화는 에치 백 또는 화학적 기계적 연마 방법으로 수행되는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  10. 반도체 기판 상에 콘택홀을 가지는 절연층 패턴을 형성하는 단계;
    상기 콘택홀을 채우며 상기 절연층 패턴 상을 뒤덮는 제3도전층을 형성하는 단계;
    상기 제3도전층 패턴을 패터닝하여 상기 제2콘택홀을 채우는 제1하부 전극을 형성하는 단계;
    상기 제1하부 전극 및 상기 절연층 패턴을 뒤덮고 상기 제1하부 전극의 두께 보다 작은 두께를 가지는 제4도전층 패턴을 형성하는 단계;
    상기 제4도전층 패턴 전면에 유전층을 형성하는 단계;
    상기 유전층 전면에 제2도전층을 형성하는 단계; 및
    상기 제2도전층, 유전층 및 제4도전층 패턴을 순차적으로 패터닝하여 상부 전극, 유전층 패턴 및 제2하부 전극을 형성하는 단계를 포함하여 이루어지고, 상기 제1하부 전극 및 상기 제2하부 전극으로 하부 전극을 구비하는 것을 특징으로 하는 반도체 장치의 강유전체 커패시터 형성 방법.
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KR100573841B1 (ko) * 1999-12-28 2006-04-26 주식회사 하이닉스반도체 반도체 소자의 강유전체 캐패시터 형성방법

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