KR19980040654A - 반도체 장치의 커패시터 제조방법 - Google Patents
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Abstract
반도체 장치의 커패시터 제조방법을 개시하고 있다. 이는, 반도체 기판 상에 형성된 층간절연층을 소정 형상으로 패터닝하여 상기 반도체 기판을 부분적으로 노출시키는 콘택홀을 형성하는 제1 단계; 상기 콘택홀을 매립하는 도전성 플러그를 형성하는 제2 단계; 도전성 플러그가 형성된 결과물 상에 베리어층 및 커패시터의 하부전극을 형성하는 제3 단계; 하부전극이 형성된 상기 결과물 표면을 소수성화하는 제4 단계; 상기 결과물 전면에, 불순물이 도우프되지 않은 산화물(USG)을 소정 두께로 증착하여 산소확산 방지막을 형성하는 제5 단계; 상기 산소확산 방지막을 건식식각 또는 습식식각을 통해 전면 에치백하여 상기 베리어층을 가릴 수 있을 정도의 두께를 남기도록 식각하는 제6 단계; 및 상기 산소확산 방지막이 형성된 결과물 상에 유전체막 및 상부전극을 형성하는 제7 단계를 구비하는 것을 특징으로 한다. 산소확산 방지막 형성전, 캐핑층을 형성하거나 표면을 에탄올 또는 암모니아 플라즈마 처리함으로써 그 표면을 소수성으로 변환시킨다. 이에 의해, 산소확산 방지막으로 가장 적합한 O3-TEOS와 같은 USG를 사용하여 산소확산 방지막을 균일하게 형성할 수 있다.
Description
본 발명은 반도체장치의 커패시터 제조방법에 관한 것으로, 특히 하부전극 아래에 형성되는 베리어층 측면을 통해 유전체막 내의 산소가 확산되는 것을 방지할 수 있는 방법에 관한 것이다.
반도체 장치가 고집적화됨에 따라 메모리셀 면적이 감소되고 이에 따른 셀커패시턴스 감소는 DRAM (Dynamic Random Access Memory)의 집적도 증가에 심각한 장애 요인이 된다. 이는, 메모리 셀의 독출능력을 저하시키고 소프트 에라율을 증가시킬 뿐만 아니라, 저 전압에서의 소자 동작을 어렵게 하여 작동시 전력 소모를 과다하게 하기 때문에 반도체 메모리 장치의 고집적화를 위해서는 반드시 해결해야 할 과제이다.
셀 커패시턴스를 증가시키기 위해, 커패시터 박막의 두께를 줄이는 박막화 방법과 함께 실린더나 핀과 같은 3차원적인 스토리지전극 구조를 채용하여 커패시터의 유효면적을 늘이는 방법에 대한 연구가 진행되고 있다. 그러나, 이러한 노력에도 불구하고 기존의 유전체로는 1기가 디램 이상의 메모리 소자에서 필요한 커패시턴스를 확보할 수 없다.
셀 커패시턴스를 증가시키기 위해, (Ba,Sr)TiO3, Pb(Zr,Ti)O3등과 같은 고유전율을 갖는 물질을 이용하여 유전체막을 형성하는 방법에 대한 연구가 활발히 진행되고 있으며, 이 경우 기존의 유전체막에 비해 수십에서 수백배의 유전율을 갖기 때문에 하부전극을 복잡하게 형성하지 않더라도 소자 동작에 필요한 커패시턴스를 확보할 수 있다.
이때, 기존의 전극 물질인 폴리실리콘을 사용하여 상부 또는 하부전극을 형성하기 어려우며, 백금(Pt), 이리듐(Ir), 루데니움(Ru), 루데니움산화물(RuO2), 이리듐산화물(IrO2)을 이용하여 전극을 형성하는 것이 바람직한 것으로 알려져 있다. 특히, 백금으로 커패시터 전극을 형성하기 위해서는 폴리실리콘과의 반응을 방지하기 위한 베리어층을 필수적으로 형성하여야 한다.
도1은 종래 기술에 따른 커패시터 제조방법을 설명하기 위해 도시한 단면도로서, 반도체 기판(1) 상에 층간절연막(3)이 형성되어 있으며, 층간절연막(3)을 관통하여 도전성 플러그(5)가 형성되어 있다. 이 도전성 플러그(5)는 베리어층(7)을 통해 하부전극(9)과 연결되어 있으며, 하부전극(9) 상에는 유전체막(11)과 상부전극(13)이 형성되어 있다.
종래의 일반적인 기술에 따르면, 도전성 플러그(5)는 폴리실리콘으로, 베리어층(7)은 티타늄질화물로, 하부 및 상부전극(9 및 13)은 백금으로 형성된다. 이와 같은 종래의 구조에서는, 베리어층(7)으로 사용되는 티타늄질화막의 측면이 노출되고, 이에 따라 유전체막(11) 형성시 베리어층(7) 측면으로부터 산소가 확산되고, 베리어층이 산화되어 접촉불량이 발생된다.
이를 방지하기 위해, 인접한 하부전극 사이에 산소확산 방지막을 형성하여 베리어층이 노출되는 것을 방지한 구조가 제안된 바 있다. 이를 도2를 참조하여 설명한다.
도2는 종래 기술에 따른 커패시터 제조방법을 설명하기 위해 도시한 단면도로서, 상기 도1에서와 동일한 참조부호는 동일 부재를 나타낸다.
하부전극(9) 사이에 베리어층(7)의 측면이 노출되는 것을 방지하기 위한 산소확산 방지막, 예컨대 산화막(10)이 형성되어 있다. 따라서, 베리어층을 구성하는 티타늄질화물이 산화되는 것이 방지된다.
이때, 산화막(10)은 산소의 확산을 막을 수 있어야 하므로, 밀도가 크고 불순물이 없는 산화막일수록 효과를 증가시킬 수 있다. 이러한 목적에 부합하는 산화막으로서 고온산화막이 있지만, 이 고온산화막을 형성하기 위해서는 고온 증착과정을 거쳐야 하고, 이때 티타늄질화물이 산화되므로 사용이 불가능하다. 따라서, 티타늄질화물이 산화되지 않을 정도의 온도에서 증착 가능한 물질이 필요하며, 이러한 산화막으로는 실리콘 온 글래스(Silicon On Glass) 또는 불순물이 도우프되지 않은 절연물(USG), 예컨대 O3-TEOS 등이 있다. SOG의 경우, 밀도가 낮아 산소확산 방지막의 효과를 기대하기가 어렵고, SOG에 비해 밀도가 큰 USG가 가장 적당한 것으로 알려져 있다.
그러나, 상기 종래 기술에 따르면, USG는 하부막질에 따라서 증착되는 형상이 매우 달라지는데, 예를 들어, 백금과 같은 금속위에서는 증착이 억제되며, 같은 TEOS의 경우에도 플라즈마 방법에 의한 TEOS의 경우에는 증착이 잘되지 않고, 친수성의 막질 위에서는 증착되는 막질의 밀도가 낮고, 평탄화도 어려운 특성을 가지고 있다. 이러한 USG의 특성으로 인하여 USG로는 하부전극(9) 사이에 형성되는 산소확산 방지막(10)을 형성하기가 어렵다.
특히, 하부전극 사이에 USG를 직접 증착하는 경우에는 USG의 증착이 균일하게 되지 않으며, 백금층 위에서는 증착이 균일하게 되지 않아서 백금 하부전극 표면을 USG가 균일하게 증착되도록 표면 처리해야 하는 문제가 있으며 따라서, 티타늄질화물을 이용한 베리어층 형성시 베리어층 측면으로 확산되는 산소를 억제하기가 어려운 문제가 있었다.
본 발명이 이루고자 하는 기술적 과제는, 하부전극 아래에 형성되는 베리어층 측면을 통해 유전체막 내의 산소가 확산되는 것을 방지할 수 있는 방법을 제공하는 것이다.
도1은 종래 기술에 따른 커패시터 제조방법을 설명하기 위해 도시한 단면도이다.
도2는 종래 기술에 따른 커패시터 제조방법을 설명하기 위해 도시한 단면도이다.
도3 내지 도7은 본 발명의 일 실시예에 따른 커패시터 제조방법을 설명하기 위해 도시한 단면도들이다.
상기 과제를 달성하기 위해 본 발명은, 반도체 기판 상에 형성된 층간절연층을 소정 형상으로 패터닝하여 상기 반도체 기판을 부분적으로 노출시키는 콘택홀을 형성하는 제1 단계; 상기 콘택홀을 매립하는 도전성 플러그를 형성하는 제2 단계; 도전성 플러그가 형성된 결과물 상에 베리어층 및 커패시터의 하부전극을 형성하는 제3 단계; 하부전극이 형성된 상기 결과물 표면을 소수성화하는 제4 단계; 상기 결과물 전면에, 불순물이 도우프되지 않은 산화물(USG)을 소정 두께로 증착하여 산소확산 방지막을 형성하는 제5 단계; 상기 산소확산 방지막을 건식식각 또는 습식식각을 통해 전면 에치백하여 상기 베리어층을 가릴 수 있을 정도의 두께를 남기도록 식각하는 제6 단계; 및 상기 산소확산 방지막이 형성된 결과물 상에 유전체막 및 상부전극을 형성하는 제7 단계를 구비하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법을 제공한다.
산소확산 방지막 형성전, 캐핑층을 형성하거나 표면을 에탄올 또는 암모니아 플라즈마 처리함으로써 그 표면을 소수성으로 변환시킨다. 이에 의해, 산소확산 방지막으로 가장 적합한 O3-TEOS와 같은 USG를 사용하여 산소확산 방지막을 균일하게 형성할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 반도체장치의 커패시터 제조방법을 보다 상세히 설명하고자 한다.
도3 내지 도7은 본 발명의 일 실시예에 따른 커패시터 제조방법을 설명하기 위해 도시한 단면도들이다.
도3을 참조하면, 먼저, 트랜지스터 등과 같은 하부구조물이 형성된 반도체 기판(51) 상에 층간절연층(53)을 형성하고, 소정 형상으로 패터닝하여 상기 반도체 기판(51)을 부분적으로 노출시키는 콘택홀을 형성한다.
이어서, 콘택홀이 형성된 결과물 전면에 도전물, 예컨대 불순물이 도우프된 폴리실리콘을 증착한 다음 패터닝하여 콘택홀을 매립하는 도전성 플러그(55)를 형성하고, 그 결과물 전면에 예컨대 티타늄질화물 및 백금을 차례로 적층한 다음 통상의 방법으로 패터닝하여 베리어층(57) 및 커패시터의 하부전극(59)을 형성한다.
여기에서, 상기 도전성 플러그(55)는, 폴리실리콘의 건식식각율을 조절하거나, 화학-기계적 폴리싱 공정을 통하여 형성하며, 도전성 플러그(55) 상에 형성되는 상기 베리어층(57)은 상기 도전성 플러그로부터 실리콘 원자가 하부전극(59) 내로 확산되는 것을 방지할 목적으로 형성한다. 또한, 상기 하부전극(59)으로부터 유입되는 산소에 의해 상기 베리어층이 산화되는 것을 방지하기 위해, 상기 베리어층(57) 상에 이리듐이나 이리듐 산화물을 증착하여 산소확산 베리어층(도시되지 않음)을 더 형성할 수 있으며, 상기 베리어층(57)을 형성하기 전에 도전성 플러그(55)와 베리어층(57)과의 오믹 콘택을 위해 티타늄 실리사이드층(도시되지 않음)을 더 형성할 수 있다.
도4를 참조하면, 하부전극(59)이 형성된 상기 결과물 전면에, P-SiH4를 증착하여 캐핑층(61)을 형성한다.
여기에서, 상기 캐핑층(61)은 후속되는 산소확산 방지막을 균일하게 형성하기 위한 것으로서, 캐핑층을 형성하는 대신, 하부전극(59)이 형성된 결과물 전면을 암모니아(NH3) 플라즈마 또는 에탄올(ethanol)을 이용하여 표면처리할 수도 있다. 이에 의해, 표면이 소수성화되므로, 이후에 산소확산 방지막을 균일하게 형성할 수 있다.
도5를 참조하면, 캐핑층(61)이 형성된 상기 결과물 전면에, 불순물이 도우프되지 않은 산화물(USG), 예를 들어 O3-TEOS를 소정 두께로 증착하여 산소확산 방지막(63)을 형성한다.
도6을 참조하면, 상기 산소확산 방지막(63) 및 캐핑층(61)을, 건식식각 또는 습식식각을 통해 전면 에치백하여 상기 베리어층(57)을 가릴 수 있을 정도의 두께를 남기도록 식각한다.
도7을 참조하면, 산소확산 방지막(63) 및 캐핑층(61)이 형성된 결과물 전면에, 고유전물질, 예컨대 BST를 증착하여 유전체막(65)을 형성하고, 그 위에 금속, 예컨대 백금을 증착하여 상부전극(67)을 형성한다.
여기에서, 상기 유전체막(65)은 스퍼터 방식의 경우에는 산소 플라즈마 분위기에서, 화학기상증착 방식의 경우에는 산소가 포함된 분위기에서 증착된다. 이때, 상기 베리어층(57)은 캐핑층(61) 및 산소확산 방지막(63)에 의해 완전히 가려져 있으므로, 유전체막 증착시 산소분위기에 노출되지 않는다. 즉, 상기 베리어층(57)은 산소확산 방지막(63)에 의해 보호되므로, 베리어층 측면에 산소가 침투하여 산화되는 것이 방지된다.
상술한 바와 같이 본 발명에 따르면, 인접한 하부전극 사이에 산소확산 방지막을 형성함으로써, 유전체막 형성시 베리어층 측면이 노출되는 것이 방지된다. 따라서, 유전체막 형성시 베리어층이 산소분위기에 노출되지 않으며, 산화되지 않으므로 접촉불량을 방지할 수 있다. 또한, 산소확산 방지막 형성전, 캐핑층을 형성하거나 표면을 에탄올 또는 암모니아 플라즈마 처리함으로써 그 표면을 소수성으로 변환시킨다. 이에 의해, 산소확산 방지막으로 가장 적합한 O3-TEOS와 같은 USG를 사용하여 산소확산 방지막을 균일하게 형성할 수 있다.
Claims (7)
- 반도체 기판 상에 형성된 층간절연층을 소정 형상으로 패터닝하여 상기 반도체 기판을 부분적으로 노출시키는 콘택홀을 형성하는 제1 단계;상기 콘택홀을 매립하는 도전성 플러그를 형성하는 제2 단계;도전성 플러그가 형성된 결과물 상에 베리어층 및 커패시터의 하부전극을 형성하는 제3 단계;하부전극이 형성된 상기 결과물 표면을 소수성화하는 제4 단계;상기 결과물 전면에, 불순물이 도우프되지 않은 산화물(USG)을 소정 두께로 증착하여 산소확산 방지막을 형성하는 제5 단계;상기 산소확산 방지막을 건식식각 또는 습식식각을 통해 전면 에치백하여 상기 베리어층을 가릴 수 있을 정도의 두께를 남기도록 식각하는 제6 단계; 및상기 산소확산 방지막이 형성된 결과물 상에 유전체막 및 상부전극을 형성하는 제7 단계를 구비하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
- 제1항에 있어서, 상기 제4 단계는,하부전극이 형성된 상기 결과물 전면에, P-SiH4를 증착하여 캐핑층을 형성하는 것에 의해 수행되는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
- 제1항에 있어서, 상기 제4 단계는,하부전극이 형성된 결과물 전면을 암모니아(NH3) 플라즈마 또는 에탄올(ethanol)을 이용하여 표면처리하는 것에 의해 수행되는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
- 제1항에 있어서,상기 하부전극으로부터 유입되는 산소에 의해 상기 베리어층이 산화되는 것을 방지하기 위해, 상기 베리어층 상에 산소확산 베리어층을 더 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
- 제1항에 있어서,상기 베리어층을 형성하기 전, 도전성 플러그와 베리어층과의 오믹 콘택을 위해 티타늄 실리사이드층을 더 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
- 제1항에 있어서,상기 산소확산 방지막은 O3-TEOS로 형성되는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
- 제1항에 있어서,상기 상부 및 하부전극은 백금으로, 상기 유전체막은 바륨 스트론튬 티타네이트(Ba,Sr)TiO3로 형성되는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040001869A (ko) * | 2002-06-29 | 2004-01-07 | 주식회사 하이닉스반도체 | 강유전체 메모리 소자의 제조 방법 |
| KR100587047B1 (ko) * | 2000-06-01 | 2006-06-07 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 캐패시터 제조방법 |
| KR101286239B1 (ko) * | 2007-08-24 | 2013-07-15 | 삼성전자주식회사 | 산소 포획 패턴을 갖는 반도체 소자의 배선 구조 및 그제조 방법 |
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1996
- 1996-11-29 KR KR1019960059878A patent/KR19980040654A/ko not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100587047B1 (ko) * | 2000-06-01 | 2006-06-07 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 캐패시터 제조방법 |
| KR20040001869A (ko) * | 2002-06-29 | 2004-01-07 | 주식회사 하이닉스반도체 | 강유전체 메모리 소자의 제조 방법 |
| KR101286239B1 (ko) * | 2007-08-24 | 2013-07-15 | 삼성전자주식회사 | 산소 포획 패턴을 갖는 반도체 소자의 배선 구조 및 그제조 방법 |
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