KR20040001869A

KR20040001869A - 강유전체 메모리 소자의 제조 방법

Info

Publication number: KR20040001869A
Application number: KR1020020037203A
Authority: KR
Inventors: 최은석; 염승진
Original assignee: 주식회사 하이닉스반도체
Priority date: 2002-06-29
Filing date: 2002-06-29
Publication date: 2004-01-07

Abstract

본 발명은 플러그구조의 캐패시터에서 강유전체막의 열처리시 스토리지노드콘택내 배리어막이 산화되는 것을 방지하는데 적합한 강유전체 메모리 소자의 제조 방법을 제공하기 위한 것으로, 트랜지스터가 형성된 반도체기판 상부에 제1 절연물을 형성하는 단계, 상기 제1 절연물을 관통하여 상기 트랜지스터의 소스/드레인영역에 이르는 스토리지노드콘택을 형성하는 단계, 상기 스토리지노드콘택에 연결되는 산소확산배리어막과 하부전극의 적층막을 형성하는 단계, 상기 하부전극을 포함한 전면에 산소침투방지막과 제2 절연물을 차례로 형성하는 단계, 상기 하부전극의 표면이 드러날때까지 상기 제2 절연물과 상기 산소침투방지막을 선택적으로 제거하여 평탄화시키는 단계, 상기 평탄화된 결과물 전면에 강유전체막을 형성하는 단계, 및 상기 강유전체막상에 상기 하부전극에 대향하는 상부전극을 형성하는 단계를 포함한다.

Description

강유전체 메모리 소자의 제조 방법{Method for fabricating Ferroelectric Random Access Memory}

본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 강유전체 메모리소자 및 그의 제조 방법에 관한 것이다.

일반적으로, 반도체 메모리 소자에서 강유전체(Ferroelectric) 박막을 강유전체 캐패시터에 사용함으로써 DRAM(Dynamic Random Access Memory) 소자에서 필요한 리프레쉬(Refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 소자의 개발이 진행되어왔다. 이러한 강유전체 박막을 이용하는 강유전체 메모리 소자(Ferroelectric Random Access Memory; 이하 'FeRAM'이라 약칭함) 소자는 비휘발성 메모리 소자(Nonvolatile Memory device)의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 DRAM에 필적하여 차세대 기억소자로 각광받고 있다.

이러한 FeRAM 소자의 축전물질로는 SrBi₂Ta₂O₉(이하 'SBT'라 약칭함)와 Pb(Zr,Ti)O₃(이하 'PZT'라 약칭함)와 같은 강유전체 박막이 주로 사용되며, 강유전체 박막은 상온에서 유전상수가 수백에서 수천에 이르며 두 개의 안정한 잔류분극(Remnant polarization; Pr) 상태를 갖고 있어 이를 박막화하여 비휘발성(Nonvolatile) 메모리 소자로의 응용이 실현되고 있다.

강유전체 박막을 이용하는 비휘발성 메모리 소자는, 가해주는 전기장의 방향으로 분극의 방향을 조절하여 신호를 입력하고 전기장을 제거하였을 때 남아있는 잔류분극의 방향에 의해 디지털 신호 '1'과 '0'을 저장하는 히스테리시스 (Hysteresis) 특성을 이용한다.

FeRAM 소자에서 강유전체 캐패시터의 강유전체 박막으로서 전술한 PZT 및 SBT 외에 페로브스카이트(Perovskite) 구조를 갖는 Sr_xBi_y(Ta_iNb_j)₂O₉(이하 SBTN) 등의 강유전체박막을 사용하는 경우, 통상적으로 백금(Pt), 이리듐(Ir), 루테늄(Ru), 이리듐산화막(IrO), 루테늄산화막(RuO), 백금합금(Pt-alloy) 등의 금속을 이용하여 상/하부전극을 형성한다.

도 1은 종래기술에 따른 강유전체 메모리 소자를 도시한 소자 단면도이다.

도 1을 참조하면, 반도체기판(11)에 활성영역을 정의하는 소자분리막(12)이 형성되고, 반도체기판(11)상에 게이트산화막(13)과 워드라인(14)의 적층구조물이 형성되며, 워드라인(14) 양측의 반도체기판(11)에 소스/드레인영역(15a, 15b)이 형성된다.

그리고, 워드라인(14)과 소스/드레인영역(15a, 15b)을 포함하는 트랜지스터상에 제1층간절연막(16)이 형성되고, 제1층간절연막(16)을 관통하여 일측 소스/드레인영역(15a)에 콘택되는 비트라인콘택(17)을 통해 비트라인(18)이 연결된다.

그리고, 비트라인(18)을 포함한 전면에 제2층간절연막(19)이 형성되고, 제2층간절연막(19)과 제1층간절연막(16)을 동시에 관통하여 타측 소스/드레인영역(15b)에 이르는 스토리지노드콘택으로서 플러그(20)와 배리어막(21)의 적층막이 형성된다.

그리고, 스토리지노드콘택에 연결되는 산소확산배리어막(22)과 하부전극(23)의 적층막이 형성되고, 이웃한 하부전극(23)간 격리를 위해 평탄화된 고립절연막(24)이 하부전극(23)을 에워싸고 있으며, 고립절연막(24)과 하부전극(23)을 강유전체막(25)이 덮는다.

마지막으로, 강유전체막(25) 상에 하부전극(23)에 대향하는 폭을 갖는 상부전극(26)이 형성된다.

상술한 종래기술은 고집적화가 용이한 COB(Capacitor Over Bitline) 구조를 구현하고 있으며, 고온 열처리를 필요로 하는 강유전체막의 특성으로 인해 배리어막(21)이 산화되는 것을 방지하기 위해 하부전극(23)과 배리어막(21) 사이에 산소확산배리어막을 삽입하고 있다.

그러나, 산소확산배리어막을 삽입한다고 하더라도 후속 강유전체막의 열처리시 주로 귀금속을 이용하는 하부전극과 고립절연막의 계면을 통해 산화제가 침투하는 것을 억제하지 못하는 문제가 있다.

본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 강유전체막의 열처리시 스토리지노드콘택내 배리어막이 산화되는 것을 방지하는데 적합한 강유전체 메모리 소자의 제조 방법을 제공하는데 그 목적이 있다.

도 1은 종래기술에 따른 강유전체 메모리 소자의 구조 단면도,

도 2a 내지 도 2d는 본 발명의 실시예에 따른 강유전체 메모리 소자의 제조 방법을 도시한 공정 단면도.

*도면의 주요 부분에 대한 부호의 설명

31 : 반도체기판 32 : 소자분리막

33 : 게이트산화막 34 : 워드라인

35a, 35b : 소스/드레인영역 36 : 제1 층간절연막

37 : 비트라인콘택 38 : 비트라인

39 : 제2 층간절연막 40 : 폴리실리콘플러그

41 : 티타늄나이트라이드 42a : 산소확산배리어막

43a : 하부전극 45a : 산소침투방지막

46a : 고립절연막 47 : 강유전체막

48 : 상부전극

상기 목적을 달성하기 위한 본 발명의 강유전체 메모리 소자의 제조 방법은 트랜지스터가 형성된 반도체기판 상부에 제1 절연물을 형성하는 단계, 상기 제1 절연물을 관통하여 상기 트랜지스터의 소스/드레인영역에 이르는 스토리지노드콘택을 형성하는 단계, 상기 스토리지노드콘택상에 산소확산배리어막과 하부전극의 적층막을 형성하는 단계, 상기 하부전극을 포함한 전면에 산소침투방지막과 제2 절연물을 차례로 형성하는 단계, 상기 하부전극의 표면이 드러날때까지 상기 제2 절연물과 상기 산소침투방지막을 선택적으로 제거하여 평탄화시키는 단계, 상기 평탄화된 결과물 전면에 강유전체막을 형성하는 단계, 및 상기 강유전체막상에 상기 하부전극에 대향하는 상부전극을 형성하는 단계를 포함함을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 2a 내지 도 2d는 본 발명의 실시예에 따른 강유전체 메모리 소자의 제조 방법을 도시한 공정 단면도이다.

도 2a를 참조하면, 반도체기판(31)에 소자간 분리를 위한 소자분리막(32)을 형성하여 활성영역을 정의하고, 반도체기판(31)의 활성영역상에 게이트산화막(33)과 워드라인(34)을 차례로 형성한다.

다음으로, 워드라인(34) 양측의 반도체기판(31)에 불순물을 이온주입하여 트랜지스터의 소스/드레인영역(35a, 35b)을 형성한다.

한편, 도면에 도시되지 않았지만, 워드라인의 양측벽에 스페이서를 형성할 수 있고, 이에 따라 LDD(Lightly Doped Drain) 구조의 소스/드레인영역을 형성할 수 있다. 즉, 워드라인을 마스크로 저농도 불순물을 이온주입하여 LDD 영역을 형성한 후, 워드라인의 양측벽에 스페이서를 형성하고, 워드라인과 스페이서를 마스크로 고농도 불순물을 이온주입하여 LDD 영역에 접하는 소스/드레인영역을 형성한다.

다음으로, 트랜지스터가 형성된 반도체기판(31)상에 제1 층간절연막(36)을 증착 및 평탄화한 후, 제1 층간절연막(36)을 콘택마스크(도시 생략)로 식각하여 일측 소스/드레인영역(35a)을 노출시키는 비트라인콘택홀을 형성하고, 비트라인콘택홀에 매립되는 비트라인콘택(37)을 형성한다. 여기서, 비트라인콘택(37)은 텅스텐(W)을 증착한 후 에치백(Etch back)이나 화학적기계적연마(Chemical Mechanical Polishing; CMP)를 통해 형성할 수 있다.

다음으로, 전면에 비트라인용 도전막을 증착한 후 패터닝하여 비트라인콘택에 연결되는 비트라인(38)을 형성하고, 비트라인(38)을 포함한 전면에 제2 층간절연막(39)을 증착한 후 평탄화한다.

다음으로, 제2 층간절연막(39)을 스토리지노드콘택마스크(도시 생략)로 제2 층간절연막(39)과 제1 층간절연막(36)을 동시에 식각하여 타측 소스/드레인영역(35b)을 노출시키는 스토리지노드콘택홀을 형성한 후, 스토리지노드콘택홀에 스토리지노드콘택을 매립시킨다.

한편, 스토리지노드콘택은 폴리실리콘플러그(polysilicon-plug)(40) 및 티타늄나이트라이드(TiN)(41)의 순서로 적층된 구조물로서, 이들의 형성 방법은 생략하기로 한다. 여기서, 티타늄나이트라이드(41)는 폴리실리콘플러그와 하부전극간 상호확산을 방지하는 배리어막이다. 한편, 폴리실리콘플러그(40)와 티타늄나이트라이드(41) 사이에 티타늄실리사이드막이 형성될 수 있다.

다음으로, 스토리지노드콘택을 포함한 제2 층간절연막(39)상에 산소확산배리어막(42), 하부전극용 도전막(43)을 차례로 증착한 후, 하부전극용 도전막(43)상에 하부전극을 정의하는 감광막패턴(44)을 형성한다.

여기서, 산소확산배리어막(42)으로는 TiN, RuTiN, IrTiN, 백금(Pt), 이리듐(Ir), 루테늄(Ru), 레늄(Re) 및 로듐(Rh) 중에서 선택된 하나이거나 이들의 복합구조물을 이용한다. 그리고, 하부전극을 형성하기 위한 도전막(43)은 화학기상증착법(CVD), 물리기상증착법(PVD), 원자층증착법(ALD) 및 플라즈마원자층증착법 (PEALD) 중에서 선택된 하나의 증착법을 이용하여 증착되며, 하부전극용 도전막(43)으로는 백금(Pt), 이리듐(Ir), 루테늄(Ru), 레늄(Re) 및 로듐(Rh) 중에서 선택된 하나이거나 이들의 복합구조물을 이용한다.

도 2b에 도시된 바와 같이, 감광막패턴(44)을 식각마스크로 하부전극용 도전막(43)과 산소확산배리어막(42)을 동시에 패터닝하여 산소확산배리어막(42a)과 하부전극(43a)의 적층구조물을 형성한다. 이때, 산소확산배리어막(42a)은 티타늄나이트라이드(41)에 연결된다.

다음으로, 감광막패턴(44)을 제거한 후, 하부전극(43a)을 포함한 전면에 산소침투방지막(45)과 고립절연막(46)을 차례로 증착한다.

도 2c에 도시된 바와 같이, 하부전극(43a)의 표면이 드러날때까지 고립절연막(45)을 에치백 또는 화학적기계적연마한다. 이때, 산소침투방지막(45)도 동시에 식각되어 하부전극(43a)의 표면이 드러나며, 에치백 또는 화학적기계적연마후 잔류하는 산소침투방지막(45a)과 고립절연막(46a)이 산소확산배리어막(42a)과 하부전극(43a)의 적층구조물을 에워싸는 형태가 된다.

한편, 산소침투방지막(45a)은 접착특성이 우수한 금속산화막을 이용하는데, 예컨대, Al₂O₃, Ta₂O₅, TiO₂, ZrO₂, 이들중 두가지 이상의 적층막 및 이들중 두가지 이상이 혼합된 혼합막중에서 선택된 하나를 이용하며, 스퍼터링법, 화학기상증착법, 원자층증착법, 플라즈마원자층증착법중에서 선택된 하나의 증착법을 통해 5Å∼1000Å의 두께로 형성된다.

그리고, 고립절연막(46a)은 BPSG, BSG 및 PSG 중에서 선택된 하나를 이용한다.

다음으로, 도 2d에 도시된 바와 같이, 하부전극(43a)의 전면에 강유전체막(47)과 상부전극용 도전막(도면부호 생략)을 차례로 증착한다.

이때, 강유전체막(47)은 화학기상증착법(CVD), 원자층증착법(ALD), 금속유기증착법(MOD) 및 스핀코팅법(Spin coating) 중에서 선택된 하나의 증착법을 이용하여 증착하며, 통상의 SBT, PZT 및 BLT 중에서 선택된 하나이거나 불순물이 첨가되거나 조성 변화된 SBT, PZT, SBTN 및 BLT 중에서 선택된 하나를 이용한다.

강유전체막(47) 형성후, 공지의 기술로서 강유전체막(47)을 결정화시키기 위한 열처리를 진행하며, 하부전극(43a)이 매립된 구조상에 강유전체막(47)을 형성하여 상부전극 형성전에 평탄화를 이루므로써 후속 공정과 더불어 평탄한 구조를 용이하게 할 수 있다.

한편, 상부전극용 도전막은 하부전극(43a)과 동일한 물질을 이용하며, 그 증착방법또한 동일하다.

다음으로, 상부전극용 도전막을 선택적으로 식각하여 하부전극(47)에 대향하는 상부전극(48)을 형성한다.

전술한 본 발명의 실시예에서는 고립절연막과 하부전극 사이에 접착 특성이 우수한 산소침투방지막을 삽입하므로써 하부전극과 고립절연막의 계면을 통해 침투하는 산소 등의 산화제를 방지한다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 본 발명은 상부전극 형성전에 평탄화를 진행하므로 후속 공정과 더불어 평탄한 구조를 구현할 수 있어 집적도를 향상시킬 수 있는 효과가 있다.

또한, 스토리지노드콘택내 배리어막의 산화를 방지하므로 고온 열처리가 가능해짐에 따라 캐패시터의 특성을 개선시킬 수 있는 효과가 있다.

또한, 접착층을 사용하므로 에치백 또는 화학적기계적연마후 이루어지는 세정 공정이 안정되는 효과가 있다.

Claims

트랜지스터가 형성된 반도체기판 상부에 제1 절연물을 형성하는 단계;

상기 제1 절연물을 관통하여 상기 트랜지스터의 소스/드레인영역에 이르는 스토리지노드콘택을 형성하는 단계;

상기 스토리지노드콘택상 산소확산배리어막과 하부전극의 적층막을 형성하는 단계;

상기 하부전극을 포함한 전면에 산소침투방지막과 제2 절연물을 차례로 형성하는 단계;

상기 하부전극의 표면이 드러날때까지 상기 제2 절연물과 상기 산소침투방지막을 선택적으로 제거하여 평탄화시키는 단계;

상기 평탄화된 결과물 전면에 강유전체막을 형성하는 단계; 및

상기 강유전체막상에 상기 하부전극에 대향하는 상부전극을 형성하는 단계

를 포함함을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
제 1 항에 있어서,

상기 산소침투방지막은 Al₂O₃, Ta₂O₅, TiO₂, ZrO₂, 이들중 두가지 이상의 적층막 및 이들중 두가지 이상이 혼합된 혼합막중에서 선택된 하나를 이용함을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
제 1 항에 있어서,

상기 산소침투방지막은 스퍼터링법, 화학기상증착법, 원자층증착법 및 플라즈마원자층증착법중에서 선택된 하나의 증착법을 통해 형성되는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
제 1 항에 있어서,

상기 산소침투방지막은 5Å∼1000Å의 두께로 형성되는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.