KR100697272B1 - 강유전체 메모리 장치 및 그 제조 방법 - Google Patents
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Abstract
강유전체 메모리 장치 및 그 형성 방법을 개시한다. 본 발명에 따르면, 반도체 기판을 덮는 층간 절연막 상에 적어도 2개의 하부 전극 패턴들을 형성한다. 상기 적어도 2개의 하부 전극 패턴들 사이를 채우되, 평탄한 상부면을 갖는 시드막 패턴을 형성한다. 상기 하부 전극 패턴 및 상기 시드막 패턴을 덮는 강유전막을 형성한다. 그리고 상기 강유전막 상에 상기 하부 전극과 중첩되는 상부 전극을 형성한다. 이로써 신뢰성 있는 강유전체 메모리 장치를 형성할 수 있다.
강유전체 메모리 소자
Description
도 1은 본 발명의 바람직한 실시예에 따른 강유전체 메모리 장치의 단면도를 나타낸다.
도 2 내지 도 7은 본 발명의 바람직한 실시예에 따른 강유전체 메모리 장치를 순차적으로 형성하는 방법을 나타내는 공정 단면도들이다.
본 발명은 강유전체 메모리 장치 및 그 형성 방법에 관한 것이다.
강유전체는 외부 전계를 가하면 분극(Polarization)이 발생하고 외부 전계가 제거되어도 분극 상태가 상당 부분 잔존되는 물질이고, 자발 분극의 방향을 외부 전계의 변화를 통해 조절할 수 있으며, PZT[Pb(Zi,Ti)O3], SBT[SrBi2Ta2O
9] 등이 대표적인 물질이다. 강유전체를 형성하기 위해서는 PZT, SBT 등의 강유전성 물질들이 페로브스카이트 구조라는 결정 구조를 가지도록 해야 한다. 이런 구조는 통상 이들 강유전막을 형성한 뒤 산화성 분위기에서 고온, 가령, 700℃ 정도로 가열하여 결정 화시킬 때 얻어질 수 있다.
강유전체 메모리 장치를 형성하는 과정에서 강유전막을 식각할 경우, 상기 강유전막이 식각 손상을 입게된다. 이러한 식각 손상은 강유전막을 결정화할때 파이로클로르(Pyrochlore)상을 유발하여 캐패시턴스를 급격히 저하시킨다. 특히, 반도체 소자가 고집적화됨에 따라 상기 식각 손상은 강유전체 메모리 장치의 신뢰성에 큰 영향을 미치게 된다. 따라서, 이러한 문제점을 극복하기 위하여, 강유전막을 식각하지 않는 구조를 추구하게 되었다. 강유전막을 식각하지 않는 구조에서는 층간 절연막 상에 하부 전극 패턴이 위치하는 상태에서 강유전막을 형성하고 결정화를 시켜야한다. 그러나, 실리콘 산화막 계열의 층간 절연막 상에 위치하는 강유전막에 대해 결정화를 진행시에 실리콘 산화막과 강유전막이 반응하여 들뜸(lifting)이나 균열(cracking), 또는 파이로클로르상등이 발생한다. 또한 강유전막이 놓이는 하부 구조가 굴곡이 질 경우, 강유전막의 결정화가 원할하지 못하는 단점이 있다. 이는 강유전체 메모리 장치의 신뢰성을 저하시킨다.
따라서, 상기 문제점을 해결하기 위하여, 본 발명의 기술적 과제는 신뢰성을 향상시킬 수 있는 강유전체 메모리 장치 및 그 형성 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 강유전체 메모리 장치는 반도체 기판을 덮는 층간 절연막 상에 적어도 2개의 하부 전극 패턴들; 상기 적어도 2개의 하부 전극 패턴들 사이를 채우되, 평탄한 상부면을 갖는 시드막 패턴; 상 기 적어도 2개의 하부 전극 패턴들과 상기 시드막 패턴 상에 형성되는 강유전막; 및 상기 강유전막을 덮으며 상기 하부 전극과 겹치는 상부 전극을 구비한다.
상기 강유전체 메모리 장치에 있어서, 상기 시드막 패턴은 바람직하게는 티타늄산화막(TiO2)으로 이루어진다. 상기 강유전체 메모리 장치는 상기 하부 전극과 상기 시드막 패턴 사이에 그리고 상기 시드막 패턴과 상기 층간 절연막 사이에 개재된 수소 방지 패턴을 더 구비할 수 있다. 상기 강유전체 메모리 장치는 상기 상부 전극과 상기 상부 전극 양측의 상기 강유전막을 덮는 수소 방지막을 더 구비할 수 있다. 상기 층간 절연막을 관통하여 상기 하부 전극과 상기 반도체 기판을 전기적으로 접속시키는 하부 전극 콘택; 및 상기 하부 전극과 상기 층간 절연막 사이에 그리고 상기 하부 전극과 상기 하부 전극 콘택 사이에 개재된 확산 방지막을 더 구비할 수 있다.
상기 수소 방지 패턴과 상기 수소 방지막은 알루미늄산화막(Al2O3), 실리콘산화막(SiO2), 티타늄 산화막(TiO2), 지르코늄산화막(ZrO2) 및 세슘산화막(CeO
2)을 구비하는 그룹에서 선택되는 적어도 하나의 물질로 이루어질 수 있다.
상기 강유전체 메모리 장치를 형성하는 방법은 다음과 같다. 먼저, 반도체 기판을 덮는 층간 절연막 상에 적어도 2개의 하부 전극 패턴들을 형성한다. 상기 적어도 2개의 하부 전극 패턴들 사이를 채우되, 평탄한 상부면을 갖는 시드막 패턴을 형성한다. 상기 하부 전극 패턴 및 상기 시드막 패턴을 덮는 강유전막을 형성한다. 그리고 상기 강유전막 상에 상기 하부 전극과 중첩되는 상부 전극을 형성한다.
상기 방법에 있어서, 상기 시드막 패턴은 상기 하부 전극 패턴을 구비하는 상기 반도체 기판 상에 시드막을 형성하여 상기 하부 전극 패턴들 사이를 채우고, 상기 시드막을 평탄화 공정으로 일부 제거하여 상기 하부 전극 패턴을 노출시키는 동시에 상기 하부 전극 패턴들 사이에 시드막 패턴을 남김으로써 형성될 수 있다. 상기 시드막을 형성하기 전에, 수소 방지막을 콘포말하게 적층하고, 상기 시드막을 평탄화 공정으로 제거할 때, 상기 수소 방지막의 일부도 함께 제거되어 상기 하부 전극과 상기 시드막 패턴 사이에 그리고 상기 시드막 패턴과 상기 층간 절연막 사이에 개재되는 수소 방지 패턴이 형성될 수 있다. 상기 상부 전극 및 상기 상부 전극 양측의 상기 강유전막을 덮는 수소 방지막을 더 형성할 수 있다.
상기 방법에 있어서, 상기 평탄화 공정은 바람직하게는 화학적 기계적 연마(Chemical mechanical polishing) 공정으로 진행된다. 상기 화학적 기계적 연마 공정은 바람직하게는 웨이퍼를 누르는 압력이 1~5psi, 웨이퍼를 고정시키는 압력이 1~5psig, 웨이퍼가 놓이는 테이블의 회전속도가 30~50rpm, 그리고 웨이퍼를 처킹(chucking)하는 헤드(head)의 회전속도가 10~30rpm인 상태에서 진행될 수 있다. 상기 시드막은 바람직하게는 티타늄 산화막(TiO2)으로 형성된다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 1은 본 발명의 바람직한 실시예에 따른 강유전체 메모리 장치의 단면도를 나타낸다.
도 1을 참조하면, 반도체 기판(1)에 소자분리막(3)이 위치하여 활성영역을 한정한다. 상기 반도체 기판(1)의 활성 영역 상에 게이트 산화막과 게이트 전극을 구비하는 복수개의 게이트 패턴(5)이 위치한다. 상기 복수개의 게이트 패턴(5)의 양측의 상기 반도체 기판(1)에 불순물 주입 영역(7)이 위치한다. 각각의 불순물 주입 영역(7) 상에 콘택패드(9)가 위치한다. 상기 콘택 패드(9)는 바람직하게는 폴리실리콘으로 이루어진다. 제 1 층간 절연막(11)은 상기 콘택 패드(9)를 구비하는 상기 반도체 기판(1)을 덮는다. 비트라인 콘택(13)은 상기 제 1 층간 절연막(11)을 관통하여 하나의 콘택 패드(9)와 접한다. 상기 비트라인 콘택(13)은 텅스텐과 같은 도전막으로 이루어질 수 있다. 상기 비트라인 콘택(13)을 덮도록 제 2 층간 절연막(15)이 위치하고, 상기 제 2 층간 절연막(15)과 상기 제 1 층간 절연막(11)을 관통하여 상기 콘택 패드(9)와 접하도록 하부 전극 콘택(17)이 위치한다. 상기 하부 전극 콘택(17)은 텅스텐과 같은 도전막으로 이루어질 수 있다. 상기 제 1 및 제 2 층간 절연막들(11, 15)은 실리콘 산화막 계열의 물질로 이루어질 수 있다.
계속해서, 상기 하부 전극 콘택(17)과 상기 제 2 층간 절연막(15)의 일부를 덮도록 확산방지막(19)이 위치한다. 상기 확산 방지막은 티타늄 질화막(TiN), 티타 늄 알루미늄 질화막(TiAlN), 탄탈륨 질화막(TaAlN) 및 탄탈륨 알루미늄 질화막(TaAlN)을 구비하는 그룹에서 선택되는 적어도 하나의 막으로 형성될 수 있다. 상기 확산방지막(19)은 상기 하부 전극 콘택(17)이 손상되는 것을 방지하며 보호하는 역할을 한다. 그리고 후속의 하부 전극과 상기 제 2 층간 절연막(15) 사이의 접착력을 개선하는 역할을 한다. 상기 확산방지막(19) 상에 하부 전극(21)이 위치한다. 상기 하부 전극(21)은 루테늄(Ru), 이리듐(Ir), 플래티늄(Pt), 루테늄산화물(RuOX), 이리듐산화물(IrOX), 및 플래티늄산화물(PtOX)을 구비하는 그룹에서 선택되는 적어도 하나의 물질로 이루어질 수 있다.
상기 하부 전극(21)과 상기 확산방지막(19)의 측벽 및 상기 제 2 층간 절연막(15)을 덮도록 수소 방지 패턴(23)이 위치한다. 상기 수소 방지 패턴(23)은 알루미늄산화막(Al2O3), 실리콘산화막(SiO2), 티타늄 산화막(TiO2), 지르코늄산화막(ZrO2) 및 세슘산화막(CeO2)을 구비하는 그룹에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 상기 수소 방지 패턴(23)은 상기 제 2 층간 절연막(15)을 통해 수소 및 산소등이 확산되어 상기 하부 전극 콘택(17)이 산화 및 변형되는 것을 방지한다.
상기 수소 방지 패턴(23) 상에 시드막 패턴(25a)이 위치한다. 상기 시드막 패턴(25a)은 바람직하게는 티타늄산화막(TiO2)으로 이루어진다. 상기 시드막 패턴(25a)은 후속의 강유전막(27)의 결정화를 위한 열처리 공정시, 강유전막(27)과 상 기 제 2 층간 절연막(15)의 산화막이 반응하여 파이로클로르 상이 형성되는 것을 방지하는 역할을 한다. 또한 강유전막(27)의 결정화를 위한 열처리 공정시, 결정화가 잘 이루어지게 하는 시드층(seed layer)의 역할을 한다.
상기 하부 전극(21), 상기 수소 방지 패턴(23) 및 상기 시드막 패턴(25a)의 상부면들은 모두 평탄하며 동일한 높이를 갖는다.
상기 하부 전극(21), 상기 수소 방지 패턴(23) 및 상기 시드막 패턴(25a) 상부에 강유전막(27)이 위치한다. 상기 강유전막(27)은 PZT(PbZrTiO3), PbTiO3, PbLaTiO3, BST(BaSrTiO3), BaTiO3), Ba4Ti3O12
, SrBi2Ta2O9, SrTiO3, SBT(SrxBiy
Taz), SBTN(SrxBiyTazNbw) 및 SBTT(SrxBiyTa
zTiw)을 구비하는 그룹에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 상기 강유전막(27)의 하부 구조가 평탄하므로 상기 강유전막(27)의 하부면 및 상부면 모두 평탄하다. 따라서, 결정화를 위한 열처리 공정시 상기 강유전막(27)의 결정화가 원할히 진행될 수 있다.
상기 강유전막(27) 상에 상부 전극(31)이 위치한다. 상기 상부 전극(31)은 적어도 2개의 하부 전극(21)과 동시에 중첩되도록 위치할 수 있다. 상기 상부 전극(31)은 루테늄(Ru), 이리듐(Ir), 플래티늄(Pt), 루테늄산화물(RuOX), 이리듐산화물(IrOX), 및 플래티늄산화물(PtOX)을 구비하는 그룹에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 상기 상부 전극(31) 및 상기 상부 전극(31)의 양측의 상기 강유전막(27)을 덮도록 수소 방지막(33)이 위치한다. 상기 수소 방지막(33)은 알루 미늄산화막(Al2O3), 실리콘산화막(SiO2), 티타늄 산화막(TiO2), 지르코늄산화막(ZrO2) 및 세슘산화막(CeO2)을 구비하는 그룹에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 상기 수소 방지막(33)은 수소 및 산소등이 확산되어 강유전막(27)등이 손상되는 것을 방지한다.
상기 수소 방지막(33)을 덮도록 제 1 금속 층간 절연막(35)이 위치한다. 상기 제 1 금속 층간 절연막(35) 상에 배선(37)이 위치한다. 상기 배선(37)은 알루미늄과 같은 도전성 물질로 이루어질 수 있다. 상기 배선(37)을 덮는 제 2 금속 층간 절연막(39)이 위치하고, 상기 제 2 금속 층간 절연막(39), 상기 제 1 금속 층간 절연막(35) 및 상기 수소 방지막(33)을 관통하여 상기 상부 전극(31)과 전기적으로 접속하는 와이드 비아 플러그(wide via plug, 41)가 위치한다. 상기 와이드 비아(41)은 도전성 물질로 이루어질 수 있다.
도 2 내지 도 7은 도 1의 강유전체 메모리 장치를 순차적으로 형성하는 방법을 나타내는 공정 단면도들이다.
도 2를 참조하면, 반도체 기판(1)에 소자분리막(3)을 형성하여 활성 영역을 한정한다. 상기 소자분리막(3)은 얕은 트렌치 격리(shallow trench isolaiton) 방법에 의해 형성할 수 있다. 상기 활성영역 상에 게이트 산화막과 게이트 전극을 구비하는 게이트 패턴(5)을 형성한다. 상기 게이트 전극은 폴리실리콘, 텅스텐, 구리, 알루미늄, 텅스텐 질화막, 텅스텐실리사이드를 구비하는 그룹에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 상기 게이트 패턴(5)의 양측의 상기 활성 영역에 불순물 주입 영역(7)을 형성한다. 상기 게이트 패턴(5)의 양측에 상기 불순물 주입 영역(7)과 전기적으로 접하는 패드 콘택(9)을 형성한다. 상기 패드 콘택(9)은 자기 정렬 콘택(self-aligned contact) 방법으로 형성할 수 있으며, 예를 들면 폴리실리콘등으로 형성할 수 있다. 상기 패드 콘택(9), 상기 게이트 패턴(5), 상기 불순물 영역(7) 및 상기 소자분리막(3)을 덮는 제 1 층간 절연막(11)을 형성한다. 상기 제 1 층간 절연막(11)은 실리콘 산화막 계열의 물질로 형성할 수 있다. 상기 제 1 층간 절연막(11)을 관통하여 하나의 패드 콘택(9)과 전기적으로 접속하는 비트 라인 콘택(13)을 형성한다. 상기 비트 라인 콘택(13)은 텅스텐과 같은 도전성 물질로 형성할 수 있다. 상기 비트라인 콘택(13) 및 상기 제 1 층간 절연막(11)을 덮도록 제 2 층간 절연막(15)을 형성한다. 상기 제 2 층간 절연막(15)은 실리콘 산화막 계열의 물질로 형성한다.
상기 제 2 층간 절연막(15) 및 상기 제 1 층간 절연막(11)을 패터닝하여 콘택홀을 형성하고 도전물질을 채우고 평탄화 공정을 진행하여 상기 패드 콘택(9)과 전기적으로 접속하는 하부 전극 콘택(17)을 형성한다. 상기 하부 전극 콘택(17)은 텅스텐과 같은 도전성 물질로 형성될 수 있다. 평탄화된 상기 반도체 기판(1) 상에 확산방지막(19) 및 하부 전극막(21)을 차례로 적층한다. 상기 확산 방지막(19)은 티타늄질화막(TiN), 티타늄알루미늄질화막(TiAlN), 탄탈륨질화막(TaAlN) 및 탄탈륨알루미늄질화막(TaAlN)을 구비하는 그룹에서 선택되는 적어도 하나의 막으로 형성될 수 있다. 상기 하부 전극막(21)은 루테늄(Ru), 이리듐(Ir), 플래티늄(Pt), 루테 늄산화물(RuOX), 이리듐산화물(IrOX), 및 플래티늄산화물(PtOX)을 구비하는 그룹에서 선택되는 적어도 하나의 물질로 형성될 수 있다. 상기 하부 전극막(21) 및 상기 확산방지막(19)을 차례로 패터닝하여 상기 제 2 층간 절연막(15)을 노출시키는 동시에 하부 전극(21)을 완성한다. 상기 결과물 상에 제 1 수소 방지막(23)을 콘포말하게 적층한다. 상기 제 1 수소 방지막(23)은 알루미늄산화막(Al2O3), 실리콘산화막(SiO2), 티타늄 산화막(TiO2), 지르코늄산화막(ZrO2) 및 세슘산화막(CeO
2)을 구비하는 그룹에서 선택되는 적어도 하나의 물질로 형성될 수 있다.
도 3을 참조하면, 상기 제 1 수소 방지막(23) 상에 시드막(25)을 적층한다. 상기 시드막(25)은 바람직하게는 티타늄산화막으로 형성될 수 있다. 상기 시드막(25)은 스퍼터링(Sputtering), 원자박막증착(Atomic layer deposition) 및 화학기상증착(Chemical vapor deposition) 방법등으로 형성될 수 있으며 충분한 두께를 갖도록 형성되어 상기 하부 전극(21) 사이를 채운다.
도 4를 참조하면, 상기 시드막(25) 및 상기 제 1 수소 방지막(23)에 대해 평탄화 공정을 진행하여 상기 하부 전극(21)의 상부면을 노출시키는 동시에 상기 하부 전극(21)들 사이에 수소 방지막 패턴(23)과 시드막 패턴(25a)을 형성한다. 상기 평탄화 공정은 바람직하게는 화학적 기계적 연마(Chemical mechanical polising) 공정이며, 상기 화학적 기계적 연마 공정은 바람직하게는 웨이퍼를 누르는 압력이 1~5psi, 웨이퍼를 고정시키는 압력이 1~5psig, 웨이퍼가 놓이는 테이블의 회전속도가 30~50rpm, 그리고 웨이퍼를 처킹(chucking)하는 헤드(head)의 회전속도가 10~30rpm인 상태에서 진행된다.
도 5를 참조하면, 상기 평탄화된 결과물 상에 강유전막(27)을 형성한다. 상기 강유전막(27)은 Sol-gel 방법 또는 MOCVD(Metal organic chemical vapor deposition) 방법을 이용하여 형성된다. 특히 상기 강유전막(27)이 MOCVD 방법으로 형성될 경우 더욱 뛰어난 분극(polarization)성을 갖게되어 캐패시턴스를 증가시킬 수 있다. 상기 강유전막(27)은 PZT(PbZrTiO3), PbTiO3, PbLaTiO3, BST(BaSrTiO
3), BaTiO3), Ba4Ti3O12, SrBi2Ta2O9
, SrTiO3, SBT(SrxBiyTaz), SBTN(SrxBiy
TazNbw) 및 SBTT(SrxBiyTazTiw)을 구비하는 그룹에서 선택되는 적어도 하나의 물질로 형성된다. 상기 강유전막(27)을 형성한 후에 열처리 공정을 진행하여 결정화시킨다. 상기 강유전막(27)이 평탄한 면에 형성되므로 증착이 균일하게 이루어질 수 있다.
도 5를 참조하면, 상기 결정화된 강유전막(27) 상에 상부 전극막(31)을 형성하고 패터닝하여 상부 전극(31)을 형성한다. 상기 상부 전극(31)은 루테늄(Ru), 이리듐(Ir), 플래티늄(Pt), 루테늄산화물(RuOX), 이리듐산화물(IrOX), 및 플래티늄산화물(PtOX)을 구비하는 그룹에서 선택되는 적어도 하나의 물질로 형성될 수 있다. 그리고 상기 상부 전극(31) 및 상기 강유전막(27)을 덮도록 제 2 수소 방지막(33)을 형성한다. 상기 제 2 수소 방지막(33)은 알루미늄산화막(Al2O3), 실리콘산화막(SiO2), 티타늄 산화막(TiO2), 지르코늄산화막(ZrO2) 및 세슘산화막(CeO
2)을 구비하는 그룹에서 선택되는 적어도 하나의 물질로 형성될 수 있다.
도 6을 참조하면, 상기 제 2 수소 방지막(33) 상에 제 1 금속 층간 절연막(35)을 형성한다. 상기 제 1 금속 층간 절연막(35)은 실리콘 산화막 계열의 물질로 형성한다. 상기 제 1 금속 층간 절연막(35) 상에 도전막을 적층하고 패터닝하여 배선(37)을 형성한다. 상기 배선(37)은 알루미늄과 같은 금속으로 형성할 수 있다.
도 7을 참조하면, 상기 배선(37) 및 상기 제 1 금속 층간 절연막(35)을 덮는 제 2 금속 층간 절연막(39)을 형성한다. 상기 제 2 금속 층간 절연막(39)은 실리콘 산화막 계열의 물질로 형성한다.
후속으로, 도 1을 참조하면, 상기 제 2 금속 층간 절연막(39), 상기 제 1 금속 층간 절연막(35) 및 상기 제 2 수소 방지막(33)을 패터닝하여 상기 상부 전극(31)을 노출시키는 와이드 비아 홀을 형성한다. 그리고 도전막을 형성하고 패터닝하여 상기 상부 전극(31)과 전기적으로 접속하는 와이드 비아 플러그(41)를 형성한다. 후속으로 상기 와이드 비아플러그에 연결되는 볼(ball)등을 형성한다.
따라서, 본 발명에 의한 강유전체 메모리 장치 및 그 형성 방법에 의하면, 복수개의 하부 전극들 사이가 시드막 패턴으로 채워지며, 상기 하부 전극과 이웃하는 상기 시드막 패턴의 상부면이 평탄하므로, 강유전막이 평탄한 하부 구조 상에 형성되어 결정화가 잘 이루어질 수 있다. 또한 강유전막과 층간 절연막이 시드막 패턴에 의해 분리되므로 종래의 들뜸(lifting)이나 균열(cracking) 또는 파이로클로르상등이 발생하지 않는다. 이로써 강유전막의 결정화가 잘 이루어져 신뢰성 있는 강유전체 메모리 장치를 형성할 수 있다.
Claims (17)
- 반도체 기판을 덮는 층간 절연막 상에 적어도 2개의 하부 전극 패턴들;상기 적어도 2개의 하부 전극 패턴들 사이를 채우되, 평탄한 상부면을 갖는 시드막 패턴;상기 적어도 2개의 하부 전극 패턴들과 상기 시드막 패턴 상에 형성되는 강유전막; 및상기 강유전막을 덮으며 상기 하부 전극과 겹치는 상부 전극을 구비하되,상기 시드막 패턴은 티타늄산화막(TiO2)으로 이루어지는 것을 특징으로 하는 강유전체 메모리 장치.
- 삭제
- 제 1 항에 있어서,상기 하부 전극과 상기 시드막 패턴 사이에 그리고 상기 시드막 패턴과 상기 층간 절연막 사이에 개재된 수소 방지 패턴을 더 구비하는 것을 특징으로 하는 강유전체 메모리 장치.
- 제 3 항에 있어서,상기 수소 방지 패턴은 알루미늄산화막(Al2O3), 실리콘산화막(SiO2), 티타늄 산화막(TiO2), 지르코늄산화막(ZrO2) 및 세슘산화막(CeO2)을 구비하는 그룹에서 선택되는 적어도 하나의 물질로 이루어지는 것을 특징으로 하는 강유전체 메모리 장치.
- 제 1 항에 있어서,상기 강유전막은 PZT(PbZrTiO3), PbTiO3, PbLaTiO3, BST(BaSrTiO3 ), BaTiO3), Ba4Ti3O12, SrBi2Ta2O9, SrTiO3 , SBT(SrxBiyTaz), SBTN(SrxBiyTaz Nbw) 및 SBTT(SrxBiyTazTiw)을 구비하는 그룹에서 선택되는 적어도 하나의 물질로 이루어지는 것을 특징으로 하는 강유전체 메모리 장치.
- 제 1 항에 있어서,상기 하부 전극 및 상기 상부 전극은 루테늄(Ru), 이리듐(Ir), 플래티늄(Pt), 루테늄산화물(RuOX), 이리듐산화물(IrOX), 및 플래티늄산화물(PtOX)을 구비하는 그룹에서 선택되는 적어도 하나의 물질로 이루어지는 것을 특징으로 하는 강유전체 메모리 장치.
- 제 1 항에 있어서,상기 층간 절연막을 관통하여 상기 하부 전극과 상기 반도체 기판을 전기적으로 접속시키는 하부 전극 콘택; 및상기 하부 전극과 상기 층간 절연막 사이에 그리고 상기 하부 전극과 상기 하부 전극 콘택 사이에 개재된 확산 방지막을 더 구비하는 것을 특징으로 하는 강유전체 메모리 장치.
- 제 1, 또는 3 내지 7 항 중 어느 하나의 항에 있어서,상기 상부 전극 및 상기 상부 전극 양측의 상기 강유전막을 덮는 수소 방지막을 더 구비하는 것을 특징으로 하는 강유전체 메모리 장치.
- 반도체 기판을 덮는 층간 절연막 상에 적어도 2개의 하부 전극 패턴들을 형성하는 단계;상기 적어도 2개의 하부 전극 패턴들 사이를 채우되, 평탄한 상부면을 갖는 시드막 패턴을 형성하는 단계;상기 하부 전극 패턴 및 상기 시드막 패턴을 덮는 강유전막을 형성하는 단계; 및상기 강유전막 상에 상기 하부 전극과 중첩되는 상부 전극을 형성하는 단계를 구비하되,상기 시드막 패턴은 티타늄 산화막(TiO2)으로 형성되는 것을 특징으로 하는 강유전체 메모리 장치의 형성 방법.
- 제 9 항에 있어서,상기 시드막 패턴을 형성하는 단계는,상기 하부 전극 패턴을 구비하는 상기 반도체 기판 상에 시드막을 형성하여 상기 하부 전극 패턴들 사이를 채우는 단계; 및상기 시드막을 평탄화 공정으로 일부 제거하여 상기 하부 전극 패턴을 노출시키는 동시에 상기 하부 전극 패턴들 사이에 시드막 패턴을 남기는 단계를 구비하는 것을 특징으로 하는 강유전체 메모리 장치의 형성 방법.
- 제 10 항에 있어서,상기 평탄화 공정은 화학적 기계적 연마(Chemical mechanical polishing) 공정으로 진행되는 것을 특징으로 하는 강유전체 메모리 장치의 형성 방법.
- 제 11 항에 있어서,상기 화학적 기계적 연마 공정은 웨이퍼를 누르는 압력이 1~5psi, 웨이퍼를 고정시키는 압력이 1~5psig, 웨이퍼가 놓이는 테이블의 회전속도가 30~50rpm, 그리고 웨이퍼를 처킹(chucking)하는 헤드(head)의 회전속도가 10~30rpm인 상태에서 진행되는 것을 특징으로 하는 강유전체 메모리 장치의 형성 방법.
- 제 10 항에 있어서,상기 시드막을 형성하기 전에, 수소 방지막을 콘포말하게 적층하는 단계가 구비되고,상기 시드막을 평탄화 공정으로 제거할 때, 상기 수소 방지막의 일부도 함께 제거되어 상기 하부 전극과 상기 시드막 패턴 사이에 그리고 상기 시드막 패턴과 상기 층간 절연막 사이에 개재되는 수소 방지 패턴이 형성되는 것을 특징으로 강유전체 메모리 장치의 형성 방법.
- 삭제
- 제 9 항에 있어서,상기 강유전막은 PZT(PbZrTiO3), PbTiO3, PbLaTiO3, BST(BaSrTiO3 ), BaTiO3), Ba4Ti3O12, SrBi2Ta2O9, SrTiO3 , SBT(SrxBiyTaz), SBTN(SrxBiyTaz Nbw) 및 SBTT(SrxBiyTazTiw)을 구비하는 그룹에서 선택되는 적어도 하나의 물질로 형성되는 것을 특징으로 하는 강유전체 메모리 장치의 형성 방법.
- 제 9 내지 13, 또는 15 항 중 어느 하나의 항에 있어서,상기 상부 전극 및 상기 상부 전극 양측의 상기 강유전막을 덮는 수소 방지막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 강유전체 메모리 장치의 형성 방법.
- 제 16 항에 있어서,상기 수소 방지막은 알루미늄산화막(Al2O3), 실리콘산화막(SiO2), 티타늄 산화막(TiO2), 지르코늄산화막(ZrO2) 및 세슘산화막(CeO2)을 구비하는 그룹에서 선택되는 적어도 하나의 물질로 형성되는 것을 특징으로 하는 강유전체 메모리 장치의 형성 방법.
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Legal Events
| Date | Code | Title | Description |
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E90F | Notification of reason for final refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |