JP2000138349A - 半導体記憶装置の製造方法 - Google Patents

半導体記憶装置の製造方法

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JP2000138349A JP10309290A JP30929098A JP2000138349A JP 2000138349 A JP2000138349 A JP 2000138349A JP 10309290 A JP10309290 A JP 10309290A JP 30929098 A JP30929098 A JP 30929098A JP 2000138349 A JP2000138349 A JP 2000138349A
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Abstract

(57)【要約】 【課題】 従来の下部電極上の層間絶縁膜によって形成
された凹凸の下地上に強誘電体膜を成膜する工程では、
安定した強誘電体膜の膜特性を得ることが困難となる。 【解決手段】 まず、半導体基板上に層間絶縁膜１を形
成する。層間絶縁膜１に半導体素子２に電気的接続を行
なうプラグ３を形成する。この上にバリアメタルとして
酸化チタン膜４を、下部電極として白金膜５をスパッタ
法にて順次成膜する。その後所望の位置にレジストパタ
ーンを形成し、レジストパターンをマスクとしてドライ
エッチングにより窒化チタン膜４と下部電極となる白金
膜５をパターニングし、下部電極を形成する。次に、層
間絶縁膜６を形成する。この後、層間絶縁膜６をＣＭＰ
法により層間絶縁膜６の表面と下部電極となる白金膜５
の表面が同じ高さで平坦になるまで研磨を行なう。続い
て表面上に強誘電体膜８を形成する。その後、強誘電体
膜８上に、上部電極として白金膜９を成膜する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は強誘電体膜を容量絶
縁膜として備えたキャパシタ構造を有する半導体記憶装
置の製造方法に関するものである。
【０００２】
【従来技術】近年高密度でかつ高速に動作する強誘電体
不揮発性メモリ（ＦｅＲＡＭ）の開発が盛んである。そ
の背景としてメモリセルの微細化に伴う蓄積電荷量の減
少が挙げられる。そのため、従来より使用されている酸
化シリコン膜や窒化シリコン膜などに比較し、はるかに
誘電率の高い強誘電体膜を容量絶縁膜として用いられつ
つある。
【０００３】また、３次元化に対しては、ＭＯＳＦＥＴ
のソース上にポリシリコン又はタングステンからなるプ
ラグを形成し、その上にキャパシタを形成するスタック
構造が提案されている。
【０００４】このような従来のスタック構造を有する不
揮発性メモリ、特に強誘電体膜によるキャパシタの形成
方法について図２を用いて以下に説明する。
【０００５】すなわち、半導体素子１２上に層間絶縁膜
１１を形成し平坦化を行った後、半導体素子１２にコン
タクトホールの開口、及びコンタクトプラグ１３を形成
する（図２（ａ））。
【０００６】その後、下部バリアメタル１５、下部電極
材料膜１４、強誘電体膜１８、及び上部バリアメタル
（図示せず）を順次成膜し、その上に上部電極材料１９
を成膜する（図２（ｂ））。
【０００７】これら一連の各層を形成後、上部電極（上
部バリアメタルを含む）、強誘電体膜、下部電極（下部
バリアメタルを含む）を同じマスクを用いてこれらの３
層の異なる膜を連続してエッチングできれば、各層のア
ライメントずれを考慮する必要はないが、そのためには
エッチング条件がマスク材と高い選択比を有することが
求められる。
【０００８】しかしながら、これらの上記電極材料はド
ライエッチングにおいてエッチングガスと反応して生成
する反応生成物の蒸気圧は通常非常に低いものしか生成
されず、イオン衝撃を主とした物理的スパッタ効果に重
きを置いたエッチング条件でしかエッチングが進行しな
い性質を有するため、マスク材と高い選択比を有するエ
ッチング条件を得ることは極めて困難である。従って同
一マスク材によりこれらの一連の膜を加工することは困
難であった。
【０００９】そのため、図２（ｃ）乃至（ｅ）に示すよ
うに、各層毎にマスクを新たに形成し直して加工せざる
を得なく、各層間でのアライメントずれを予め考慮して
上層のパターンが下層のパターンよりはみ出さないよう
に加工している。
【００１０】これに対し特開平９−１３５００７号公報
に示される第２の従来例について以下に説明する。
【００１１】この従来例では、下部電極をパターン化し
た後、その上に層間絶縁膜を成膜し、その後エッチバッ
クにより平坦化する。次いで、再度層間絶縁膜を堆積
し、下部電極に対応した位置に開孔部を設け、全面に強
誘電体膜を成膜した後、層間絶縁膜上の強誘電体膜のみ
ＣＭＰ法により選択的に除去し、強誘電体膜を埋め込
み、続いて上部電極を形成する方法が考案されている。
【００１２】その結果、強誘電体膜の加工をドライエッ
チングを使用せず、微細加工を可能にしている。
【００１３】
【発明が解決しようとする課題】しかしながら、図２に
示した従来例では、上述したドライエッチングでの加工
の問題は、マスクを各層毎に形成し直すことにより回避
されるが、マスク寸法は各層毎にアライメントマージン
を考慮する必要があり、その結果下部電極、強誘電体、
上部電極の順に小さくするため、同一マスクでパターニ
ングした場合に比べ、同一セルサイズにおけるキャパシ
タのセルサイズが結果的に大きくなり、微細化の点で課
題となる。
【００１４】また、第２の従来例では、下部電極を絶縁
膜で平坦化し、再度層間絶縁膜を堆積して下部電極に対
応した位置に開孔部を設け、強誘電体を埋め込んでい
る。すなわち、下部電極上の層間絶縁膜によって形成さ
れた凹凸の下地上に強誘電体膜を成膜することになる。
このことは、安定した強誘電体膜の膜特性を得ることが
困難となる。
【００１５】また、その後のＣＭＰ工程においても、強
誘電体材料に適した簡便なスラリー（研磨用薬液）がま
だ無く、最適なスラリーの開発が必要であるという問題
が残される。
【００１６】
【課題を解決するための手段】請求項１に記載の本発明
の半導体記憶装置の製造方法は、半導体基板表面に拡散
領域を半導体素子を形成した後、第１の層間絶縁膜を積
層し、平坦化した後、該第１の層間絶縁膜の上記拡散領
域上にコンタクトホールを形成する工程と、上記コンタ
クトホールにコンタクトプラグ材料を埋設し、上記第１
の層間絶縁膜表面が露出するまで上記コンタクトプラグ
材料をエッチングして、コンタクトプラグを形成する工
程と、キャパシタの下部電極となる第１の電極材料を堆
積した後、第１のマスクにて上記下部電極材料をキャパ
シタの下部電極としてパターニングする工程と、上記下
部電極を覆うように第２の層間絶縁膜を形成し、化学的
機械的研磨により、表面が上記下部電極表面と同一高さ
になるまで上記第２の層間絶縁膜を平坦化する工程と、
上記第２の層間絶縁膜及び上記下部電極表面に強誘電体
膜を成膜する工程と、上記強誘電体膜上に上部電極とな
る第２の電極材料を成膜し、第２のマスクにて上記上部
電極材料をパターニングした後、第３のマスクにて、少
なくとも上記下部電極全面を覆うように上記強誘電体膜
をパターニングする工程とを有することを特徴とするも
のである。
【００１７】また、請求項２に記載の本発明の半導体記
憶装置の製造方法は、上記第２のマスクと第３のマスク
が同一マスクであることを特徴とする、請求項１に記載
の半導体記憶装置の製造方法である。
【００１８】
【発明の実施の形態】以下、一の実施の形態に基づい
て、本発明の半導体記憶装置の製造方法を詳細に説明す
る。図１は本発明の一の実施の形態の半導体記憶装置の
製造工程図である。尚、図１において、１、６は層間絶
縁膜、２は半導体素子、３はコンタクトプラグ、４は下
部電極、５はバリアメタル、８は強誘電体膜、９は上部
電極である。
【００１９】まず、半導体素子２が形成された半導体基
板（図示せず）上に層間絶縁膜１を形成する。この層間
絶縁膜１をＣＭＰ法により平坦化を行なう。平坦化され
た層間絶縁膜１に半導体素子２に電気的接続を行なうプ
ラグ３を形成する。
【００２０】具体的にはＲＩＥによりコンタクトホール
を形成し、バリアメタルとして窒化チタン（ＴｉＮ）膜
／チタン（Ｔｉ）膜をスパッタ法にて５０ｎｍ／３０ｎ
ｍ形成した後、ＣＶＤによりタングステン（Ｗ）膜を６
００ｎｍ形成する。その後、このタングステン膜をＲＩ
Ｅエッチバック法又はＣＭＰ法により層間絶縁膜１上の
み選択的に除去し、コンタクトプラグ３を形成すると共
に、平坦な下地表面を得る（図１（ａ））。
【００２１】この上にバリアメタルとして酸化チタン
（ＴｉＯ2）膜４を３０ｎｍ、下部電極として白金（Ｐ
ｔ）膜５を２００ｎｍスパッタ法にて順次成膜する。そ
の後所望の位置にレジストパターン（図示せず）を形成
し、レジストパターンをマスクとしてドライエッチング
により窒化チタン膜４と下部電極となる白金膜５をパタ
ーニングし、下部電極を形成する。加工条件としてはＥ
ＣＲ型のプラズマ発生源を有するドライエッチング装置
により、マイクロ波パワーを１０００Ｗ、コイル電流を
２０Ａ、エッチングガス流量をＣｌ2が４０ｓｃｃｍ、
Ｃ2Ｆ6が４０ｓｃｃｍ、ＣＨ4が５ｓｃｃｍとなるよう
に、またＲＦパワーを１５０Ｗ、圧力を２ｍＴｏｒｒと
して、下地酸化膜が露出してから１５％のオーバーエッ
チングを行う。
【００２２】次に、フォトマスクを剥離した後、層間絶
縁膜６、例えばプラズマ酸化膜を６００ｎｍ成膜する。
この層間絶縁膜６としてのプラズマ酸化膜は、後のＣＭ
Ｐ工程において、市販のスラリーを用いることができる
という利点がある。
【００２３】尚、成膜条件としては、プラズマＣＶＤ法
により圧力を８Ｔｏｒｒ、デポ温度を４００℃、ＲＦパ
ワーを７００Ｗ、ガス流量をＴＥＯＳが８００ｓｃｃ
ｍ、Ｏ2が６００ｓｃｃｍとなるように、時間制御で所
定の膜厚を成膜する（図１（ｂ））。
【００２４】この後、層間絶縁膜６をＣＭＰ法により層
間絶縁膜６の表面と下部電極となる白金膜５の表面が同
じ高さで平坦になるまで研磨を行なう。この場合の研磨
条件として、ヒュームドシリカ系のスラリー、研磨布に
は発泡ウレタンからなるものを用い、定盤回転数を２８
ｒｐｍ、キャリア回転数を３２ｒｐｍ、研磨圧を７ｐｓ
ｉ、スラリー流量を１５０ｓｃｃｍとして、時間制御で
下部電極となる白金膜５が露出するまで研磨する（図１
（ｃ））。
【００２５】続いてＣＭＰ法により形成された平坦な表
面上に強誘電体膜８としてＭＯＤ（Ｍｅｔａｌ Ｏｒｇ
ａｎｉｃ Ｄｅｃｏｍｐｏｓｉｔｉｏｎ）法により、Ｓ
ｒＢｉ2Ｔａ2Ｏ9溶液（溶液の混合比；Ｓｒ／Ｂｉ／Ｔ
ａ／＝８／２４／２０）をスピンコートで１層５０ｎｍ
厚程度塗布し、２５０℃で５分間の乾操工捏を行なう。
この工程を合計４回線り返し、膜厚２００ｎｍのＳｒＢ
ｉ2Ｔａ2Ｏ9を形成する。その後基板温度を７００〜８
００℃で６０分間の酸素雰囲気中での熱処理により結晶
化を行なう。この段階で下地はＣＭＰにより平坦化が行
われている為、良好な膜特性を有する強誘電体膜を形成
することが可能となる。
【００２６】この結晶化された強誘電体膜８上に、引き
続き上部電極として白金膜９をスパッタ法により１００
ｎｍ成膜する（図１（ｄ））。
【００２７】次いで、上部電極に下部電極と同等程度の
大きさのレジストマスクを下部電極に対してアライメン
トし、これをマスクとしてドライエッチングにより下部
電極と同一条件にてパターニングを行なう。尚、上部電
極の加工時、下地が平坦化されているため、段差部での
エッチング残り等の問題もなくなる。
【００２８】マスクとしてのレジストを剥離した後、再
度強誘電体膜８を加工するために下部、上部電極よりア
ライメントマージン片側０．２０μｍ程度大きいサイズ
のレジストマスクの形成を行い、ドライエッチングによ
り強誘電体膜のパターニングを行う。加工条件としては
ＥＣＲ型のプラズマ発生源を有するドライエッチング装
置により、マイクロ波パワーを１０００Ｗ、コイル電流
を２０Ａ、エッチングガス流量をＡｒが４０ｓｃｃｍ、
Ｃ2Ｆ6が４０ｓｃｃｍとして、ＲＦパワーを１００Ｗ、
圧力を１．５ｍＴｏｒｒとして下地酸化膜が露出してか
ら１５％のオーバーエッチングを行う。
【００２９】この強誘電体膜８の加工においても、強誘
電体膜８表面が平坦なため、エッチングの残り等の問題
はなくなる。
【００３０】上述したような工程を経ることにより、目
的とする半導体記憶装置を得る。
【００３１】尚、上記実施例において下部電極のバリア
メタルとしてＴｉＯ2膜、下部電極としてＰｔを用いた
が、下部電極材料としてＰｔ、Ｉｒ、Ｉｒ／ＩｒＯ2、
ＳｒＲｕＯ3及びこれらの何れかの膜の下層にバリアメ
タルとしてＴａＳｉＮ、ＴｉＮ、ＴｉＡｌＮ、ＨｆＳｉ
Ｎを用いた構造においても同様な効果が得られる。
【００３２】また、上述の実施の形態において強誘電体
材料としてはＳｒＢｉ2Ｔａ2Ｏ9を用いたが、ＢａＢｉ2
Ｎｂ2Ｏ9、ＢａＢｉ2Ｔａ2Ｏ9、ＰｂＢｉ2Ｎｂ2Ｏ9、Ｐ
ｂＢｉ4ＴｉＯ15、ＢａＢｉ4Ｔｉ4Ｏ15、Ｓｒ2Ｂｉ4Ｔ
ｉ5Ｏ18、Ｂａ2Ｂｉ4Ｔａ5Ｏ18、Ｐｂ2Ｂｉ4Ｔｉ
5Ｏ18、Ｎａ0.5Ｂｉ4.5Ｔｉ4Ｏ15、Ｋ0.5Ｂｉ4.5Ｔｉ4
Ｏ1 5、ＳｒＢｉ2（Ｔａx，Ｎｂ1-x）2Ｏ9、（ＳｒＢｉ2
Ｔａ2Ｏ9）0.7・（Ｂｉ3ＴｉＴａＯ9）0.3、（ＳｒＢｉ
2（Ｔａx，Ｎｂ1-x）2Ｏ9）0.7・（Ｂｉ3ＴｉＴａＯ9）
0.3又はＢｉ4Ｔｉ3Ｏ12でも同様な効果が得られる。
【００３３】また、強誘電体膜の成膜方法としてはＭＯ
Ｄ法を用いたが、スバッタ法、真空蒸着法、ＭＯＣＶＤ
法等を用いても良い。
【００３４】さらに上記実施例において上部電極として
Ｐｔを用いたがＩｒ、ＩｒＯ2、Ｉｒ／ＩｒＯ2等でも同
様な効果が得られる。
【００３５】また、上部電極と強誘電体膜を同一マスク
で加工する場合、レジストマスクの膜厚減少が発生する
が、露光・現像によるレジストパターニングが可能な線
幅が最小寸法のデバイスに対してはその減少分を見越し
て厚くレジストを塗布（およそ２００ｎｍ以上）するこ
とにより、第２のマスクのみで上部電極９、強誘電体膜
８のみを加工することも可能となる。
【００３６】
【発明の効果】以上詳細に説明したように、本発明を用
いることにより、強誘電体膜を形成する際、下部電極に
よる下地凹凸のない平坦な基板上に形成できるため、強
誘電体の膜質の良，い強誘電体膜を形成することが可能
である。また、各層毎にマスク材を形成しても、これら
によるアライメントマージンによる寸法拡大を改善する
ことが可能となる。
【００３７】また、レジストマスクと高い選択比を確保
することが困難な電極材料、強誘電体材料の積層構造の
加工において、アライメントマージンによる寸法拡大を
抑制しつつ、各層毎にマスクを新たに形成することによ
り容易に加工することができる。その結果、アライメン
トマージンを考慮した寸法拡大を大幅に抑制できる。
【００３８】更に、上部電極及び強誘電体膜が平坦化さ
れているので、従来より厚いフォトレジストパターンを
用いてもアライメント精度が低下することなく、したが
って、上部電極と強誘電体膜とのエッチングを同一のレ
ジストパターンをマスクに行うことが可能となり、上部
電極と下部電極はほぼ同等の大きさを有する半導体記憶
装置が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態による強誘電体膜を用いた
キャパシタを備えた半導体記憶装置の製造工程図であ
る。
【図２】従来方法による強誘電体膜を用いたキャパシタ
を備えた半導体記憶装置の工程図である。
【符号の説明】
１、６ 層間絶縁膜 ２ 半導体素子 ３ コンタクトプラグ ４ 下部電極 ５ バリアメタル ８ 強誘電体膜 ９ 上部電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8247 29/788 29/792 Ｆターム(参考） 5F001 AA17 AD33 AG10 AG21 5F038 AC05 AC09 AC15 AC18 EZ14 EZ15 5F083 AD21 AD49 FR02 GA19 JA13 JA14 JA15 JA38 JA39 JA40 JA42 MA06 MA17 PR03 PR21 PR40

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板表面に拡散領域を半導体素子
    を形成した後、第１の層間絶縁膜を積層し、平坦化した
    後、該第１の層間絶縁膜の上記拡散領域上にコンタクト
    ホールを形成する工程と、 上記コンタクトホールにコンタクトプラグ材料を埋設
    し、上記第１の層間絶縁膜表面が露出するまで上記コン
    タクトプラグ材料をエッチングして、コンタクトプラグ
    を形成する工程と、 キャパシタの下部電極となる第１の電極材料を堆積した
    後、第１のマスクにて上記下部電極材料をキャパシタの
    下部電極としてパターニングする工程と、 上記下部電極を覆うように第２の層間絶縁膜を形成し、
    化学的機械的研磨により、表面が上記下部電極表面と同
    一高さになるまで上記第２の層間絶縁膜を平坦化する工
    程と、 上記第２の層間絶縁膜及び上記下部電極表面に強誘電体
    膜を成膜する工程と、 上記強誘電体膜上に上部電極となる第２の電極材料を成
    膜し、第２のマスクにて上記上部電極材料をパターニン
    グした後、第３のマスクにて、少なくとも上記下部電極
    全面を覆うように上記強誘電体膜をパターニングする工
    程とを有することを特徴とする、半導体記憶装置の製造
    方法。
  2. 【請求項２】 上記第２のマスクと第３のマスクが同一
    マスクであることを特徴とする、請求項１に記載の半導
    体記憶装置の製造方法。
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