KR20000029433A - 반도체 기억장치의 제조방법 - Google Patents

반도체 기억장치의 제조방법 Download PDF

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Abstract

본 발명의 반도체 기억장치의 제조방법은, 확산영역을 갖는 반도체소자를 구비한 반도체 기판상에 제1 층간절연막을 적층하고 평탄화한 후, 반도체소자상의 제1 층간절연막에 콘택트홀을 형성하는 공정; 콘택트홀에 콘택트플러그 재료를 매설함으로써 콘택트플러그를 형성하는 공정; 적어도 콘택트플러그를 커버하도록 커패시터의 하부전극으로 되는 제1 전극재료를 적층하고, 제1 마스크를 사용하여 패터닝하여 콘택트플러그상에 하부전극을 형성하는 공정; 하부전극을 커버하도록 제2 층간절연막을 형성하고, 제2 층간절연막의 표면이 하부전극의 표면과 동일한 높이로 될 때까지 제2 층간절연막을 평탄화하는 공정; 적어도 하부전극의 표면에 강유전체재료막과 커패시터의 상부전극으로 되는 제2 전극재료막을 이 순서로 성막하는 공정; 제2 마스크를 사용하여 제2 전극재료막을 패터닝하여 상부전극을 형성하는 공정; 및 제3 마스크를 사용하여 강유전체재료막을 패터닝하고 강유전체막을 형성하는 공정으로 이루어진다.

Description

반도체 기억장치의 제조방법{METHOD OF MANUFACTURING A SEMICONDUCTOR MEMORY DEVICE}
본 발명은 강유전체막을 용량절연막으로서 구비한 커패시터 구조를 갖는 반도체 기억장치의 제조방법에 관한 것이다.
최근, 고밀도 및 고속으로 동작하는 강유전체 비휘발성메모리(FeRAM)의 개발이 활발하다. 그 배경으로서 메모리셀의 미세화에 따른 축적전하량의 감소를 들 수 있다. 이 때문에, 종래부터 사용되어 있는 산화실리콘막이나 질화실리콘막 등과 비교하여, 훨씬 유전율이 높은 강유전체막이 용량절연막으로서 사용되고 있다.
또한, 3차원 구조에 대해서는, MOSFET의 소스상에 폴리실리콘 또는 텅스텐으로 이루어지는 플러그를 형성하고, 그 위에 커패시터를 형성하는 스택 구조가 제안되어 있다.
이러한 종래의 스택구조를 갖는 비휘발성메모리, 특히 강유전체막에 의한 커패시터의 형성방법에 대해 도2를 참조하여 이하에 설명한다.
우선, 반도체 기판(17)의 표면에 확산영역(12)을 갖는 반도체소자를 형성하고, 이어서 반도체소자상에 층간절연막(11)을 형성하여 평탄화한 후, 확산영역(12)상에 콘택트홀을 개구하고, 콘택트플러그(13)를 형성한다(도2a).
그 후, 하부 배리어 메탈재료(15a), 하부전극재료(14a), 강유전체재료(18a), 및 상부 배리어 메탈(도시하지 않음)를 순차 성막하고, 그 위에 상부전극재료(19a)를 성막한다(도2b).
이들 일련의 각 층을 모두 형성 후, 상부전극재료(19a)(상부 배리어 메탈 포함), 강유전체재료(18a), 하부전극재료(14a)(하부 배리어 메탈 포함)로 이루어지는 3층의 다른 막을 동일한 마스크를 사용하여 연속하여 에칭할 수 있을 경우, 각 층의 미스얼라인먼트를 고려할 필요는 없으나, 이를 위해서는 3층에 공통적으로 적용할 수 있는 에칭조건이 마스크재와의 사이에서 높은 선택비를 갖는 것이 요망된다.
그러나, 드라이에칭에 있어서 에칭가스와 반응하여 생성하는 반응생성물의 증기압은 통상적으로 대단히 낮기 때문에, 상기 각 전극재료에서는, 이온충격을 주로 한 물리적 스퍼터효과에 중점을 둔 에칭조건에서만 에칭이 진행한다. 따라서, 마스크재 및 하부재와 높은 선택비를 갖는 에칭조건을 얻는 것이 극히 곤란하며, 동일한 마스크재에 의해 이들 일련의 막을 가공하는 것은 곤란했다.
이 때문에, 종래 방법에서는, 도2c 내지 2e에 도시한 바와 같이, 제1 마스크에 의해 상부전극(19)을 형성하고(도2c), 이어서 제2 마스크에 의해 강유전체막(18)을 형성하고(도2d), 다시 제3 마스크에 의해 하부전극(14)을 형성하는(도2e) 상태에서, 각 층마다 마스크를 새로 형성하여 패터닝을 행하며, 또한 각 층 사이의 미스얼라인먼트를 미리 고려하여 상층의 패턴이 하층의 패턴 넘어 연장되지 않도록 패터니을 행하고 있다.
또한, 일본국 공개특허공보 135007/1997호에서는, 상기 이외의 방법이 제안되어 있다. 이 공보에 기재된 반도체장치의 제조방법을 다른 종래예로서 이하에 설명한다.
이 종래예에서는, 하부전극을 패턴형성한 후, 그 위에 제1 절연막을 성막하고, 그 후, 에칭백에 의해 평탄화한다. 이어서, 제2 절연막을 퇴적하고, 이 제2 절연막의 하부전극에 대응한 위치에 개구부를 마련하여, 개구부를 포함하는 제2 절연막상의 전면에 강유전체막을 성막한 후, 제2 절연막상의 강유전체막만을 화학적-기계적 연마법(Chemical-Mechanical polishing;CMP법)에 의해 선택적으로 제거하고, 강유전체막을 매립하고, 계속해서 상부전극을 형성하는 방법이 기술되어 있다.
그 결과, 드라이에칭을 사용하지 않고, 강유전체막의 미세가공을 가능하게 한다.
그러나, 도2에 도시한 종래예에서는, 상술한 드라이에칭에서의 가공상의 문제는, 마스크를 각 층마다 다시 형성함으로써 피할 수 있지만, 마스크 치수는 각 층마다 얼라인먼트 마진을 고려해야 하여, 그 결과, 하부전극(14), 강유전체막(18), 상부전극(19)의 순서로 치수가 작아지기 때문에, 동일한 마스크를 사용하여 패터닝한 경우에 비교하여, 커패시터의 셀 사이즈가 결과적으로 커져, 미세화의 관점에서 문제가 있다.
또한, 제2 종래예에서는, 하부전극상에 제1 절연막을 퇴적하고, 이어서 제1 절연막을 평탄화하고, 다시 제2 절연막을 퇴적하고, 이어서 제2 절연막의 하부전극에 대응한 위치에 개구부를 마련하고, 강유전체막을 매립하고 있다. 즉, 제1 및 제2 절연막의 제거에 의해 형성된 하부전극상의 요철을 갖는 하층상에 강유전체막을 성막하게 된다. 또한, 제2 절연막의 표면과 하부전극 표면 사이에 발생하는 단차에 의해 미에칭부가 생성하기 쉽다. 따라서, 안정한 강유전체막의 막특성을 얻는 것이 곤란해진다.
또한, 그 후의 CMP 공정에서 사용하는, 강유전체재료에 적합한 간편한 슬러리(연마용 약액)이 아직 개발되어 있지 않다고 하는 문제도 있다.
본 발명에 의하면, 확산영역을 갖는 반도체소자를 구비한 반도체 기판상에 제1 층간절연막을 적층하여 평탄화한 후, 반도체소자상의 제1 층간절연막에 콘택트홀을 형성하는 공정;
콘택트홀에 콘택트플러그 재료를 매설함으로써 콘택트플러그를 형성하는 공정;
적어도 콘택트플러그를 커버하도록 커패시터의 하부전극으로 되는 제1 전극재료를 적층하여, 제1 마스크를 사용하여 패터닝하고 콘택트플러그상에 하부전극을 형성하는 공정;
하부전극을 커버하도록 제2 층간절연막을 형성하고, 제2 층간절연막의 표면이 하부전극의 표면과 동일한 높이로 될 때까지 제2 층간절연막을 평탄화하는 공정;
적어도 하부전극의 표면에 강유전체재료막과 커패시터의 상부전극으로 되는 제2 전극재료막을 이 순서로 성막하는 공정;
제2 마스크를 사용하여 제2 전극재료막을 패터닝하여 상부전극을 형성하는 공정; 및
제3 마스크를 사용하여 강유전체재료막을 패터닝하여 강유전체막을 형성하는 공정으로 이루어지는 반도체장치의 제조방법 및 제조방법이 제공된다.
본 발명의 반도체 기억장치의 제조방법의 일예를 도1(a)∼1(e)을 참조하여 설명하나, 본 발명은 이들 도면의 구성에 한정되지 않는다.
도1에서, 부호 1은 제1 층간절연막, 2는 반도체소자의 확산영역, 3은 콘택트플러그, 4는 하부전극, 5는 하부전극(4)의 배리어 메탈, 6은 제2 층간절연막, 7은 반도체 기판, 8a는 강유전체 재료막, 8은 강유전체막, 9a는 제2 전극재료로서의 상부전극재료막, 9는 상부전극, l0은 반도체 기억장치이다.
우선, 도1(a)에 있어서, 확산영역(2)을 갖는 반도체소자를 구비한 반도체 기판(7)상에, 제l 층간절연막(1)을 적층하고, 제1 층간절연막(1)을 평탄화한 후, 반도체소자(2)상의 제1 층간절연막(1)에 콘택트홀(3a)을 형성한다. 이어서, 이 콘택트홀(3a) 내에 콘택트플러그 재료를 매설함으로써 콘택트플러그(3)를 형성한다.
도1(b)에 있어서, 콘택트플러그(3)를 커버하도록 커패시터의 하부전극으로 되는 제1 전극재료를 퇴적하고, 이어서, 도시하지 않은 제1 마스크를 사용하여 패터닝하여 콘택트플러그(3)상에 하부전극(4)을 형성한다. 또한, 하부전극(4)을 커버하도록 제2 층간절연막(6)을 형성한다.
다음, 도1(c)에 있어서, 화학적-기계적 연마에 의해, 제2 층간절연막(6)의 표면이 하부전극(4)의 표면과 같은 높이로 될 때까지 제2 층간절연막(6)을 평탄화한다.
도1(d)에 있어서, 하부전극(4)을 포함하는 제2 층간절연막(6)상에 강유전체재료막(8a) 및 커패시터의 상부전극(9)으로 되는 제2 전극재료막(9a)를 이 순서로 성막한다.
다음, 도1(e)에 있어서, 도시하지않은 제2 마스크를 사용하여 제2 전극재료막(9a)를 에칭에 의해 패터닝하여 상부전극(9)을 형성하고, 이어서, 도시하지 않은 제3 마스크를 사용하여 강유전체재료막(8a)를 에칭에 의해 패터닝하여 하부전극(4)상에 강유전체막(8)을 형성한다.
도1c∼도1e로부터 알수 있는 바와 같이, 제2 층간절연막(6)에 매립한 하부전극(4)의 표면은, 제2 층간절연막(6)과 같은 높이로 될 때까지 화학적-기계적 연마에 의해 평탄화되기 때문에, 이러한 표면을 하부층으로서 형성되는 강유전체막(8)에서는, 특성의 열화나 하부층으로부터의 박리가 방지된다.
본 발명에 있어서의 반도체 기판(7)은, Si기판, GaAs 기판 등을 들 수 있다. 반도체소자로서는, MOSFET, 바이폴라 트랜지스터, CCT 등을 들수있다. 확산영역으로서는, 소스, 드레인, 에미터, 콜렉터, 베이스 등을 들 수 있다.
제1 층간절연막(1) 및 제2 층간절연막(6)은, 플라즈마산화막, SiO2막, SiN막, PSG막, SOG 막 등을 들 수 있다.
콘택트플러그(3)는, Al,Cu,W 등의 금속막으로 이루어진다. 또한, 콘택트플러그의 표면에 Ti, TiN, TiN/Ti 등의 배리어 메탈층을 형성해도 좋다.
본 발명에 있어서의 하부전극(4)은, Pt, Ir, Ir/IrO2, SrRuO3등의 금속막으로 이루어진다. 또한, 이들의 하층에 TaSiN, TiN, TiAlN, HfSiN 등의 배리어 메탈층을 형성해도 좋다.
본 발명에 있어서의 강유전체막(8)은, SrBi2Ta2O9, BaBi2Nb2O9, BaBi2TaO9, PbBi2Nb2O9, PbBi4TiO15, BaBi4Ti4O15, Sr2Bi4Ti5O18, Ba2Bi4Ta5O18, Pb2Bi4Ti5O18, Na0.5Bi4.5Ti4O15, K0.5Bi4.5Ti4O15, SrBi2(TaXNb1-X)2O9, (SrBi2Ta2O9)0.7·(Bi3TiTaO9)0.3, (SrBi2(TaXNb1-X)2O9)0.7·(Bi3TiTaO9)0.3또는 Bi4Ti3O12등으로 이루어진다.
강유전체막(8)의 성막 방법으로서는, MOD법, 스퍼터법, 진공증착법, MOCVD 법등을 사용할 수 있다. 강유전체막(8)의 막두께는, 통상, 50∼300 nm 정도이다.
본 발명에 있어서의 상부전극(9)은, Pt, Ir, IrO2, Ir/IrO2, SrRuO3등의 금속막으로 이루어진다. 상부전극(9)의 막두께는 50∼400 nm 정도이다.
본 발명에 사용되는 제1 마스크는, 반도체용의 포토레지스트마스크가 통상적으로 사용된다.
상부전극 및 강유전체막을 형성하기 위한 마스크는, 하나의 마스크도 좋고, 다른 2개의 사이즈의 마스크도 좋다. 이하, 개별의 마스크, 즉 상부전극 형성용의 제2 마스크와 강유전체막 형성용의 마스크를 제3 마스크를 사용하여 사용하는 경우에 대해 설명한다.
제2 마스크는, 제1 마스크와 같은 반도체용의 포토레지스트마스크가 사용되고, 제2 마스크의 크기는, 하부전극(4)과 상부전극(9)의 사이즈를 동일하게 하기 위해, 제1 마스크와 같은 것이 바람직하다.
제3 마스크는, 제1 및 제2 마스크와 같이 반도체용의 포토레지스트마스크가 사용되고, 제3 마스크의 크기는, 하부전극(4) 및 상부전극(9)에 대하여 소정의 얼라인먼트 마진을 확보하기 위해, 제2 마스크보다 다소 큰 것이 바람직하다.
또한, 본 발명에서는, 1개의 마스크(제2 마스크)를 사용하여 상부전극 재료막(9a) 및 강유전체 재료막(8a)의 두 층을 에칭하고, 이에 의해 하부전극(4)상에 강유전체막(8) 및 상부전극(9)을 형성할 수 있다. 이 경우, 상기 제3 마스크는 불필요하고, 강유전체막(8) 및 상부전극(9)을 형성할 때의 각 층에 대한 마스크의 미스얼라인먼트를 고려할 필요가 없게 된다. 이 경우의 마스크의 크기는, 제1 마스크와 동일하나, 얼라인먼트 마진을 확보하기 위해, 제1 마스크보다 약간 큰 것이 바람직하다. 1개의 마스크를 사용하여, 즉, 1회의 포토레지스트 공정에 의해 상부전극재료막(9a) 및 강유전체 재료막(8a)의 두 층을 에칭하기 때문에, 에칭시의 막감소를 고려하여 마스크의 막두께를 미리, 200 nm 이상, 바람직하게는 200∼400 nm로 두껍게 도포하는 것이 바람직하다.
본 발명에 있어서의 화학적-기계적 연마로서는, 실리카 등을 연마 입자로서 포함하는 알칼리용액 또는 슬러리상의 연마재를 사용하여 행하는 연마가 예시된다.
본 발명의 반도체 기억장치의 제조방법에 대해 바람직한 실시예를 이하에 설명한다.
도1(a)∼(e)는 본 발명의 실시예에 의한 반도체 기억장치의 제조공정도이다.
도2(a)∼(e)는 종래 방법에 의한 반도체 기억장치의 제조공정도이다.
(실시예 1)
우선, 확산영역(2)을 갖는 반도체소자로서의 MOSFET가 형성된 반도체 기판(7)상에 층간절연막(l)을 형성하고, 이 층간절연막(1)을 CMP법에 의해 평탄화하였다. 평탄화된 층간절연막(1)에, 하부전극(4)과 확산영역(2)의 전기적접속을 행하는 콘택트플러그(3)를 형성하였다.
콘택트플러그(3)의 형성은, RIE에 의해 콘택트홀(3a)를 형성하고, 배리어 메탈로서 질화티탄(TiN)막/티탄(Ti)막(50 nm/30 nm)을 스퍼터법으로 형성한 후, CVD에 의해 텅스텐(W)막(600 nm)을 형성하였다. 그 후, 이 텅스텐막을 RIE 에칭백법 또는 CMP법에 의해 층간절연막(1)위 만을 선택적으로 제거하고, 콘택트플러그(3)를 형성하는 동시에, 평탄한 하부층 표면을 얻었다(도1a).
이어서, 콘택트플러그(3)를 커버하도록, 제1 전극재료로서, 산화티탄(TiO2)막(30 nm)으로 이루어지는 배리어 메탈(5)과, 백금(Pt)막(200 nm)을 스퍼터법으로 순차 성막하였다. 그 후, 소망의 위치에 레지스트패턴(도시하지 않음)를 형성하고, 레지스트패턴을 제1 마스크를 사용하여서 드라이에칭에 의해 질화티탄막과 백금막을 패터닝하고, 콘택트플러그(3)상에 하부전극(4)을 형성하였다.
가공조건으로서는, ECR형의 플라즈마 발생원을 갖는 드라이에칭 장치에 의해, 마이크로파 파워를 1000 W, 코일 전류를 20 A, 에칭가스 유량을 Cl2가 40 sccm, C2F6가 40 sccm, CH4가 5 sccm으로 되도록 하고, 또한, RF 파워를 150 W, 압력을 2 mTorr로 하여, 하부층 산화막이 노출된 후 15%의 오버에칭을 행하였다.
다음, 제1 마스크를 박리한 후, 하부전극(4)을 커버하도록, 제2 층간절연막(6)으로서 플라즈마산화막(600 nm)을 성막하였다. 제2 층간절연막(6)으로서의 플라즈마산화막은, 후의 CMP 공정에서, 시판하는 슬러리를 사용할 수 있다고 하는 이점이 있다.
또, 성막조건으로서는, 플라즈마 CVD 법에 의해 압력을 8 Torr, 퇴적온도를 400℃, RF 파워를 700 W, 가스유량을 tetraethyl orthosilicate(TEOS)가 800 sccm, O2가 600 sccm으로 되도록, 시간제어로 소정의 막두께로 성막한다(도1b).
그 후, 제2 층간절연막(6)을, 하부전극(4)으로 되는 백금막의 표면과 같은 높이로 평탄하게 될 때까지 CMP법에 의해 연마를 하여 평탄화하였다. 이 경우의 연마조건은, 퓸 실리카(fumed silica)계의 슬러리 및 발포 우레탄으로 이루어지는 연마포를 사용하여, 연마 디스크의 회전수를 28 rpm, 연마 디스크와의 캐리어의 회전수를 32 rpm, 연마압을 7 psi, 슬러리 유량을 150 sccm으로 하여, 하부전극(4)으로 되는 백금막이 노출할 때까지 시간제어로 연마한다(도1c).
이어서, CMP 법에 의해 형성된 평탄한 하부전극(4)의 표면상에, 강유전체 재료막(8a)을 형성한다. 특히, SrBi2Ta2O9용액(용액의 혼합비: Sr/Bi/Ta = 8/24/20)를 50 nm 정도로 되도록 스핀 코팅에 의해 하부 전극(4)상에 도포하고 250℃에서 5분간의 건조공정을 행하였다. 이 공정을 합계 4회 반복하여, 막두께200 nm의 SrBi2Ta2O9를 형성했다. 다음, 기판온도를 700∼800℃에서 60분간, 산소분위기중에서 열처리하여, 결정화를 행하였다. 이 단계에서 하부층은 CMP에 의해 평탄화가 행하여지기 때문에, 양호한 막특성을 갖는 강유전체막(8)을 형성하는 것이 가능하다.
이 결정화된 강유전체재료막(8a)상에, 계속해서 상부전극 재료막(9a)으로서 백금막(100 nm)를 스퍼터법에 의해 성막한다(도1d).
이어서, 상부전극재료막(9a)에 하부전극(4)과 동등한 크기의 레지스트마스크를 하부전극(4)에 대하여 얼라인먼트하고, 이를 제2 마스크로 하여 드라이에칭에 의해 하부전극(4)과 동일조건으로 패터닝을 행하였다. 또, 상부전극 재료막(9a)의 가공시, 하부층이 평탄화되어 있기 때문에, 단차부에서의 미에칭부의 존재 등의 문제도 없었다.
제2 마스크로서의 레지스트를 박리한 후, 강유전체재료막(8a)를 가공하기 위해 하부전극(4) 및 상부전극(9) 넘어 각 측상에 약 200 nm의 얼라인먼트 마진을 갖는 크기의 레지스트마스크를 형성하고, 이를 제3 마스크로서 드라이에칭에 의해 강유전체 재료막(8a)의 패터닝을 행하였다. 가공조건은, ECR형의 플라즈마 발생원을 갖는 드라이에칭 장치에 의해, 마이크로파 파워를 1000 W, 코일전류를 20 A, 에칭가스유량을, Ar이 40 sccm, C2F6가 40 sccm이고, RF 파워를 100 W, 압력을 1.5 mTorr로 하여, 기초산화막이 노출된 후 15%의 오버에칭을 하였다.
이 강유전체막(8)의 가공에 있어서도, 강유전체막(8)의 표면이 평탄하기 때문에, 상기 미에칭부의 존재 등의 문제는 없었다.
상기한 공정을 거침으로써, 목적으로 하는 반도체 기억장치(10)를 얻었다.
(실시예 2)
다음, 본 발명의 제2 실시예에 대해 설명한다.
실시예 2에서는, 실시예 1과 같이, 하부전극(4)상에 강유전체 재료막(8a) 및 상부전극 재료막(9a)를 퇴적한 후, 실시예 1에 사용한 것과 같은 크기의 제2 마스크만을 사용하고, 드라이에칭에 의해 강유전체막(8) 및 상부전극(9)의 패터닝을 행하였다.
상부전극(9)과 강유전체막(8)을 1개의 마스크를 겸용하여 형성하는 경우, 레지스트 마스크의 막두께 감소가 발생하기 때문에, 노광·현상에 의한 레지스트 패터닝이 가능한 선폭이 최소 치수로 되는 디바이스에 대해서는 그 감소분을 예측하여 레지스트 마스크를 보다 두껍게(약200 nm 이상) 도포함으로써, 단일의 마스크로 상부전극(9), 강유전체막(8)을 미스얼라인먼트를 발생하지 않고 가공형성할 수 있었다.
이상 상세히 설명한 바와 같이, 본 발명에 의하면, 하부층으로서 요철이 없는 평탄한 표면을 갖는 하부전극상에 강유전체막을 형성할 수 있기 때문에, 강유전체의 막질이 우수하다. 또한, 각 층마다 마스크재료를 형성하더라도, 이들 마스크의 얼라인먼트 마진에 의한 각 전극 및 강유전체막의 치수 확대를 최소한으로 억제하는 것이 가능하다.
또한, 레지스트마스크와 높은 선택비를 확보하는 것이 곤란한 전극재료, 강유전체 재료의 적층 구조의 가공에 있어서, 얼라인먼트 마진에 의한 각 전극 및 강유전체막의 치수확대를 억제하면서, 각 층마다 마스크를 새로 형성함으로써, 용이하게 가공할 수 있다. 그 결과, 얼라인먼트 마진을 고려한 각 전극 및 강유전체막의 치수확대를 대폭 억제할 수 있다.
또한, 상부전극 재료 및 강유전체 재료가 평탄하기 때문에, 종래보다 두꺼운 포토레지스트 패턴을 사용하더라도 얼라인먼트 정밀도가 저하하지 않는다. 따라서, 동일한 레지스트패턴의 마스크를 사용하여, 상부전극재료와 강유전체재료의 에칭을 행하는 것이 가능해져, 상부전극과 하부전극이 거의 동등한 크기를 갖는 반도체 기억장치가 얻어진다.

Claims (8)

  1. 확산영역을 갖는 반도체소자를 구비한 반도체 기판상에 제1 층간절연막을 적층하여 평탄화한 후, 반도체소자상의 제1 층간절연막에 콘택트홀을 형성하는 공정;
    콘택트홀에 콘택트플러그 재료를 매설함으로써 콘택트플러그를 형성하는 공정;
    적어도 콘택트플러그를 커버하도록 커패시터의 하부전극으로 되는 제1 전극재료를 적층하고, 제1 마스크를 사용하여 패터닝하여 콘택트플러그상에 하부전극을 형성하는 공정;
    하부전극을 커버하도록 제2 층간절연막을 형성하고, 제2 층간절연막의 표면이 하부전극의 표면과 동일한 높이로 될 때까지 제2 층간절연막을 평탄화하는 공정;
    적어도 하부전극의 표면에 강유전체재료막과 커패시터의 상부전극으로 되는 제2 전극재료막을 이 순서로 성막하는 공정;
    제2 마스크를 사용하여 제2 전극재료막을 패터닝하여 상부전극을 형성하는 공정; 및
    제3 마스크를 사용하여 강유전체재료막을 패터닝하고 강유전체막을 형성하는 공정과로 이루어지는 반도체 기억장치의 제조방법.
  2. 제 1항에 있어서, 상기 제2 마스크 및 제3 마스크가 1개의 마스크로 겸용되는 반도체 기억장치의 제조방법.
  3. 제 2항에 있어서, 상기 겸용되는 마스크가, 적어도 200 nm의 두께를 갖는 반도체 기억장치의 제조방법.
  4. 제 1항에 있어서, 화학적-기계적 연마에 의해, 제2 층간절연막의 표면이 하부전극의 표면과 동일한 높이로 될 때까지 제2 층간절연막을 평탄화하는 반도체 기억장치의 제조방법.
  5. 제 4항에 있어서, 화학적-기계적 연마가, 열분해법으로 얻어지는 퓸 실리카(fumed silica)의 슬러리와, 발포 우레탄으로 이루어지는 연마포를 사용하여 행하여지는 반도체 기억장치의 제조방법.
  6. 제 1항에 있어서, 상기 상부전극 및 하부전극이, Pt, Ir, IrO2, Ir-IrO2혼합물 및 SrRuO3로 이루어지는 반도체 기억장치의 제조방법.
  7. 제 1항에 있어서, 상기 강유전체막이, SrBi2Ta2O9, BaBi2Nb2O9, BaBi2TaO9, PbBi2Nb2O9, PbBi4TiO15, BaBi4Ti4O15, Sr2Bi4Ti5O18, Ba2Bi4Ta5O18, Pb2Bi4Ti5O18, Na0.5Bi4.5Ti4O15, K0.5Bi4.5Ti4O15, SrBi2(TaXNb1-X)2O9, (SrBi2Ta2O9)0.7·(Bi3TiTaO9)0.3, (SrBi2(TaXNb1-X)2O9)0.7·(Bi3TiTaO9)0.3또는 Bi4Ti3O12로 이루어지는 반도체 기억장치의 제조방법.
  8. 제 1항에 있어서, 상기 강유전체막이, MOD법, 스퍼터법, 진공증착법 및 MOCVD 법중의 하나로 이루어지는 성막법으로 형성되는 반도체 기억장치의 제조방법.
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