KR100830356B1 - 캐패시터 소자 - Google Patents
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Abstract
본 발명은, 캐패시터 소자 및 이의 제조방법에 관한 것이다. 본 발명은, 하부 전극과 유전체 막과 상부 전극으로 이루어지는 캐패시터 소자 및 이의 제법으로써, 단층 구조 또는 적층 구조의 하부 전극의 1층 이상의 표면, 예를 들면 하부 전극의 유전체 막과 접하는 표면이 이의 표면을 구성하고 있는 재료 자체를 가공하여 평탄화된다. 예를 들면, 표면에서 깎여진 재료 자체에서 표면의 결정립계 오목부를 매립하여 평탄화된다. 이로써, 캐패시터 소자의 하부 전극 표면의 요철을 완화시키고, 유전체 막의 막 두께 균일화를 도모하여, 용량 저하, 리크 전류의 증가를 막을 수 있다.
캐패시터, 소자, 유전체 막, 평탄화, 매립
Description
본 발명은 예를 들면, 반도체 장치 등에 적용되는 캐패시터 소자 및 이의 제조방법에 관한 것이며, 보다 상세하게는 고유전율막으로 이루어진 MIM(Metal Insulator Metal)형 캐패시터 소자 및 이의 제조방법 전반에 관한 것이다.
특히, 본 발명은 내압(耐壓)이나 리크 전류 등의 우수한 전기 특성을 갖고, 또한 고정밀도의 유전체 캐패시터 소자의 탑재가 필요한 바이폴라 트랜지스터 소자 등으로 구성되는 아날로그·디지털 회로기능을 갖는 Bi-CMOS 반도체 집적장치 또는 DRAM을 비롯한 메모리 셀의 탑재가 필요한 반도체 집적장치가 중심이 되는 기술분야이다.
또한, 본 발명의 일부 기술에는 GaAs 기판 등에 회로 형성되어 있는 고주파 회로 집적장치 등의 반도체 장치구조와 이의 제조방법에 관계되는 기술영역도 포함한다.
최근, 반도체 디바이스를 중심으로 하는 전자 디바이스의 진보는 현저하며 이에 따라 각 구성소자, 요소에 대한 요구도 점차로 높아지고 있다. 이러한 중에 수동소자로서 기능하는 캐패시터 소자도 고집적화, 고용량화의 연구가 진행되고 있다.
캐패시터 소자의 고집적화, 고용량화 기술로서는 종래부터 사용되고 있는 Si3N4, 플라스마 SiN 등의 유전체 막 재료를 대신하여 유전율이 높은, 예를 들면, Ta2O5(오산화탄탈륨) 등의 전이금속 산화물이 대표하는 고유전체 재료가 사용된다. 또한, 캐패시터 소자의 구성도 MIS형(Metal Insulator Silicon) 캐패시터를 대신하여 MIM형(Metal Insulator Metal) 캐패시터가 사용된다.
MIM형 캐패시터의 하부 전극 및 상부 전극은 스퍼터링법, 증착법, MOCVD법 등에 의해 형성된다. 전이금속 산화물이 대표하는 고유전체 재료의 유전체 막은 (1) 감압열 CVD(화학 증착)법, (2) 스퍼터링법 또는 증착법, (3) 플라스마 CVD법 등의 방법으로 형성된다.
상기한 유전체 막의 형성방법은 캐패시터 소자의 성능이나 용도에 따라 막 형성방법이 상이하므로 하부 전극재료(금속계 재료)와 이의 형성방법도 유전체 막의 형성방법에 따라 아래와 같이 선택된다.
(1) 감압열 CVD법에 의해 막이 형성되는 유전체 막의 경우에는 고온하에 유전체 막과 하부 전극층이 접하면 이의 계면에 유전체 막 형성시에 반응 산소 가스나 유전체 막에 포함되는 산소와 하부 전극층의 반응에 의해 유전체 막의 막질(膜質)의 약화(산소 결손 등)의 문제가 있다. 이러한 문제를 회피하기 위해 하부 전극층과 유전체 막의 차단층으로서 TiN, TiO, WN, WO, TaN, TaO 등의 비교적 반응하기 어려운 질화물, 산화물의 고융점 금속을 적층하는 방법이 사용된다.
또한, 최근에는 유전체 막 형성시에 유전체 막과 접하는 계면에 산화물 등을 형성하지 않는 재료, Au, Ag 및 Pt(백금)을 대표로 하는 백금족 금속(Ru, Rh, Pd, Os, Ir)이 하부 전극으로서 사용된다.
또는 근소하게 산화물 등이 형성되는 경우에는 당해 산화물 등이 전기전도성이 있는 재료로서 Pt(백금)을 대표로 하는 백금족 금속(Ru, Rh, Pd, Os, Ir)의 산화물 재료가 하부 전극층과 유전체 막의 차단층으로서 사용되고 있다. 차단층에 관해서는 전극층의 일부로서 사용해도 상관없다.
(2) 스퍼터링법 또는 증착법에 의해 막이 형성되는 유전체 막의 경우에는 양질의 막이 수득되지 않는 점으로부터 막 형성후에 RTO(Rapid Thermal Oxidation)에 의한 고온의 열처리가 필요해지므로 상기한 하부 전극의 재료를 사용한다.
(3) 플라스마 CVD법에 의해 막이 형성된 유전체 막의 경우에는 저온에서 막을 형성할 수 있으며 비교적 양질의 막이 수득되므로 고온의 열처리가 필요하지 않으며 유전체 막 형성시 유전체 막과 접하는 계면에서 반응이 일어나기 어렵다.
따라서, 하부 전극재료로서 AlSi, AlSiCu, AlCu 등의 저융점 금속재료 또는 하부 전극층과 유전체 막의 차단층으로서 당해 저융점 금속재료 위에 고융점 금속재료를 적층하는 방법이 사용된다.
상기한 이들 하부 전극재료와 유전체 막 재료의 조합에 의해 하부 전극과 유전체 막이 접하는 계면에 반응층을 생성하지 않는 양질의 유전체 막을 형성할 수 있게 된다.
그러나, 상기한 이들 MIM형 캐패시터 소자의 제조방법에 따르지 않는 공통된 문제가 있다. 반도체 장치에 사용되는 MIM형 캐패시터 소자의 하부 전극 또는 상부 전극에 사용되는 금속계 재료를 스퍼터링법, 증착법, MOCVD법 등으로 형성하는 경우, 수득되는 막은 일반적으로 다결정 구조로 구성된다. 이의 표면은 상당한 요철이 발생한다. 즉, 하부 전극층과 유전체 막이 접촉하는 계면에서는 결정립 형상 또는 블록을 대표로 하는 요철이 존재한다.
또한, 이들은 금속계 재료에 의해 표면의 요철형이나 크기(결정립 형상)가 상이하다. 이는 다음 이유로부터 설명할 수 있다.
융점을 Tm(℃), 재결정 온도를 Tr(내지 1/3Tm), 표면 자기 확산온도를 Tsd(내지 1/10Tm)로 하는 경우, 막의 구조와 하부 전극 형성시의 기판 온도 T의 관계는 다음과 같은 경향을 나타낸다.
(1) Tm> T> Tr
T는 재결정 온도 Tr 이상이므로 결정립은 성장하여 돌담 모양의 큰 결정립으로 된다.
(2) Tr> T> Tsd
T는 재결정 온도 Tr 이하이므로 결정립의 성장은 방해되지만 표면 확산온도 Tsd 이상이므로 막은 세로방향으로 긴 결정, 즉 주상 결정립으로 된다.
(3) T<Tsd
T는 표면 확산온도 Tsd 이하이므로 결정립계의 형성이 불충분해지며 막은 침상으로 된다.
예를 들면, 고융점 금속재료의 TiN에서는 재결정 온도가 약 1000℃이며 300 내지 500℃ 정도의 기판 온도에서 막 형성하면 한개 한개의 결정립이 가느다란 주상의 결정립 형상을 이루며, 또한 표면에 심한 요철이 존재한다(도 20 참조).
또한, 저융점 금속재료의 Al로서는 재결정 온도가 약 150℃이며 200 내지 300℃ 정도의 기판 온도에서 막 형성하면 통상적인 방법에서는 돌담 모양의 결정립 형상으로 되지만 여기에도 표면에 요철이 존재한다(도 21 참조). 추가로 TiN을 유전체 막과의 차단층으로서 사용하는 경우에는 하부 전극층과의 적층 구조가 되므로 보다 더 요철이 강조된다(도 22 참조).
또한, 하부 전극층 형성시의 막 형성조건이나 스트레스 등에 의해 블록이 형성되며 금속계 재료에 의해 정도는 다르지만 이것도 동일하게 표면 요철의 원인으로 된다(도시되지 않음).
따라서, 상기한 이들 금속계 재료를 스퍼터링법 등으로 형성하여 수득한 하부 전극층과 그 위의 유전체 막과 상부 전극층으로 구성된 캐패시터 소자를 기능시키면 리크 전류가 증가된다. 즉, 도 20, 도 21 및 도 22에 도시된 바와 같이 하부 전극(1)의 결정립 형상 또는 블록을 대표로 하는 요철이 심한 표면(하부 전극 표면) 위에 유전체 막이 형성되면 도 23A 및 도 24A에 도시된 바와 같이 유전체 막(2)이 하부 전극(1) 표면의 요철에 반영되어 불균일하게 퇴적되므로 전계 집중에 의해 리크 전류가 증가된다. 특히, 하부 전극(1) 표면의 결정립(3)과 결정립(3)의 경계(결정립계)에서는 개개에 결정립 형상이 상이하므로 장소에 따라 급준한 홈(4)이 존재하며 이러한 하부 전극(1) 표면 위에 유전체 막(2)을 형성하면 결정립계에 유전체 막(2)이 불균일하게 퇴적되어 버린다.
예를 들면, 하부 전극에 고융점 금속재료의 TiN을 사용하고 유전체 막으로서 Ta2O5를 사용하며 상부 전극으로서 TiN을 사용하는 경우에 캐패시터 소자의 리크 전류 특성을 도 19의 곡선 b에 도시한다. 도 19에서 이러한 구성의 캐패시터 소자는 분명하게 실용에 견딜 수 없는 리크 전류를 갖고 있는 것으로 판단된다.
상기한 종래의 캐패시터 소자, 보다 상세하게는 고유전율막으로 이루어진 MIM형 캐패시터 소자는 다음과 같은 문제를 갖고 있다.
(1) 하부 전극의 결정립 형상 또는 블록을 대표로 하는 표면의 요철은 MIM형 캐패시터 소자의 제조방법에 기인하지 않으며 도 23A 및 도 24A에 도시된 바와 같이 결정립 형상이 주상 또는 돌담 모양 등의 어떠한 결정립 형상을 나타내고 있어도 표면의 요철은 존재한다. 이러한 표면의 요철의 영향에 의해 유전체 막(2)이 불균일하게 퇴적되므로 용량 저하, 리크 전류의 증가, 막질의 균질성 악화 등의 캐패시터 소자 특성에 현저한 저하를 수반한다. 이들 문제는 하부 전극(1)에 금속계 재료를 사용할 때에 공통적인 것이며 유전체 막(2)을 균일하게 퇴적하기 위해서는 하부 전극(1)의 유전체 막(2)과 접하는 계면이 보다 평탄한 것이 바람직하다.
(2) 또한, 반도체 장치에 캐패시터 소자를 도입하는 경우, 고집적화, 고용량화에 따르는 유전체 막(1)이 박막으로 되면 될수록 도 23A 내지 도 23C 및 도 24A 내지 도 24C에 도시된 바와 같이 하부 전극(1) 표면의 결정립 형상 또는 블록을 대표로 하는 표면의 요철의 영향에 따라 유전체 막(2)이 불균일하게 퇴적되기 쉬우며 보다 현저하게 된다. 즉, 용량 저하, 리크 전류의 증가, 막질의 균질성 악화 등의 캐패시터 소자 특성에 현저한 저하를 수반하므로 이들 특성을 유지하면서 고집적화하는 것은 MIM형 캐패시터 소자의 제조방법을 사용하지 않는 공통된 과제이며 현재, 이의 한계가 현재화되어 있다.
발명의 개시
본 발명은 하부 전극의 결정립 형상 또는 블록을 대표로 하는 표면의 요철에 기인하는 용량 저하, 리크 전류의 증가, 막질의 균질성 악화가 없는 캐패시터 소자 및 이의 제조방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 캐패시터 소자는 하부 전극, 유전체 막 및 상부 전극으로 이루어진 캐패시터 소자이며, 하부 전극은 단층 구조 또는 적층 구조를 가지며 1층 이상의 표면이 당해 표면을 구성하고 있는 재료 자체를 가공하여 평탄화된 구성으로 한다. 하부 전극의 1층 이상의 표면은 당해 표면으로부터 깎인 재료 자체로 표면의 오목 부분, 소위 표면에 형성되는 결정립계, 블록 등에 의한 오목 부분(이하, 동일)을 매몰하여 평탄화할 수 있다. 하부 전극의 1층 이상의 표면은 비결정질화하여 평탄화할 수 있다.
하부 전극의 1층 이상의 표면은 비결정질화하는 동시에 이러한 비결정질물로 표면의 오목 부분을 매몰하여 평탄화할 수 있다. 하부 전극의 1층 이상의 표면은 당해 표면으로부터 깎인 재료 자체로 오목 부분을 매몰한 다음, 표면의 일부 또는 전부를 비결정질화하여 평탄화할 수 있다. 하부 전극의 1층 이상, 적어도 이의 표면은 다결정 구조를 가지며 결정립 형상이, 예를 들면, 주상 결정립 구조, 돌담 모양 결정립 구조 등의 어느 하나의 형태를 갖는다.
본 발명에 따른 캐패시터 소자는 하부 전극, 유전체 막 및 상부 전극으로 이루어진 캐패시터 소자이며 하부 전극의 유전체 막과 접하는 표면이 당해 표면을 구성하고 있는 재료 자체를 가공하여 평탄화하는 구성으로 한다. 하부 전극의 유전체 막과 접하는 표면은 당해 표면으로부터 깎인 재료 자체로 표면의 오목 부분을 매몰하여 평탄화할 수 있다. 본 발명에 따른 캐패시터 소자는 하부 전극, 유전체 막 및 상부 전극으로 이루어진 캐패시터 소자이며 하부 전극의 유전체 막과 접하는 표면은 비결정질화하여 평탄화할 수 있다. 하부 전극의 유전체 막과 접하는 표면은 비결정질화하는 동시에 이러한 비결정질물로 표면의 오목 부분을 매몰하여 평탄화할 수 있다. 하부 전극의 유전체 막과 접하는 표면은 당해 표면으로부터 깎인 재료 자체로 표면의 오목 부분을 매몰한 다음, 표면의 일부 또는 전부를 비결정질화하여 평탄화할 수 있다. 본 발명에 따른 캐패시터 소자는 하부 전극, 유전체 막 및 상부 전극으로 이루어진 캐패시터 소자이며 하부 전극의 유전체 막과 접하는 평탄화한 후의 표면에 반응 가스로 반응층이 형성되는 구성으로 한다. 하부 전극의 유전체 막과 접하는 표면의 반응층은 상기한 하부 전극 표면을 깎고 당해 절삭된 재료 자체로 표면의 오목 부분을 매몰하여 평탄화한 후 또는 하부 전극 표면을 비결정질화하여 평탄화한 후 또는 하부 전극 표면을 비결정화하는 동시에 비결정질물로 표면의 오목 부분을 매몰하여 평탄화한 후 또는 하부 전극 표면에서 깎인 재료 자체로 표면의 오목 부분을 매몰한 다음, 표면을 비결정질화하여 평탄화한 후의 하부 전극 표면에 형성할 수 있다. 상기한 하부 전극은 단층 구조 또는 적층 구조로 형성할 수 있다. 하부 전극의 적어도 유전체 막과 접하는 층, 적어도 이의 표면은 다결정 구조를 가지며 결정립 형상이, 예를 들면, 주상 결정립 구조, 돌담 모양 결정립 구조 등의 어느 하나의 형태를 갖는다.
하부 전극의 평탄화되는 층인 하부 전극의 1층 이상, 하부 전극의 적어도 유전체 막과 접하는 층은 금속 또는 금속원소의 조성을 갖는 화합물로 형성할 수 있다. 또한, 하부 전극의 1층 이상의 일부, 하부 전극의 적어도 유전체 막과 접하는 층의 일부를 금속 화합물로 형성할 수 있다.
본 발명에 따른 캐패시터 소자의 제조방법은 단층 구조 또는 적층 구조의 하부 전극의 1층 이상의 표면을 당해 표면 자체의 가공으로 평탄화하는 공정과 하부 전극 위에 유전체 막 및 상부 전극을 형성하는 공정을 갖는다. 하부 전극의 1층 이상은 다결정 구조를 가지며, 결정립 형상이, 예를 들면, 주상 결정립 구조, 돌담 모양 결정립 구조 등의 어느 하나의 형태를 갖는다. 하부 전극은 1층 이상을 금속 또는 금속원소의 조성을 갖는 화합물을 퇴적하거나 하부 전극의 1층의 일부를 금속 화합물로 퇴적하며 형성할 수 있다. 본 발명에서는 기판 위에 퇴적된 하부 전극의 1층 이상의 표면의 요철을 표면을 구성하고 있는 재료 자체를 가공하여 완화한다. 하부 전극을 다층으로 이루어진 적층 구조로 퇴적하는 경우, 중간층 또는 각 층마다 이의 표면의 요철을 완화하도록 할 수 있거나 최상층의 표면의 요철을 완화하도록 할 수 있다.
하부 전극층의 표면의 요철을 완화, 즉 평탄화하기 위한 표면처리로서는 예를 들면, 플라스마 중의 플라스마 입자를 이용하는 표면처리, 보다 상세하게는 하부 전극 표면에 대하여 플라스마 입자를 비스듬하게 입사할 수 있도록 플라스마를 생성하여 실시하는 표면처리 또는 이온 빔에 의한 이온을 이용하는 표면처리, 보다 상세하게는 하부 전극 표면에 대하여 이온 빔을 비스듬하게 입사하도록 하여 표면처리를 실시하여 요철 표면의 볼록 부분을 깎고 이의 깎여진 하부 전극층의 일부를 표면의 오목 부분에 매몰하도록 한다.
보다 상세하게는
(1) 유전체 막과 접하는 계면의 요철에 표면처리를 실시한다.
(2) 또한, 하부 전극이 적층 구조인 경우에는 하부 전극과 유전체 막이 접하는 계면 이외의 중간층 또는 각 층의 결정립 형상 또는 블록의 요철에 표면처리를 실시할 수 있다.
(3) 또한, (1)과 (2)를 조합한 표면처리를 실시할 수 있다.
하부 전극층의 표면처리는 RIE(Reactive Ion Etching) 장치 또는 이온 주입장치를 사용하고 희귀 가스 이온을 비스듬하게 입사하는 기술을 사용하여 물리적인 희귀 가스 이온의 스퍼터·에칭에 의해 평활화할 수 있다. 이러한 기술은 종래부터 사용되고 있는 반도체 장치의 배선층을 구성하는 층간 절연막의 평활화 또는 콘택트 호울의 단 차이 부분에 테이퍼면을 형성하기 위한 Ar 스퍼터·에칭법을 응용한 것이다.
플라스마 중의 플라스마 입자를 이용하는 표면처리에서는 무(無)자장 평행 평판형 RIE장치 또는 ECR(Electron Cyclotron Resonance)형 RIE장치 또는 자장 어시스트형 RIE 장치를 사용하는 것이 바람직하다. 또한, 희귀 가스는 예를 들면, He 가스, Ne 가스, Ar 가스, Kr 가스, Xe 가스, Rn 가스 중의 1종 또는 복수종의 희귀 가스를 사용하는 것이 바람직하다.
이온 빔에 의한 이온을 이용하는 표면처리는 이온 주입법에 의해 할 수 있다. 또한, 이온 주입법에 의한 표면처리는 희귀 가스 이온, 예를 들면, He 이온, Ne 이온, Ar 이온, Kr 이온, Xe 이온, Rn 이온 중의 1종 또는 복수종의 희귀 가스를 사용하는 것이 바람직하다. 또는 하부 전극을 구성하고 있는 재료의 원소 이온을 사용할 수도 있다. 하부 전극을 구성하고 있는 재료의 원소 가스와 희귀 가스의 혼합가스를 사용할 수도 있다. 희귀 가스, 특히 Ar 가스와 불활성 가스(N을 포함한다)의 혼합가스를 사용할 때에는 플라스마화가 용이해진다.
기타 하부 전극층의 표면의 요철을 완화, 즉 평탄화하기 위한 표면처리로서는, 예를 들면, 하부 전극층의 요철 표면을 이온으로 두드려서 비결정질화하여 평탄화하도록 할 수 있다. 이 때의 이온으로서는 하부 전극의 재료를 구성하는 원소의 이온을 사용할 수 있다. 또한, 비결정질화하는 동시에 이와 같이 비결정질화된 일부가 표면의 오목 부분에 매몰되며 하부 전극층의 표면을 평탄화하도록 할 수 있다. 또한, 하부 전극층의 요철 표면을 우선 상기한 바와 같이 플라스마 중의 플라스마 입자를 이용하거나 이온 빔에 의한 이온을 이용하여 볼록 부분을 깎아 표면의 오목 부분에 매몰한 다음. 하부 전극층의 표면의 일부 또는 전부를 비결정질화하여 평탄화하도록 할 수 있다.
하부 전극의 표면처리로서는 또한 하부 전극의 유전체 막과 접하는 요철 표면을 할로겐 가스를 사용하지 않는 반응 가스, 예를 들면, 질소 가스, 산소 가스, 또는 질소나 산소를 함유하는 가스(NH3) 등의 반응 가스에 의해 반응시키면서 요철을 완화(소위 평탄화)할 수 있다. 이때에 하부 전극의 표면에는 반응층이 형성된다. 하부 전극이, 예를 들면, TiN으로 형성되어 있으면 반응층으로서는 TiN, TiO 또는 TiON의 층이 된다. 하기한 기타 전극재료의 경우에도 질소, 산소, 또는 질소와 산소를 함유하는 반응층이 형성된다. 반응 가스로서 하부 전극의 표면을 구성하고 있는 재료의 원소 가스를 사용하여 반응층을 형성하는 것이 바람직하다. 하부 전극의 평탄화 공정 후에 하부 전극의 표면에 반응층을 형성하도록 할 수 있다.
이러한 반응층은 유전체 막과 하부 전극의 반응을 억제할 수 있다.
하부 전극을 평탄화하는 공정과 그 위에 유전체 막을 형성하는 공정 또는 하부 전극을 평탄화하는 공정과 그 위에 반응층을 형성하는 공정과 반응층 위에 유전체 막을 형성하는 공정을 대기에 노출하지 않고 감압 대기 하에 연속적으로 실시할 수 있다.
하부 전극의 평탄화되는 층, 예를 들면, 하부 전극의 1층 이상 또는 하부 전극이 적어도 유전체층과 접하는 층의 전극재료로서는 Al, W, Mo, Co, Ti, Ta, Cu, Pt, Ru, Rh, Pd, Os, Ir의 금속과 이들 금속의 실리사이드 화합물, 이들 금속의 탄소 화합물, 이들 금속의 질소 화합물, 이들 금속의 산소 화합물 및 이들 금속의 금속간 화합물로 이루어진 그룹으로부터 선택되는 적어도 어느 하나의 재료, 즉 본 그룹에서 선택하는 1종 또는 복수종의 재료를 사용하는 것이 바람직하다.
유전체 막의 재료로서는 전이금속 산화물 또는 Ti 산화바륨계 화합물 또는 이의 치환 화합물(Ba, Sr, Bi, Pb, Ca)·(Ti, Zr, Sn) 산화 화합물로 이루어진 그룹으로부터 선택되는 적어도 어느 하나의 재료, 즉 본 그룹에서 선택하는 1종 또는 복수종의 재료를 사용하는 것이 바람직하다. 유전체 막의 막 두께는 1OOnm 이하로 할 수 있다.
상부 전극을 구성하는 전극재료로서는, 예를 들면, 하부 전극과 같은 재료를 사용할 수 있다.
캐패시터 소자를 구성하는 하부 전극의 1층 이상에서 금속 또는 금속원소의 조성을 갖는 화합물 또는 일부 표면이 금속 화합물로 퇴적된 표면에서는 다결정 구조를 가지며 요철 형상으로 되어 있다. 예를 들면, 하부 전극의 유전체 막과 접하는 층의 표면은 다결정 구조를 가지며 요철 형상으로 되어 있다. 본 발명에서는 이러한 표면이 표면을 구성하고 있는 재료 자체를 가공하여 평탄화되므로 하부 전극 위에 형성되는 유전체 막의 막 두께가 균일해지며 리크 전류의 감소, 고용량화 및 유전체 막질의 균질성화를 도모할 수 있다.
캐패시터 소자의 제조방법에서 금속 또는 금속원소의 조성을 갖는 화합물 또는 일부 표면이 금속 화합물로 하부 전극의 1층 이상을 퇴적하면 이러한 1층의 표면은 다결정 구조를 갖는 요철 형상으로 되어 있다. 본 발명은 퇴적후에 당해 층의 표면을 당해 표면의 재료 자체를 가공하여 평탄화하므로 결정립 형상 또는 블록 을 대표로 하는 요철 표면이 평활해진다. 예를 들면, 유전체 막에 접하는 면을 이와 같이 평탄화하거나 중간 층의 면을 평탄화하며 이후의 층을 요철이 적은 재료층으로 형성하면 평탄화된 하부 전극 위에 형성된 유전체 막은 막 두께가 균일해지며 고집적화, 고용량화에 따르는 유전체 막의 박막화를 달성할 수 있다.
상기한 본 발명에 따르면 하부 전극이 단층 구조 또는 다층 구조를 가지며 이의 결정립 형상이 주상 또는 돌담 모양 등의 어떤 결정립 형상으로 구성되어 있어도 플라스마 중의 플라스마 입자를 이용하는 표면처리 또는 이온 빔에 의한 이온을 이용하는 표면처리에 의해 하부 전극의 결정립 형상 또는 블록을 대표로 하는 요철의 표면을 평활화할 수 있다. 하부 전극이 다층 구조인 경우, 적어도 1층, 예를 들면, 최상층을 표면처리할 때에는 하부 전극의 결정립 형상 또는 블록을 대표로 하는 요철의 표면을 평활화할 수 있다. 또는 중간의 1층을 표면처리할 때에는 그 위의 층을 요철이 적은 전극재료, 예를 들면, 폴리실리콘 등의 금속계 이외의 전극재료로 형성함으로써 하부 전극의 결정립 형상 또는 블록을 대표로 하는 요철의 표면을 평활화할 수 있다. 또한, 다층 구조의 경우, 예를 들면, 폴리실리콘 등의 금속계 이외의 전극재료로 일부의 층을 구성할 수 있다.
또한, 상기한 하부 전극의 요철 표면에 대해 하부 전극의 전극재료를 구성하는 원소의 이온을 박아 넣어 표면을 비결정질화하거나 비결정질화하는 동시에 이러한 비결정질 물질로 결정립계의 오목 부분을 매몰함으로써 하부 전극의 결정립 형상 또는 블록을 대표로 하는 요철의 표면을 평활화할 수 있게 된다. 또한, 플라스마 중의 플라스마 입자를 이용하는 표면처리 또는 이온 빔에 의한 이온을 이용하는 표면처리에 의해 하부 전극 표면의 요철을 완화하며, 완화된 표면측을 비결정질화해도 평활화할 수 있다. 이온 빔에 의한 이온을 이용하는 표면처리에서 하부 전극을 구성하고 있는 재료의 원소 이온을 사용하는 경우, 평탄화된 하부 전극 표면은 재질적으로 변하는 경우가 없으므로 캐패시터 소자로서 특성의 변동 등이 없으며 매우 바람직하다.
하부 전극의 1층 이상의 표면 또는 하부 전극의 유전체 막과 접하는 면이 하부 전극과 동일한 재료로 평탄화될 때에는 다른 저항 등의 전기적 특성을 변화시키지 않거나 유전체 막과의 반응 변화가 생기지 않으며 캐패시터 소자로서의 신뢰성을 유지할 수 있다.
따라서, 고집적화, 고용량화에 따르는 유전체 막의 박막화를 달성할 수 있으며 캐패시터 소자의 용량 저하, 리크 전류의 증가, 막질의 균질성 악화가 없는 캐패시터 소자를 구성할 수 있다. 본 캐패시터 소자는, 예를 들면, 반도체 집적장치에 탑재하는 캐패시터 소자에 적용하는 데 적절하다.
또한, 상기한 하부 전극의 요철 표면에 할로겐 가스를 사용하지 않는 반응 가스, 예를 들면, 질소 가스, 산소 가스, 또는 질소와 산소를 함유하는 가스를 공급하며 하부 전극 표면과 반응시킴으로써 요철을 완화하며 하부 전극의 결정립 형상 또는 블록을 대표로 하는 요철의 표면을 평활화할 수 있다. 또한, 하부 전극 표면에 반응층을 형성함으로써 이후에 형성되는 유전체 막과 하부 전극과의 불필요한 반응이 저지되며 유전체 막의 계면에서의 변질이 회피되며 결과적으로 용량치의 안정화, 신뢰성이 향상된다. 하부 전극의 유전체 막과 접하는 표면에 반응층을 형성할 때, 하부 전극을 구성하고 있는 재료의 원소 가스를 반응 가스로서 사용하는 경우에는 미결합종과 반응하여 표면 전체면에 반응층이 형성되는 동시에 반응층 자체가 하부 전극 표면과 재질적으로 변하는 일이 없으므로 캐패시터 소자로서의 특성의 변동 등이 없으며 매우 바람직하다. 따라서, 상기와 같이 고집적화, 고용량화에 따르는 유전체 막의 박막화를 달성할 수 있으며 또한 신뢰성이 높은 캐패시터 소자를 제공할 수 있다. 본 캐패시터 소자는, 예를 들면, 반도체 집적장치에 탑재하는 캐패시터 소자에 적용하는 데 적절하다.
본 발명에 관한 캐패시터 소자에 따르면 단층 구조 또는 적층 구조를 갖는 하부 전극의 1층 이상의 표면이 이러한 면을 구성하고 있는 재료 자체를 가공하여 평탄화되므로 하부 전극 위의 유전체 막을 균일하게 형성할 수 있다. 따라서, 고집적화, 고용량화에 따르는 유전체 막의 박막화를 할 수 있게 하며 용량 저하, 리크 전류의 증가, 유전체 막질의 균질성 악화가 없는 신뢰성이 높은 캐패시터 소자를 제공할 수 있다.
하부 전극의 1층 이상의 표면을 당해 면에서 깎인 재료 자체로 면의 결정립계 오목 부분을 매몰하여 평탄화할 때에는 하부 전극재료 자체를 변질시키지 않고서 하부 전극 위의 유전체 막을 균일하게 형성할 수 있다. 하부 전극의 적어도 1층의 표면을 비결정질화하여 평탄화할 때에는 하부 전극재료 자체를 변질시키지 않고서 하부 전극 위의 유전체 막을 균일하게 형성할 수 있다. 하부 전극의 1층 이상의 표면을 비결정질화하는 동시에 이러한 비결정질물로 면의 결정립계 오목 부분을 매몰하여 평탄화하는 경우, 하부 전극재료 자체를 변질시키지 않으면서 하부 전극 위의 유전체 막을 균일하게 형성할 수 있다. 하부 전극의 1층 이상의 표면을 당해 면에서 깎인 재료 자체로 결정립계 오목 부분을 매몰한 후에 비결정질화하여 평탄화하는 경우, 하부 전극재료 자체를 변질시키지 않으면서 하부 전극 위의 유전체 막을 균일하게 형성할 수 있다. 따라서, 고집적화, 고용량화에 따르는 유전체 막의 박막화를 할 수 있으며 용량 저하, 리크 전류의 증가, 유전체 막질의 균질성 악화가 없는 신뢰성이 높은 캐패시터 소자를 제공할 수 있다.
본 발명에 따르는 캐패시터 소자에 따르면 하부 전극의 유전체 막과 접하는 면이 이러한 면을 구성하고 있는 재료 자체를 가공하여 평탄화되어 있으므로 하부 전극 위의 유전체 막을 균일하게 형성할 수 있다. 따라서, 고집적화, 고용량화에 따르는 유전체 막의 박막화를 할 수 있게 하며 용량 저하, 리크 전류의 증가, 유전체 막 균질성 악화가 없는 신뢰성이 높은 캐패시터 소자를 제공할 수 있다.
하부 전극의 유전체 막과 접하는 면을 이러한 면에서 깎인 재료 자체로 면의 오목 부분을 매몰하여 평탄화하는 경우, 하부 전극재료 자체를 변질시키지 않으면서 하부 전극 위의 유전체 막을 균일하게 형성할 수 있다. 하부 전극의 유전체 막과 접하는 면을 비결정질화하여 평탄화하는 경우, 하부 전극재료 자체를 변질시키지 않으면서 하부 전극 위의 유전체 막을 균일하게 형성할 수 있다. 하부 전극의 유전체 막과 접하는 면을 비결정질화하는 동시에 이러한 비결정질로 면의 오목 부분을 매몰하여 평탄화하는 경우, 하부 전극재료 자체를 변질시키지 않으면서 하부 전극 위의 유전체 막을 균일하게 형성할 수 있다. 하부 전극의 유전체 막과 접하는 면을 이러한 면에서 깎인 재료 자체로 면의 오목 부분을 매몰한 후에 비결정질화하여 평탄화하는 경우, 하부 전극재료 자체를 변질시키지 않으면서 하부 전극 위의 유전체 막을 균일하게 형성할 수 있다. 따라서, 고집적화, 고용량화에 따르는 유전체 막을 박막화할 수 있으며 용량 저하, 리크 전류의 증가, 유전체 막질의 균질성 악화가 없는 신뢰성이 높은 캐패시터 소자를 제공할 수 있다.
하부 전극의 유전체 막과 접하는 평탄화된 면에 반응 가스로 반응층을 형성하는 경우, 하부 전극 위의 유전체 막을 균일하게 형성할 수 있는 동시에 반응층에서 하부 전극과 유전체 막 사이에서 불필요한 반응이 저지되며 유전체 막의 계면에서의 변질을 회피할 수 있으며 용량을 변동시키는 일이 없다. 따라서, 동일하게 고집적화, 고용량화에 따르는 유전체 막을 박막화할 수 있으며 용량 저하, 용량의 변동, 리크 전류의 증가, 유전체 막질의 균질성 악화가 없는 신뢰성이 높은 캐패시터 소자를 제공할 수 있다.
하부 전극의 1층 이상의 표면 또는 하부 전극의 유전체와 접하는 면이 하부 전극과 동일한 재료로 평탄화될 때에는 하부 전극의 저항 등의 전기적 특성을 변화시키지 않거나 유전체 막과의 반응변화가 생기지 않으며 캐패시터 소자로서의 신뢰성을 유지할 수 있다.
본 발명에 따른 캐패시터 소자의 제조방법에 따르면 단층 구조 또는 적층 구조의 하부 전극의 1층 이상의 표면, 바람직하게는 적어도 유전체와 접하는 면을 당해 표면 자체의 가공으로 평탄화하며 하부 전극 위에 순차적으로 유전체 막 및 상부 전극을 형성하므로 하부 전극 위의 유전체 막을 균일하게 형성할 수 있고, 고집적화, 고용량화에 따르는 유전체 막을 박막으로 형성할 수 있으며, 용량 저하, 리크 전류의 증가, 유전체 막질의 균질성 악화가 없는 신뢰성이 높은 캐패시터 소자를 제조할 수 있다.
하부 전극의 1층 이상의 표면, 바람직하게는 적어도 유전체 막과 접하는 면을 이러한 면에서 깎인 재료 자체로 면의 오목 부분을 매몰하여 평탄화하는 경우, 하부 전극재료 자체를 변질시키지 않으면서 하부 전극 위의 유전체 막을 균일하게 형성할 수 있다. 하부 전극의 1층 이상의 표면, 바람직하게는 적어도 유전체 막과 접하는 면을 비결정질화하여 평탄화하는 경우, 하부 전극재료 자체를 변질시키지 않으면서 하부 전극 위의 유전체 막을 균일하게 형성할 수 있다. 하부 전극의 1층 이상의 표면, 바람직하게는 적어도 유전체 막과 접하는 면을 비결정질화하는 동시에 이러한 비결정질로 면의 오목 부분을 매몰하여 평탄화하는 경우, 하부 전극재료 자체를 변질시키지 않으면서 하부 전극 위의 유전체 막을 균일하게 형성할 수 있다. 하부 전극의 1층 이상의 표면, 바람직하게는 적어도 유전체 막과 접하는 면을 이러한 면에서 깎인 재료 자체로 면의 오목 부분을 매몰한 후에 비결정질화하여 평탄화하는 경우, 하부 전극재료 자체를 변질시키지 않고서 하부 전극 위의 유전체 막을 균일하게 형성할 수 있다. 따라서, 고집적화, 고용량화에 따르는 유전체 막의 박막을 형성할 수 있으며 용량 저하, 리크 전류의 증가, 유전체 막질의 균질성 악화가 없는 신뢰성이 높은 캐패시터 소자를 제조할 수 있다.
하부 전극의 유전체 막과 접하는 평탄화된 면에 반응 가스로 반응층을 형성하는 경우, 하부 전극 위의 유전체 막을 균일하게 형성할 수 있는 동시에 반응층에서 하부 전극과 유전체 막 사이에서 불필요한 반응이 저지되며 유전체 막의 계면에서의 변질을 회피할 수 있으며 용량을 변동시키는 일이 없다. 따라서, 동일하게 고집적화, 고용량화에 따르는 유전체 막의 박막 형성을 할 수 있게 하며, 용량 저하, 용량의 변동, 리크 전류의 증가, 유전체 막질의 균질성 악화가 없는 신뢰성이 높은 캐패시터 소자를 제조할 수 있다.
플라스마 중의 플라스마 입자를 이용하는 표면처리 또는 이온 빔에 의한 이온을 이용하는 표면처리에서 하부 전극의 표면을 깍아서 결정립계 오목 부분을 매몰하여 평탄화할 때에는 평탄화를 양호하게 할 수 있다. 플라스마 중의 플라스마 입자를 이용하는 표면처리에서 희귀 가스를 사용함으로써 전극재료의 재질에 영향을 주지 않으면서 양호하게 평탄화할 수 있다.
이온 빔에 의한 이온을 이용하는 표면처리에서 희귀 가스 이온 또는 하부 전극을 구성하고 있는 재료의 원소 이온을 사용함으로써 전극재료의 재질에 영향을 주지 않으면서 양호하게 평탄화할 수 있다.
하부 전극은 단층 구조 또는 다층 구조로 구성할 수 있다. 본 발명은 하부 전극의 1층 이상이 다결정 구조를 가지며 결정립 형상이 주상, 돌담 모양, 기타 등의 어느 하나의 형태로 퇴적된 하부 전극의 유전체 막과 접하는 면을 정밀도가 양호하게 평탄화할 수 있다.
또한, 하부 전극의 1층 이상이 금속, 금속원소의 조성을 갖는 화합물로 구성되는 경우 또는 하부 전극의 층들 중 하나 이상의 일부가 금속 화합물로 구성되는 경우, 이의 유전체 막과 접하는 면을 정밀도가 양호하게 평탄화할 수 있다.
또한, 하부 전극을 평탄화하는 공정과 그 위에 유전체 막을 형성하는 공정 또는 하부 전극을 평탄화하는 공정과 그 위에 반응층을 형성하는 공정과 반응층 위에 유전체 막을 형성하는 공정을 대기에 노출하지 않고 감압 대기 하에 연속적으로 실시하는 것으로 막 두께의 균일성 및 막질이 우수한 유전체 막이 수득된다.
본 발명은 MlM형 캐패시터 소자 및 이의 제조방법에 적용하는 데 적절하다.
도 1A 내지 도 1C는 본 발명에 따른 캐패시터 소자의 제1 실시 형태에 따른 제조공정도(기 1)이다.
도 2D 내지 도 2E는 본 발명에 따른 캐패시터 소자의 제1 실시 형태에 따른 제조공정도(기 2)이다.
도 3A 내지 도 3C는 본 발명에 따른 캐패시터 소자의 제2 실시 형태에 따른 제조공정도(기 1)이다.
도 4D 내지 도 4E는 본 발명에 따른 캐패시터 소자의 제2 실시 형태에 따른 제조공정도(기 2)이다.
도 5A 내지 도 5B는 본 발명에 따른 캐패시터 소자의 제3 실시 형태에 따른 제조공정도(기 1)이다.
도 6C 내지 도 6D는 본 발명에 따른 캐패시터 소자의 제3 실시 형태에 따른 제조공정도(기 2)이다.
도 7E 내지 도 7F는 본 발명에 따른 캐패시터 소자의 제3 실시 형태에 따른 제조공정도(기 3)이다.
도 8A 내지 도 8C는 본 발명에 따른 캐패시터 소자의 제4 실시 형태에 따른 제조공정도(기 1)이다.
도 9D 내지 도 9E는 본 발명에 따른 캐패시터 소자의 제4 실시 형태에 따른 제조공정도(기 2)이다.
도 10A 내지 도 10C는 본 발명에 따른 캐패시터 소자의 제5 실시 형태에 따른 제조공정도(기 1)이다.
도 11D 내지 도 11E는 본 발명에 따른 캐패시터 소자의 제5 실시 형태에 따른 제조공정도(기 2)이다.
도 12A 내지 도 12C는 본 발명에 따른 캐패시터 소자의 제6 실시 형태에 따른 제조공정도(기 1)이다.
도 13D 내지 도 13F는 본 발명에 따른 캐패시터 소자의 제6 실시 형태에 따른 제조공정도(기 2)이다.
도 14A 내지 도 14C는 본 발명에 따른 캐패시터 소자의 제7 실시 형태에 따른 제조공정도(기 1)이다.
도 15D 내지 도 15F는 본 발명에 따른 캐패시터 소자의 제7 실시 형태에 따른 제조공정도(기 2)이다.
도 16A 내지 도 16C는 본 발명에 따른 캐패시터 소자의 제8 실시 형태에 따른 제조공정도(기 1)이다.
도 17D 내지 도 17F는 본 발명에 따른 캐패시터 소자의 제8 실시 형태에 따른 제조공정도(기 2)이다.
도 18은 본 발명의 실시 형태에서 사용하는 무자장 평행 평판형 RIE 장치를 도시한 개략 구성도이다.
도 19는 본 발명과 종래의 캐패시터 소자의 리크 전류 특성의 비교도이다.
도 20은 주상 결정립 구조의 하부 전극을 도시한 구성도이다.
도 21은 돌담 모양 결정립 구조의 하부 전극을 도시한 구성도이다.
도 22는 돌담 모양 결정립 구조와 주상 결정립 구조의 적층 구조의 하부 전극을 도시한 구성도이다.
도 23A 내지 도 23C는 주상 결정립 구조의 하부 전극 위에 막 두께를 변경하여 형성할 때의 유전체 막 표면의 상태를 도시한 구성도이다.
도 24A 내지 도 24C는 돌담 모양 결정립 구조의 하부 전극 위에 막 두께를 변경하여 형성할 때의 유전체 막 표면의 상태를 도시한 구성도이다.
도 25는 본 발명에 따른 캐패시터 소자의 제조에 사용되는 멀티 챔버방식의 처리장치의 개략도이다.
발명을 실시하기 위한 최선의 형태
다음에 본 발명의 실시 형태에 관해서 도면을 참조하여 설명한다.
제1 실시 형태
우선, 도 18을 참조하며 하부 전극의 표면을 평탄화할 때에 사용하는 무자장 평행 평판형 RIE 장치에 관해서 설명한다.
무자장 평행 평판형 RIE 장치(41)는 진공 흡인되는 반응실(42)을 가지며 반응실(42) 내에 피처리 기판(43)(예: 반도체 웨이퍼)을 적재하는 시료대를 겸한 하부 전극(44)과 이러한 하부 전극(44)에 평행하게 마주 보며, 예를 들면, 처리 가스의 공급부를 겸한 상부 전극(45)이 배치되며 하부 전극(44)에 정합기(46)를 통해 고주파 전원(47)으로부터 소요의 고주파 바이어스가 인가되며 상부 전극(45)에 접지 전위가 인가되도록 구성된다. 반응실(42)에는 밸브(51), (52)를 개재시켜 고진공 배기펌프(48) 및 조(粗)흡인 펌프(49)가 접속되며 조흡인 펌프(49)를 동작한 다음, 고진공 배기펌프(48)를 동작함으로써 반응실(42) 내가 고진공으로 되도록 구성된다. 처리 가스(53)는 밸브(54)를 개재시켜 가스 공급부를 겸한 상부 전극(45)에서 반응실(42)내로 공급되도록 이루어진다.
이러한 무자장 평행 평판형 RIE 장치(41)에서는 하부 전극(44)과 상부 전극(45) 사이에 소요의 고주파 바이어스가 주어지며 처리 가스(53)가 공급되면 반응실(42) 내에 플라스마가 발생하며 플라스마 중의 이온에 의해 상부 전극(44) 위의 피처리 기판(43)이 에칭된다.
본 실시 형태에서는 도 1A에 도시된 바와 같이 기판, 예를 들면, 반도체 집적장치를 구성하는 반도체 기판(도시되지 않음)에 절연막으로서, 예를 들면, SiO2막(11)을 형성하며 이러한 SiO2 막(11) 위에 하부 전극의 배선층으로서 주상의 결정립 형상을 갖는 막 두께 50nm 정도의 TiN 층(12)을 스퍼터링법으로써 형성한다. 이때에 상기에 도시된 바와 같이 하부 전극의 TiN 층(12)의 표면(12a)에는 주상의 결정립 형상에 기인한 요철이 보인다.
그 다음, 무자장 평행 평판형 RIE 장치(41)를 사용하여 하기 조건에서 하부 전극의 TiN 층(12) 표면의 평활화를 실시한다.
조건
가스 유량 Ar 가스 200sccm
압력 46.OPa
RF 바이어스 4.9W/cm2
처리시간 30sec
상기 조건에서는 도 1B에 도시된 바와 같이 할로겐 가스를 대표로 하는 에칭 가스를 사용하지 않으며 희귀 가스를 사용하여 플라스마 중의 Ar 이온(13)에 의해 표면 근방의 요철을 물리적으로 스퍼터·에칭한다(즉, 표면의 볼록 부분을 깎는다). 이러한 스퍼터·에칭에서 하부 전극인 TiN 층(12)의 표면의 요철이 완화되며 결정립계의 오목 부분에서 볼록 부분으로부터 에칭된 TiN 물질(14)이 매몰되며, 도 1C에 도시된 바와 같이 표면(12a)이 평활화된다. 볼록 부분에서 에칭된 TiN 물질(14)은 하부 전극(12)의 일부로 된다. 또한, 표면 근방의 요철 부분의 에칭이므로 하부 전극(12)의 막 두께가 크게 변하는 경우는 없다.
그 다음, 도 2D에 도시된 바와 같이 하부 전극(12)의 표면 위에 유전체 막으로 되는, 예를 들면, 두께 30nm의 Ta2O5 막(15)을 플라스마 CVD법에 의해 형성한다. 플라스마 중의 플라스마 입자를 이용하는 표면처리에 의해 평활화된 하부 전극(12) 위의 유전체 막(15)은 균일하게 퇴적된다.
그 다음, 도 2E에 도시된 바와 같이 유전체 막(15) 위에 상부 전극(16)을 형성하며 목적하는 캐패시터 소자(17)를 수득한다.
이러한 캐패시터 소자(17)의 리크 전류 특성을 도 19의 곡선(a)에 도시한다. 본 실시예의 캐패시터 소자(17)는 도 8의 곡선(b)에 도시된 종래의 캐패시터 소자와 비교하여 각별히 리크 전류가 억제되어 있다.
제2 실시 형태
도 3A에 도시된 바와 같이 기판, 예를 들면, 반도체 집적장치를 구성하는 반도체 기판(도시되지 않음)에 절연막으로서, 예를 들면, Si02 막(11)을 형성하고, SiO2 막(11) 위에 하부 전극의 배선층으로서 돌담 모양의 결정립 형상을 갖는 막 두께 50nm 정도의 AlSi 층(19)을 스퍼터링법으로써 형성한다. 이때에 상기에 도시된 바와 같이 이러한 하부 전극의 AlSi 층(19)의 표면(19a)에는 돌담 모양의 결정립 형상에 기인한 요철이 보인다.
그 다음, 제1 실시 형태와 동일한 조건으로 무자장 평행 평판형 RIE 장치(41)를 사용하여 하부 전극의 금속계 재료가 돌담 모양의 결정립 형상을 갖는 AlSi 층(19)의 표면처리를 실시한다. 도 3B에 도시된 바와 같이 플라스마 중의 Ar 이온(13)에 의해 표면 근방의 요철을 물리적으로 스퍼터·에칭한다(즉, 표면의 볼록 부분을 깎는다). 이러한 스퍼터·에칭에서 하부 전극인 AlSi 층(19)의 표면의 요철이 완화되며 결정립계의 오목 부분에서 볼록 부분으로부터 에칭된 AlSi 물질(20)이 매몰되며 도 3C에 도시된 바와 같이 표면(19a)이 평활화된다. 볼록 부분에서 에칭된 AlSi 물질(20)은 하부 전극(19)의 일부로 된다. 또한, 표면 근방의 요철 부분의 에칭이므로 하부 전극(19)의 막 두께가 크게 변하는 경우는 없다.
그 다음, 제1 실시 형태와 동일하게 도 4D에 도시된 바와 같이 하부 전극(19)의 표면 위에 유전체 막으로 이루어진, 예를 들면, 두께 30nm의 Ta2O5 막(15)을 플라스마 CVD법에 의해 형성한다. 플라스마 중의 플라스마 입자를 이용하는 표면처리에 의해 평활화된 하부 전극(19) 위의 유전체 막(15)은 균일하게 퇴적된다.
그 다음, 도 4E에 도시된 바와 같이 유전체 막(15) 위에 상부 전극(16)을 형성하며 목적하는 캐패시터 소자(21)를 수득한다.
이러한 캐패시터 소자(21)에서도 하부 전극(19) 위의 유전체 막(15)이 균일한 막 두께로 퇴적되며 종래의 캐패시터 소자와 비교하여 각별히 리크 전류가 억제된다.
제3 실시 형태
본 실시 형태는 하부 전극이 금속계 재료의 적층 구조를 갖는 캐패시터 소자에 적용한 경우이다.
우선, 도 5A에 도시된 바와 같이 기판, 예를 들면, 반도체 집적장치를 구성하는 반도체 기판(도시되지 않음)에 절연막으로서, 예를 들면, SiO2 막(11)을 형성하며, SiO2 막(11) 위에 하부 전극을 구성하는 1층째의 금속계 재료, 즉 돌담 모양의 결정립 형상을 갖는 AlSi 층(19)을 스퍼터링법으로 형성한다.
그 다음, 도 5B에 도시된 바와 같이 제1 실시 형태와 동일한 조건으로 무평행 평판형 RIE 장치(41)를 사용하여 돌담 모양의 결정립 형상을 갖는 AlSi 층(19)의 표면처리를 실시한다. 이러한 스퍼터·에칭에 의한 표면처리로 제2 실시 형태에서 설명한 바와 동일하게 AlSi 층(19)의 표면의 요철이 완화되며 결정립계의 오목 부분에서 볼록 부분으로부터 에칭된 AlSi 물질(20)이 매몰되며 표면이 평활화된다.
그 다음, 도 6C에 도시된 바와 같이 표면 평활화된 1층째의 AlSi 층(19) 위에 하부 전극을 구성하는 2층째의 금속계 재료, 즉 주상의 결정립 형상을 갖는 TiN 층(12)을 스퍼터링법으로 형성한다.
그 다음, 도 6D에 도시된 바와 같이 제1 실시 형태와 동일한 조건으로 무평행 평판형 RIE 장치를 사용하여 주상의 결정립 형상을 갖는 TiN 층(12)의 표면처리를 실시한다. 이러한 스퍼터·에칭에 의한 표면처리로 제1 실시 형태에서 설명한 바와 동일하게 TiN 층(12)의 표면의 요철이 완화되며 결정립계의 오목 부분에서 볼록 부분으로부터 에칭된 TiN 물질(14)이 매몰되며 표면이 평활화된다. 이러한 1층째의 AlSi층(19)과 2층째의 TiN 층(12)으로 하부 전극(23)을 구성한다.
그 다음, 제1 실시 형태와 동일하게 도 7E에 도시된 바와 같이 하부 전극(23)의 표면 위에 유전체 막으로 되는, 예를 들면, 두께 30nm의 Ta2O5 막(15)을 플라스마 CVD법에 의해 형성한다. 플라스마 중의 플라스마 입자를 이용하는 표면처리에 의해 평활화된 하부 전극(23) 위의 유전체 막(15)은 균일하게 퇴적된다.
그 다음, 도 7F에 도시된 바와 같이 유전체 막(15) 위에 상부 전극(16)을 형성하며 목적하는 캐패시터 소자(24)를 수득한다.
이러한 캐패시터 소자(24)에서도 하부 전극(23) 위의 유전체 막(15)이 균일한 막 두께로 퇴적되며 종래의 캐패시터 소자와 비교하여 각별히 리크 전류가 억제된다.
제4 실시 형태
도 8A에 도시된 바와 같이 기판, 예를 들면, 반도체 집적장치를 구성하는 반도체 기판(도시되지 않음)에 절연막으로서, 예를 들면, SiO2 막(11)을 형성하며 이러한 SiO2 막(11) 위에 하부 전극의 배선층으로서 주상의 결정립 형상을 갖는 막 두께 50nm 정도의 TiN 층(12)을 스퍼터링법으로써 형성한다. 이때에 상기에 도시된 바와 같이 이러한 하부 전극의 TiN 층(12)의 표면(12a)에는 주상의 결정립 형상에 기인한 요철이 보인다.
그 다음, 제1 실시 형태와 동일한 조건으로 처리시간을 60sec로 변경하며 무자장 평행 평판형 RIE 장치(41)를 사용하여 하부 전극의 금속계 재료가 주상의 결정립 형상을 갖는 TiN 층(12)의 표면처리를 실시한다. 도 8B에 도시된 바와 같이 플라스마 중의 Ar 이온(13)에 의해 표면 근방의 요철을 물리적으로 스퍼터·에칭한다. 제1 실시 형태의 경우보다 긴 처리시간으로 스퍼터·에칭을 실시함으로써 하부 전극인 TiN 층(12)의 표면의 요철이 완화되며 결정립계의 오목 부분에서 볼록 부분으로부터 에칭된 TiN 물질(14)이 매몰되며, TiN 층(12) 표면의 일부(25)가 비결정질화된다. 도 8C에 도시된 바와 같이 TiN 층(12) 표면이 평탄화된다.
볼록 부분에서 에칭된 TiN 물질(14) 및 TiN 층 표면의 비결정질화된 층(25)은 하부 전극의 일부로 된다. 또한, 표면 근방의 요철 부분의 에칭이므로 하부 전극의 막 두께가 크게 변하는 경우는 없다.
그 다음, 도 9D에 도시된 바와 같이 제1 실시 형태와 동일하게 하부 전극(12)의 표면 위에 유전체 막으로 되는, 예를 들면, 두께 30nm의 Ta2O5 막(15)을 플라스마 CVD법에 의해 형성한다. 플라스마 중의 플라스마 입자를 이용하는 표면처리에 의해 평활화된 하부 전극(12) 위의 유전체 막(15)은 균일하게 퇴적된다.
그 다음, 도 9E에 도시된 바와 같이 유전체 막(15) 위에 상부 전극(16)을 형성하며 목적하는 캐패시터 소자(31)를 수득한다.
이러한 캐패시터 소자(31)에서도 하부 전극(12) 위의 유전체 막(15)이 균일한 막 두께로 퇴적되며 종래의 캐패시터 소자와 비교하여 각별히 리크 전류가 억제된다.
제5 실시 형태
도 10A에 도시된 바와 같이 기판, 예를 들면, 반도체 집적장치를 구성하는 반도체 기판(도시되지 않음)에 절연막으로서, 예를 들면, SiO2 막(11)을 형성하며, SiO2 막(11) 위에 하부 전극의 배선층으로서 주상의 결정립 형상을 갖는 막 두께 50nm 정도의 TiN 층(12)을 스퍼터링법으로 형성한다. 이때에 상기에 도시된 바와 같이 하부 전극의 TiN 층(12)의 표면(12a)에는 주상의 결정립 형상에 기인한 요철이 보인다.
그 다음, 제1 실시 형태 및 제4 실시 형태와 동일한 조건으로 처리시간을 120sec로 변경하며 무자장 평행 평판형 RIE 장치(41)를 사용하여 하부 전극의 금속계 재료가 주상의 결정립 형상을 갖는 TiN 층(12)의 표면처리를 실시한다. 도 10B에 도시된 바와 같이 플라스마 중의 Ar 이온(13)에 의해 표면 근방의 요철을 물리적으로 스퍼터·에칭한다. 이러한 스퍼터·에칭에 의해 하부 전극인 TiN 층(12)의 표면의 요철이 완화되며 결정립계의 오목 부분에서 볼록 부분으로부터 에칭된 TiN 물질(14)이 매몰되고, 처리시간이 실시예 4의 경우보다 길어지는 것으로 TiN 층(12) 표면 자체가 비결정질화되며 도 10C에 도시된 바와 같이 TiN 층(12) 표면이 평탄화된다.
볼록 부분에서 에칭된 TiN 물질(14) 및 TiN 층 표면의 비결정질화된 층(33)은 하부 전극의 일부로 된다. 또한, 표면 근방의 요철 부분의 에칭이므로 하부 전극의 막 두께가 크게 변하는 경우는 없다.
그 다음, 도 11D에 도시된 바와 같이 제1 실시 형태와 동일하게 하부 전극(12)의 표면 위에 유전체 막으로 되는, 예를 들면, 두께 30nm의 Ta2O5 막(15)을 플라스마 CVD법에 의해 형성한다. 플라스마 중의 플라스마 입자를 이용하는 표면처리에 의해 평활화된 하부 전극(12) 위의 유전체 막(15)은 균일하게 퇴적된다.
그 다음, 도 11E에 도시된 바와 같이 유전체 막(15) 위에 상부 전극(16)을 형성하여 목적하는 캐패시터 소자(34)를 수득한다.
이러한 캐패시터 소자(34)에서도 하부 전극(12) 위의 유전체 막(l5)이 균일한 막 두께로 퇴적되며 종래의 캐패시터 소자와 비교하여 각별히 리크 전류가 억제된다.
제6 실시 형태
도 12A에 도시된 바와 같이 기판, 예를 들면, 반도체 집적장치를 구성하는 반도체 기판(도시되지 않음)에 절연막으로서 예를 들면, SiO2 막(11)을 형성하며, SiO2 막(11) 위에 하부 전극의 배선층으로서 주상의 결정립 형상을 갖는 막 두께 50nm 정도의 TiN 층(12)을 스퍼터링법으로 형성한다. 이때에 상기에 도시된 바와 같이 당해 하부 전극의 TiN 층(12)의 표면(12a)에는 주상의 결정립 형상에 기인한 요철이 보인다.
그 다음, 제1 실시 형태와 동일한 조건으로 무자장 평행 평판형 RIE 장치(41)를 사용하여 하부 전극의 금속계 재료가 주상의 결정립 형상을 갖는 TiN 층(12)의 표면처리를 실시한다. 도 12B에 도시된 바와 같이 플라스마 중의 Ar 이온(13)에 의해 표면 근방의 요철을 물리적으로 스퍼터·에칭한다(즉, 표면의 볼록 부분을 깎는다). 이러한 스퍼터·에칭에 의해 하부 전극인 TiN 층(12)의 표면의 요철이 완화되며 결정립계의 오목 부분에서 볼록 부분으로부터 에칭된 TiN 물질(14)이 매몰되며 도 12C에 도시된 바와 같이 TiN 층(12) 표면이 평탄화된다.
계속해서 무자장 평행 평판형 RIE 장치(41)를 사용하여 하기 조건에서 하부 전극인 TiN 층(12)의 평탄화된 표면에 반응층을 형성한다.
조건
가스 유량 N2 가스 50sccm
압력 46.0Pa
RF 바이어스 4.9W/cm2
처리시간 30sec
상기 조건에서는 도 12C에 도시된 바와 같이 할로겐 가스를 대표로 하는 에칭가스를 사용하지 않으며 반응 가스를 사용하여 플라스마 중의 N+ 이온(36)에 의해 물리적으로 스퍼터·에칭한다. 이러한 스퍼터·에칭에 의해 미결합종 Ti와 반응시켜 도 13D에 도시된 바와 같이 반응층(TiN 층)(37)을 형성한다.
볼록 부분에서 에칭된 TiN 물질(14)은 하부 전극(12)의 일부로 된다. 또한, 반응층(37)에서는 전기전도성 및 절연성 중의 어느 하나일 수 있으며 반응층(37)이 전기전도성의 경우에는 하부 전극층의 일부로 되며 절연성의 경우에는 유전체 막층의 일부로 된다. 또한, 표면 근방의 요철 부분의 에칭이므로 하부 전극(12)의 막 두께가 크게 변할 수 있는 경우는 없다.
그 다음, 도 13E에 도시된 바와 같이 하부 전극(12)의 반응층(37) 표면 위에 제1 실시 형태와 동일하게 유전체 막으로 되는, 예를 들면, 두께 30nm의 Ta2O5 막(15)을 플라스마 CVD법에 의해 형성한다. 플라스마 중의 플라스마 입자를 이용하는 표면처리에 의해 평활화된 하부 전극(12) 위의 유전체 막(15)은 균일하게 퇴적된다.
그 다음, 도 13F에 도시된 바와 같이 유전체 막(15) 위에 상부 전극(16)을 형성하여 목적하는 캐패시터 소자(35)를 수득한다.
이러한 캐패시터 소자(35)에서도 하부 전극(12) 위의 유전체 막(15)이 균일한 막 두께로 퇴적되며 종래의 캐패시터 소자와 비교하여 각별히 리크 전류가 억제된다.
제7 실시 형태
도 14A 내지 도 14C에 도시된 바와 같이 제4 실시 형태의 도 8A 내지 도 8C의 공정과 동일하게 하여 하부 전극으로 되는, 예를 들면, 주상의 결정립 형상을 갖는 TiN 층(12)의 표면처리를 실시하며 즉, 스퍼터·에칭으로 요철 표면의 볼록 부분에서 깎인 TiN 물질(14)이 결정립계 오목 부분에 매몰되며 또한 TiN 층(12) 표면의 일부(25)를 비결정질화하여 하부 전극인 TiN 층(12)의 표면을 평탄화한다.
그 다음, 도 15D에 도시된 바와 같이 제6 실시 형태와 동일한 조건으로 N+ 이온(36)에 의한 스퍼터·에칭을 실시하며 미결합종 Ti와 반응시켜 TiN 층(12)의 평탄화된 표면에 반응층(TiN 층)(37)을 형성한다.
그 다음, 도 15E에 도시된 바와 같이 하부 전극(12)의 반응층(37) 표면 위에 제1 실시 형태와 동일하게 유전체 막으로 되는, 예를 들면, 두께 30nm의 Ta2O5 막(15)을 플라스마 CVD법에 의해 형성한다. 플라스마 중의 플라스마 입자를 이용하는 표면처리에 의해 평활화된 하부 전극(12) 위의 유전체 막(15)은 균일하게 퇴적된다.
그 다음, 도 15F에 도시된 바와 같이 유전체 막(15) 위에 상부 전극(16)을 형성하며 목적하는 캐패시터 소자(38)를 수득한다.
이러한 캐패시터 소자(38)에서도 하부 전극(12) 위의 유전체 막(15)이 균일한 막 두께로 퇴적되며 종래의 캐패시터 소자와 비교하여 각별히 리크 전류가 억제된다.
제8 실시 형태
도 16A 내지 도 16C에 도시된 바와 같이 제5 실시 형태의 도 10A 내지 도 10C의 공정과 동일하게 하여 하부 전극으로 되는, 예를 들면, 주상의 결정립 형상을 갖는 TiN 층(12)의 표면처리를 실시하며 즉, 스퍼터·에칭으로 요철 표면의 볼록 부분에서 깎인 TiN 물질(14)을 결정립계 오목 부분에 매몰하고, TiN 층(12) 표면의 전체를 비결정질화하여 하부 전극인 TiN 층(12)의 표면을 평탄화한다.
그 다음, 도 17D에 도시된 바와 같이 제6 실시 형태와 동일한 조건으로 N+ 이온(36)에 의한 스퍼터·에칭을 하며 미결합종 Ti와 반응시켜 TiN 층(12)의 평탄화된 표면에 반응층(37)(TiN 층)을 형성한다.
그 다음, 도 17E에 도시된 바와 같이 하부 전극(12)의 반응층(37) 표면 위에 제1 실시 형태와 동일하게 유전체 막으로 되는, 예를 들면, 두께 30nm의 Ta2O5 막(15)을 플라스마 CVD법에 의해 형성한다. 플라스마 중의 플라스마 입자를 이용하는 표면처리에 의해 평활화된 하부 전극(12) 위의 유전체 막(15)은 균일하게 퇴적된다.
그 다음, 도 17F에 도시된 바와 같이 유전체 막(15) 위에 상부 전극(16)을 형성하여 목적하는 캐패시터 소자(39)를 수득한다.
이러한 캐패시터 소자(39)에서도 하부 전극(12) 위의 유전체 막(15)이 균일한 막 두께로 퇴적되며 종래의 캐패시터 소자와 비교하여 각별히 리크 전류가 억제된다.
상기한 실시 형태에서 TiN 층(12)의 표면처리에 있어서 희귀 가스인 Ar 가스를 공급하여 플라스마 중의 Ar+ 이온에 의한 스퍼터·에칭으로 표면처리하지만 기타, Ar 가스와 불활성 가스, 예를 들면, N2 가스의 혼합 가스를 사용하여 플라스마화를 용이하게 할 수 있다.
하부 전극(12)으로서 TiN 층을 사용할 때에는 가공성이 용이하다. 반도체 집적장치에서 내부 배선이 Al배선을 갖는 적층 배선으로 구성되는 경우, TiN 등의 차단 메탈층이 적층하여 형성된다. 본 발명의 캐패시터 소자를 구성하는 하부 전극에 TiN 층을 사용할 때에는 이러한 하부 전극과 적층 배선을 동일한 스퍼터 장치내에서 막 형성하며 이후에 반응성 건조 에칭장치에 의해 용이하면서 또한 안정적으로(재부착이 없음) 패터닝함으로써 동시 형성할 수 있다.
또한, 제1 실시 형태 내지 제5 실시 형태에서 하부 전극의 평탄화 처리, 유전체 막의 막 형성처리는 대기에 노출되지 않고(즉, 진공 파괴되지 않고) 감압 대기 하의 상태를 유지한 채로 연속적으로 실시된다. 구체적으로는 도 25에 도시된 멀티 챔버방식의 처리장치를 사용하여 실시된다. 처리실(60a, 60b)은 진공 예비실(61)을 통해 상시 대기압의 카세트 스테이션(62)과 접속되어 있다. 처리실(60a)은, 예를 들면, 상기한 도 18에 도시된 반응실(42)이다.
카세트 스테이션(62) 내에 배치된 카세트(64) 내의 웨이퍼는 반송 로보트(63)에 의해 대기압 하의 진공 예비실(61)로 반출되며 진공 예비실(61) 내를 감압한 다음, 반송 로보트(63)에 의해 웨이퍼는 감압하의 처리실(60a) 내로 반입된다. 처리실(60a)에서 상기한 바와 같은 각 실시 형태에서 하부 전극의 평탄화 처리가 실시된다. 이러한 처리 종료후에는 웨이퍼는 감압하의 진공 예비실(61)로 일단 반출된 다음, 감압하의 처리실(60b)로 반입된다. 이러한 처리실(60b)에서 평탄화된 하부 전극 위에, 예를 들면, 플라스마 CVD에 의해 유전체 막이 형성된다. 이와 같이 웨이퍼는 하부 전극의 평탄화 처리후, 대기에 노출되지 않고 그대로 감압하에 유전체 막의 형성이 실시되므로 하부 전극 표면의 자연 산화막의 성장을 억제할 수 있으며 유전체 막의 막 두께의 균일화 및 막질의 양질화를 실현할 수 있다.
또한, 제6 실시 형태 내지 제8 실시 형태에서 하부 전극의 평탄화 처리, 반응층의 형성처리, 유전체 막의 막 형성처리에 관해서도 대기에 노출시키지 않고 감압 대기 하의 상태를 유지한 채로 연속적으로 실시된다. 이 경우에도 하부 전극이나 반응층 표면의 자연 산화막의 성장을 억제할 수 있으며 유전체 막의 막 두께의 균일화 및 막질의 양질화를 실현할 수 있다. 또한, 상부 전극의 형성에 관해서도 유전체 막 형성후, 대기에 노출시키지 않고 감압하에 계속하여 실시하도록 하면 유전체 막 표면의 자연 산화막의 성장을 억제할 수 있으며 상부 전극의 막 두께의 균일화 및 막질의 양질화를 실현할 수 있다.
또한, 멀티 챔버방식의 처리장치에 한정하지 않으며 1개의 처리실 내에서 상기한 바와 같은 처리를 진공 파괴하지 않고 연속적으로 실시하도록 할 수 있다. 또는 연속형 챔버방식의 처리장치를 사용하여 감압하에 웨이퍼를 이동시키면서 상이한 처리를 연속적으로 실시하도록 할 수 있다.
※ 인용부호의 설명
1: 하부 전극
2: 유전체 막
3: 결정립
4: 홈
11: 절연층
12: 주상(柱狀) 결정립 구조의 하부 전극
13: Ar 이온
14: 깍여진 재료물
15: 유전체 막
16: 상부 전극
17, 21, 31, 34, 38, 39: 캐패시터 소자
19: 돌담 형상 결정립 구조의 하부 전극
20: 깍여진 재료물
23: 적층 구조의 하부 전극
25, 33: 비정질층
36: N+ 이온
37: 반응층
41: 무자장(無磁場) 평행 평판형 RIE 장치
42: 반응실
43: 피처리 기판(웨이퍼)
44: 하부 전극
45: 상부 전극
46: 정합기(整合器)
47: 고주파 전원
48: 고진공 배기 펌프
49: 러핑 진공 펌프(roughing vaccum pump)
54, 52, 51: 밸브
53: 처리 가스
60a, 60b: 처리실
61: 진공 예비실
62: 카세트 스테이션
63: 반송 로보트
64: 카세트
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- 하부 전극, 유전체 막 및 상부 전극으로 이루어진 캐패시터 소자로서, 하부 전극이 단층 구조 또는 적층 구조를 갖고, 1층 이상의 표면이 당해 표면으로부터 깎인 재료 자체로 표면의 오목 부분을 매몰시켜 평탄화되며, 하부 전극의 층들 중 하나 이상의 일부가 금속 화합물로 형성됨을 특징으로 하는, 캐패시터 소자.
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- 하부 전극, 유전체 막 및 상부 전극으로 이루어진 캐패시터 소자로서, 하부 전극이 단층 구조 또는 적층 구조를 갖고, 1층 이상의 표면이 당해 표면으로부터 깎인 재료 자체로 표면의 오목 부분을 매몰시켜 평탄화되며, 하부 전극의 1층 이상의 표면이 다결정 구조를 갖고, 결정립 형상이 주상(柱狀) 또는 돌담 모양의 형태를 가지며, 하부 전극의 층들 중 하나 이상의 일부가 금속 화합물로 형성됨을 특징으로 하는, 캐패시터 소자.
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- 하부 전극, 유전체 막 및 상부 전극으로 이루어진 캐패시터 소자로서, 하부 전극이 단층 구조 또는 적층 구조를 갖고, 1층 이상의 표면이 당해 표면으로부터 깎인 재료 자체로 표면의 오목 부분을 매몰시켜 평탄화되며, 유전체 막의 재료가 전이 금속 산화물, Ti 산화바륨계 화합물, 및 이의 치환 화합물(Ba, Sr, Bi, Pb, Ca)·(Ti, Zr, Sn) 산화 화합물로 이루어진 그룹으로부터 선택된 1종 이상으로 이루어짐을 특징으로 하는, 캐패시터 소자.
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- 하부 전극, 유전체 막 및 상부 전극으로 이루어진 캐패시터 소자로서, 하부 전극이 단층 구조 또는 적층 구조를 갖고, 1층 이상의 표면이 당해 표면으로부터 깎인 재료 자체로 표면의 오목 부분을 매몰시켜 평탄화되며, 하부 전극의 1층 이상의 표면이 다결정 구조를 갖고, 결정립 형상이 주상 또는 돌담 모양의 형태를 가지며, 유전체 막의 재료가 전이 금속 산화물, Ti 산화바륨계 화합물, 및 이의 치환 화합물(Ba, Sr, Bi, Pb, Ca)·(Ti, Zr, Sn) 산화 화합물로 이루어진 그룹으로부터 선택된 1종 이상으로 이루어짐을 특징으로 하는, 캐패시터 소자.
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- 하부 전극, 유전체 막 및 상부 전극으로 이루어진 캐패시터 소자로서, 하부 전극이 단층 구조 또는 적층 구조를 갖고, 1층 이상의 표면이 당해 표면으로부터 깎인 재료 자체로 표면의 오목 부분을 매몰시켜 평탄화되며, 하부 전극의 1층 이상의 표면이 다결정 구조를 갖고, 결정립 형상이 주상 또는 돌담 모양의 형태를 가지며, 유전체 막의 막 두께가 100nm 이하임을 특징으로 하는, 캐패시터 소자.
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- 하부 전극, 유전체 막 및 상부 전극으로 이루어진 캐패시터 소자로서, 하부 전극이 단층 구조 또는 적층 구조를 갖고, 1층 이상의 표면이 당해 표면으로부터 깎인 재료 자체로 표면의 오목 부분을 매몰시켜 평탄화되며, 하부 전극의 표면이 플라스마 중의 플라스마 입자를 이용한 표면 처리 또는 이온 빔에 의한 이온을 이용한 표면 처리로 깎여짐을 특징으로 하는, 캐패시터 소자.
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- 제59항에 있어서, 하부 전극이 적층 구조를 갖고, 층들 중 2개 이상이 각각, 캐패시터를 가로질러 인접 분포하는 다수의 결정립을 포함하고 이들 다수의 결정립은 각각의 층 표면에서 각각의 인접한 결정립 사이에서 오목 부분들을 형성하며, 각각의 표면이 당해 표면으로부터 깎인 재료 자체로 표면의 오목 부분을 매몰시켜 평탄화됨을 특징으로 하는, 캐패시터 소자.
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