KR100541689B1 - 캐패시터의 스토리지 노드 전극 형성방법 - Google Patents

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Abstract

본 발명은 스토리지 노드 전극 하부의 산화막에 습식 케미칼이 침투하는 것을 방지할 수 있는 캐패시터의 스토리지 노드 전극 형성방법을 개시한다. 개시된 본 발명의 방법은, 소정의 하부구조가 형성된 반도체 기판을 제공하는 단계; 상기 반도체 기판 상에 상기 기판의 소정 부분을 노출시키는 제1콘택홀을 가진 제1산화막을 형성하는 단계; 상기 제1콘택홀을 매립하는 도전플러그를 형성하는 단계; 상기 도전플러그를 포함한 상기 제1산화막 상에 상기 도전플러그를 노출시키는 제2콘택홀을 가진 식각정지막 및 제2산화막을 차례로 형성하는 단계; 상기 제2산화막 상에 제1TiN막을 형성하는 단계; 상기 제1TiN막에 플라즈마 처리를 실시하여 상기 제1TiN막 표면의 소정 두께를 비정질층으로 개질시키는 단계; 상기 비정질층 상에 제2TiN막을 형성하는 단계; 상기 제2TiN막 상에 제3산화막을 형성하여 상기 제2콘택홀을 매립시키는 단계; 상기 제2산화막이 노출될 때까지 상기 결과물을 에치백하여 스토리지 노드 전극을 형성하는 단계; 및 상기 잔류된 제2 및 제3산화막을 제거하는 단계를 포함하는 것을 특징으로 한다.

Description

캐패시터의 스토리지 노드 전극 형성방법{METHOD FOR FORMING STORAGE NODE ELECTRODE OF CAPACITOR}
도 1a 내지 도 1c는 종래의 기술에 따른 캐패시터의 스토리지 노드 전극 형성방법을 설명하기 위한 공정별 단면도.
도 2는 종래의 기술에 따른 문제점을 설명하기 위한 단면도.
도 3은 종래 기술에서의 습식 케미칼의 침투 경로를 확대해서 보인 단면도.
도 4a 내지 도 4d는 본 발명의 실시예에 따른 캐패시터의 스토리지 노드 전극 형성방법을 설명하기 위한 공정별 단면도.
도 5는 본 발명에서 습식 케미칼의 침투 경로가 차단된 것을 확대해서 보인 단면도.
-도면의 주요 부분에 대한 부호의 설명-
20 : 반도체 기판 21 : 제1산화막
22 : 제1콘택홀 23 : 도전플러그
24 : 식각정지막 25 : 제2산화막
26 : 제2콘택홀 27 : 제1TiN막
27a : 잔류된 제1TiN막 28 : 플라즈마 처리
29 : 비정질층 29a : 잔류된 비정질층
30 : 제2TiN막 30a : 잔류된 제2TiN막
31 : 제3산화막 32 : 스토리지 노드 전극
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 스토리지 노드 전극 하부의 산화막에 습식 케미칼이 침투하는 것을 방지하기 위한 캐패시터의 스토리지 노드 전극 형성방법에 관한 것이다.
반도체 메모리 소자의 수요가 급증함에 따라 고용량의 캐패시터를 얻기 위한 다양한 기술들이 제안되고 있다. 상기 캐패시터는 스토리지 노드(storage node) 전극과 플레이트 노드(plate node) 전극 사이에 유전체막(dielectric)이 개재된 구조로서, 그 용량은 전극의 표면적과 유전체막의 유전율에 비례하며, 전극들간의 간격, 즉, 유전체막의 두께에 반비례한다.
따라서, 고용량의 캐패시터를 얻기 위해서는 유전율이 큰 유전체막을 사용하거나, 전극의 표면적을 확대시키거나, 또는, 전극들간의 거리를 줄이는 것이 요구된다. 그런데, 전극들간의 거리, 즉, 유전체막의 두께를 줄이는 것은 그 한계가 있는 바, 고용량의 캐패시터를 형성하기 위한 연구는 유전율이 큰 유전체막을 사용하거나, 또는, 전극의 표면적을 넓히는 방식으로 진행되고 있다.
여기서, 전극의 표면적을 넓힌 예로서, 스토리지 노드 전극을 오목형(concave type)과 실린더형(cylinder type)으로 형성한 경우를 들 수 있으 며, 최근에는 오목형 보다는 전극의 바깥면을 사용하여 표면적 확대가 가능한 실린더형을 더 선호하는 추세이다.
도 1a 내지 도 1c는 종래의 기술에 따른 캐패시터의 스토리지 노드 전극 형성방법을 설명하기 위한 공정별 단면도로서, 이를 참조하여 종래의 캐패시터의 스토리지 노드 전극 형성방법에 대하여 간략하게 설명하면 다음과 같다.
종래의 캐패시터의 스토리지 노드 전극 형성방법은, 도 1a에 도시된 바와 같이, 소정의 하부구조(미도시)가 형성된 반도체 기판(10)을 제공한 후, 상기 반도체 기판(10) 상에 상기 기판(10)의 소정 부분을 노출시키는 제1콘택홀(12)을 가진 제1산화막(11)을 형성한다. 그런다음, 상기 제1콘택홀(12)을 도전막으로 매립시켜 도전플러그(13)를 형성한다.
이어서, 상기 도전플러그(13)를 포함한 상기 제1산화막(11) 상에 상기 도전플러그(13)를 노출시키는 제2콘택홀(16)을 가진 식각정지막(14) 및 제2산화막(15)을 차례로 형성한다.
다음으로, 도 1b에 도시된 바와 같이, 상기 제2콘택홀(16)을 포함한 상기 제2산화막(15) 상에 TiN막(17)을 형성한다. 이때, 상기 TiN막(17)은 화학 기상 증착(chemical vapor deposition ; 이하, CVD) 방식으로 형성한다. 그런후, 상기 TiN막(17) 상에 상기 제2콘택홀(16)을 매립하도록 제3산화막(18)을 형성한다.
이어서, 도 1c에 도시된 바와 같이, 상기 제2산화막이 노출될 때까지 상기 제3산화막 및 TiN막을 에치백(etch back)하여 실린더형의 스토리지 노드 전극(17a)을 형성한다. 이후, 상기 잔류된 제2 및 제3산화막을 딥 아웃(dip-out) 공정으로 제거한다. 이때, 상기 딥 아웃 공정은 습식 케미칼로서 BOE 용액을 이용하여 실시한다.
도 2는 종래의 기술에 따른 문제점을 설명하기 위한 단면도이고, 도 3은 종래 기술에서의 습식 케미칼의 침투 경로를 확대해서 보인 단면도이다.
종래의 기술에서는 도 2 및 도 3에 도시된 바와 같이, 스토리지 노드 전극으로 이용되는 TiN막(17)이 그 결정특성상 주상(columnar)구조로 성장되는 것과 관련하여, 성장이 취약한 부분의 결정입계에는 틈이 발생된다. 즉, 상기 TiN막(17)의 형성시 결정 성장이 취약한 부분에 핀 홀(pin hole), 또는, 마이크로 크랙(micro crack)(A)이 발생하게 된다.
이에, 후속에서 잔류된 제2, 제3산화막을 제거하기 위한 딥 아웃(dip-out) 공정이 진행됨에 따라, 상기 딥 아웃 공정시에 사용되는 습식 케미칼이 상기 TiN막(17) 내의 핀 홀, 또는, 마이크로 크랙(A)을 통해 TiN막(17) 하부의 제1산화막(11)으로 침투함으로써, 상기 제1산화막(11)이 식각되어 벙커(bunker) 형상의 원형 디펙트(defect)(B)가 발생된다. 결국, 이러한 디펙트(B)의 발생으로 인해 소자의 수율이 저하되는 문제점이 발생된다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 습식 케미칼이 TiN막 내의 핀 홀, 또는, 마이크로 크랙을 통해 상기 TiN막 하부의 제1산화막으로 침투하는 것을 방지함으로써, 상기 제1산화막이 식각되는 것을 막아 소자의 수율을 향상시킬 수 있는 캐패시터의 스토리지 노드 전극 형성방법을 제공 함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 캐패시터의 스토리지 노드 전극 형성방법은, 소정의 하부구조가 형성된 반도체 기판을 제공하는 단계; 상기 반도체 기판 상에 상기 기판의 소정 부분을 노출시키는 제1콘택홀을 가진 제1산화막을 형성하는 단계; 상기 제1콘택홀을 매립하는 도전플러그를 형성하는 단계; 상기 도전플러그를 포함한 상기 제1산화막 상에 상기 도전플러그를 노출시키는 제2콘택홀을 가진 식각정지막 및 제2산화막을 차례로 형성하는 단계; 상기 제2산화막 상에 제1TiN막을 형성하는 단계; 상기 제1TiN막에 플라즈마 처리를 실시하여 상기 제1TiN막 표면의 소정 두께를 비정질층으로 개질시키는 단계; 상기 비정질층 상에 제2TiN막을 형성하는 단계; 상기 제2TiN막 상에 제3산화막을 형성하여 상기 제2콘택홀을 매립시키는 단계; 상기 제2산화막이 노출될 때까지 상기 결과물을 에치백하여 스토리지 노드 전극을 형성하는 단계; 및 상기 잔류된 제2 및 제3산화막을 제거하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 제1TiN막 및 상기 제2TiN막은 모두 100~200Å의 두께로 형성한다. 또한, 상기 제1TiN막 및 상기 제2TiN막은 모두 TiCl4 및 NH3를 소스 가스로 이용하여 400~700℃의 온도에서 CVD 방식으로 형성한다.
그리고, 상기 플라즈마 처리는 평행판 타입(parallel plate type)의 RF 플라즈마 장치를 이용하여 10~60초 동안 50~200W의 파워를 인가하여 실시하며, 상기 플 라즈마 처리는 Ar 분위기, Ar과 NH3의 혼합 분위기 및 N2와 SiH4의 혼합 분위기 중 어느 하나의 분위기에서 실시한다.
또한, 상기 비정질층은 10~50Å의 두께로 형성한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 4a 내지 도 4d는 본 발명의 실시예에 따른 캐패시터의 스토리지 노드 전극 형성방법을 설명하기 위한 공정별 단면도이다.
본 발명의 실시예에 따른 캐패시터의 스토리지 노드 전극 형성방법은, 도 4a에 도시된 바와 같이, 소정의 하부구조(미도시)가 형성된 반도체 기판(20)을 제공한 후, 상기 반도체 기판(20) 상에 상기 기판(20)의 소정 부분을 노출시키는 제1콘택홀(22)을 가진 제1산화막(21)을 형성한다.
그런다음, 상기 제1콘택홀(22)을 도전막으로 매립시켜 도전플러그(23)를 형성한다. 이어서, 상기 도전플러그(23)를 포함한 상기 제1산화막(21) 상에 상기 도전플러그(23)를 노출시키는 제2콘택홀(26)을 가진 식각정지막(24) 및 제2산화막(25)을 차례로 형성한다.
그리고나서, 도 4b에 도시된 바와 같이, 상기 제2콘택홀(26)을 포함한 상기 제2산화막(25) 상에 제1TiN막(27)을 형성한다. 여기서, 상기 제1TiN막(27)은 100~200Å의 두께로 형성한다. 또한, 상기 제1TiN막(27)은 TiCl4 및 NH3를 소스 가 스(source gas)로 이용하여 400~700℃의 온도에서 CVD 방식으로 형성한다.
이어서, 상기 제1TiN막(27)에 플라즈마 처리(28)를 실시하여 상기 제1TiN막(27) 표면의 소정 두께를 비정질층(29)으로 개질시킨다. 여기서, 상기 플라즈마 처리(28)는 평행판 타입(parallel plate type)의 RF 플라즈마 장치를 이용하여 10~60초 동안 50~200W의 파워를 인가하여 실시하며, 이때, 상기 플라즈마 처리(28)는 Ar 분위기, Ar과 NH3의 혼합 분위기, 및 N2와 SiH4의 혼합 분위기 중 어느 하나의 분위기에서 실시한다. 또한, 상기 비정질층(29)은 10~50Å의 두께로 형성한다.
여기서, 상기 플라즈마 처리(28)를 Ar과 NH3의 혼합 분위기에서 실시할 경우에는, 상기 제1TiN막(27)의 불순물이 제거되어 상기 제1TiN막(27)의 질을 개선시킬 수 있는 효과도 얻을 수 있다.
또한, 상기 플라즈마 처리(28)를 N2와 SiH4의 혼합 분위기에서 실시할 경우에는, 상기 제1TiN막(27)의 표면에 TiSiN 계열의 막(미도시)이 형성되는데, 이러한 TiSiN 계열의 막은 습식 케미칼에 대한 내식성이 매우 우수한 특성이 있다. 즉, 상기 TiSiN 계열의 막은 후속의 딥 아웃 공정시에 습식 케미칼이 상기 제1산화막(21)으로 침투하는 것을 효과적으로 차단해 주는 역할을 하게된다.
그런다음, 도 4c에 도시된 바와 같이, 상기 비정질층(29) 상에 제2TiN막(30)을 형성한다. 이때, 상기 제2TiN막(30)은 100~200Å의 두께로 형성한다. 또한, 상기 제2TiN막(30)은 TiCl4 및 NH3를 소스 가스(source gas)로 이용하여 400~700℃의 온도에서 CVD 방식으로 형성한다.
한편, 상기 제1TiN막(27)을 플라즈마 처리(28)하여 그 표면의 소정 두께를 비정질층(29)으로 개질시킨 후, 상기 제2TiN막(30)을 형성하게 되면, 상기 제1TiN막(27)과 상기 제2TiN막(30)의 결정 방향성이 서로 달라지게 된다. 그러면, 상기 제1TiN막(27) 내부에 존재할 수 있는 핀홀, 또는, 마이크로 크랙과 상기 제2TiN막(30) 내부에 존재할 수 있는 핀홀, 또는, 마이크로 크랙의 방향성도 서로 어긋나게 된다.
이어서, 상기 제2TiN막(30) 상에 제3산화막(31)을 형성하여 상기 제2콘택홀(26)을 매립시킨다.
그런후에, 도 4d에 도시된 바와 같이, 상기 제2산화막이 노출될 때까지 상기 결과물을 에치백하여 실린더형의 스토리지 노드 전극(32)을 형성한다. 이후, 상기 잔류된 제2 및 제3산화막을 딥 아웃 공정으로 제거한다. 이때, 상기 딥 아웃 공정은 습식 케미칼로서 BOE 용액을 이용하여 실시한다. 한편, 도 4d에서 미설명된 도면부호 27a는 잔류된 제1TiN막을 나타낸 것이고, 29a는 잔류된 비정질층을 나타낸 것이며, 30a는 잔류된 제2TiN막을 나타낸 것이다.
도 5는 본 발명에서 습식 케미칼의 침투 경로가 차단된 것을 확대해서 보인 단면도이다.
도 5에 도시된 바와 같이, 제1TiN막(27)에 플라즈마 처리를 실시하여 그 표면을 비정질층(29)으로 개질시킨 것으로 인해, 상기 제1TiN막(27)과 제2TiN막(30)의 결정 방향성이 달라지게 된다. 따라서, 상기 제1TiN막(27)과 제2TiN막(30)의 결 정 성장이 취약한 부분에 각각의 핀 홀, 또는, 마이크로 크랙(A1, A2)이 발생하게 되더라도, 이들(A1, A2)의 방향성이 어긋나게 되므로, 딥 아웃 공정시의 습식 케미칼이 상기 핀 홀, 또는, 마이크로 크랙(A1, A2)을 통해서 상기 제1TiN막(27) 하부의 제1산화막(21)으로 침투하는 것을 막을 수 있다. 이에, 습식 케미칼에 의해 상기 제1산화막(21)이 식각되는 것을 방지할 수 있다.
이상에서와 같이, 본 발명은 스토리지 노드 전극을 형성함에 있어서, 제1TiN막을 형성하고 나서, 상기 제1TiN막을 플라즈마 처리하여 그 표면의 소정 두께를 비정질층으로 개질시킨 후, 상기 비정질층 상에 제2TiN막을 형성함으로써, 상기 제1TiN막과 제2TiN막의 결정 방향성이 서로 달라지게 할 수 있다.
이에, 상기 제1TiN막 내부에 존재할 수 있는 핀홀, 또는, 마이크로 크랙과 상기 제2TiN막 내부에 존재할 수 있는 핀홀, 또는, 마이크로 크랙의 방향성이 서로 어긋나게 되므로, 딥 아웃 공정시의 습식 케미칼이 상기 핀 홀, 또는, 마이크로 크랙을 통해 제1TiN막 하부의 제1산화막으로 침투하는 것을 막을 수 있다.
결국, 본 발명은 습식 케미칼에 의해 스토리지 노드 전극 하부의 산화막이 식각되는 것을 방지하여 소자의 수율을 향상시킬 수 있다.

Claims (8)

  1. 소정의 하부구조가 형성된 반도체 기판을 제공하는 단계;
    상기 반도체 기판 상에 상기 기판의 소정 부분을 노출시키는 제1콘택홀을 가진 제1산화막을 형성하는 단계;
    상기 제1콘택홀을 매립하는 도전플러그를 형성하는 단계;
    상기 도전플러그를 포함한 상기 제1산화막 상에 상기 도전플러그를 노출시키는 제2콘택홀을 가진 식각정지막 및 제2산화막을 차례로 형성하는 단계;
    상기 제2산화막 상에 제1TiN막을 형성하는 단계;
    상기 제1TiN막에 플라즈마 처리를 실시하여 상기 제1TiN막 표면의 소정 두께를 비정질층으로 개질시키는 단계;
    상기 비정질층 상에 제2TiN막을 형성하는 단계;
    상기 제2TiN막 상에 제3산화막을 형성하여 상기 제2콘택홀을 매립시키는 단계;
    상기 제2산화막이 노출될 때까지 상기 결과물을 에치백하여 스토리지 노드 전극을 형성하는 단계; 및
    상기 잔류된 제2 및 제3산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 캐패시터의 스토리지 노드 전극 형성방법.
  2. 제 1 항에 있어서, 상기 제1TiN막 및 상기 제2TiN막은 모두 100~200Å의 두 께로 형성하는 것을 특징으로 하는 캐패시터의 스토리지 노드 전극 형성방법.
  3. 제 1 항에 있어서, 상기 제1TiN막 및 상기 제2TiN막은 모두 TiCl4 및 NH3를 소스 가스로 이용하여 400~700℃의 온도에서 CVD 방식으로 형성하는 것을 특징으로 하는 캐패시터의 스토리지 노드 전극 형성방법.
  4. 제 1 항에 있어서, 상기 플라즈마 처리는 평행판 타입(parallel plate type)의 RF 플라즈마 장치를 이용하여 10~60초 동안 50~200W의 파워를 인가하여 실시하는 것을 특징으로 하는 캐패시터의 스토리지 노드 전극 형성방법.
  5. 제 1 항에 있어서, 상기 플라즈마 처리는 Ar 분위기에서 실시하는 것을 특징으로 하는 캐패시터의 스토리지 노드 전극 형성방법.
  6. 제 1 항에 있어서, 상기 플라즈마 처리는 Ar과 NH3의 혼합 분위기에서 실시하는 것을 특징으로 하는 캐패시터의 스토리지 노드 전극 형성방법.
  7. 제 1 항에 있어서, 상기 플라즈마 처리는 N2와 SiH4의 혼합 분위기에서 실시하는 것을 특징으로 하는 캐패시터의 스토리지 노드 전극 형성방법.
  8. 제 1 항에 있어서, 상기 비정질층은 10~50Å의 두께로 형성하는 것을 특징으로 하는 캐패시터의 스토리지 노드 전극 형성방법.
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