KR20030001806A - 반도체소자의 커패시터 및 그 제조방법 - Google Patents

Abstract

공정의 추가없이 커패시터의 유효면적을 증가시킬 수 있으며, 셀간 브리지 발생을 억제하여 제품의 수율을 향상시키기에 알맞은 반도체소자의 커패시터 및 그 제조방법을 제공하기 위한 것으로, 이와 같은 목적을 달성하기 위한 반도체소자의 커패시터는 기판의 일영역이 드러나도록 콘택홀을 갖는 층간절연막, 상기 콘택홀내에 형성된 콘택플러그, 상기 콘택플러그 및 그에 인접한 상기 층간절연막의 일부가 노출되도록 패턴된 식각스톱층, 상기 콘택플러그와 콘택되며 측벽이 굴곡을 갖는 실린더 구조를 이루며 내벽에만 HSG가 형성된 커패시터 하부전극, 상기 커패시터 하부전극의 표면 및 그 상에 차례로 형성된 유전체막과 커패시터 하부전극으로 구성됨을 특징으로 한다.

Description

반도체소자의 커패시터 및 그 제조방법{capacitor in semiconductor device and method for fabricating the same}

본 발명은 반도체 소자에 대한 것으로, 특히 셀간 브리지가 발생하지 않으며 커패시턴스를 향상 시킬 수 있는 반도체소자의 커패시터 및 그 제조방법에 관한 것이다.

종래 기술에 따른 커패시터 제조방법에 대하여 첨부된 도면을 참조하여 설명하기로 한다.

도 1은 종래 기술에 따라 형성된 커패시터의 셀간 브리지(bridge)가 발생한 사진이다.

반도체 메모리 소자가 고집적화 되어감에 따라 셀내에 제한된 영역에서 커패시터의 유효면적을 증가시키기 위해서, 예를 들어 종래에는 다음과 같은 두가지 방법을 사용하였다.

첫 번째는 트랜치 타입이나 실린더 타입이나 크라운 타입과같이 스토리지 노드를 3차원화하여 커패시터의 유효면적을 증가시키는 방법으로, 이것은 서로 다른 필름을 여러장비를 이용하여 연속 증착시켜서 그 필름간의 식각성의 차이를 이용하여 표면적을 증가시킨 것이다.

두 번째는 메모리 소자가 보다 고집적화되면서 하부전극의 3차원화뿐만아니라 HSG를 형성시키는 기술로써 극히 제한된 셀 영역내에서 커패시터의 유효면적을 증가시키는 방법이다.

두 번째 방법에 있어서, 반도체 메모리 소자가 고집적화 되어가면서 커패시터에서 하부전극간의 스페이스가 0.2㎛이하로 작아졌는데, 이에 따라서 크라운 형태의 3차원 구조에서 HSG를 형성시키면 하부전극과 전극간 HSG가 도 1에 도시한 바와 같이 붙어버리는 현상이 즉, 하부전극간 전기적으로 브리지(bridge)가 유발될 수 있다.

또한 두 번째 방법에 있어서의 HSG는 형성중에 브리지가 발생되지 않았다고 해도 후속 세정 공정에 의해 인접한 HSG가 떨어져 나와 브리지를 유발하는 문제를 발생시킨다.

상기와 같은 종래 커패시터 제조방법은 다음과 같은 문제가 있다.

첫 번째 방법은 서로 다른 식각성을 갖는 필름을 증착시키기 위해서 여러 장비에서 진행해야 하므로 공정이 복잡하고 이에 따라서 생산성이 떨어진다.

두 번째 방법은 하부전극과 전극간 HSG의 브리지가 발생하거나, 차후 세정 공정에서 HSG가 떨어져 나와서 브리지가 유발되어서 제품의 신뢰성이 떨어지고 이에 따라서 수율이 감소된다.

본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, 공정의 추가없이 커패시터의 유효면적을 증가시킬 수 있으며, 셀간 브리지 발생을 억제하여 제품의 수율을 향상시키기에 알맞은 반도체소자의 커패시터 및 그 제조방법을 제공하는데 그 목적이 있다.

도 1은 종래 기술에 따라 형성된 커패시터의 셀간 브리지(bridge)가 발생한 사진

도 2a와 도 2b는 본 발명에 따라 제작된 커패시터의 단면 사진 및 그 구조단면도

도 3a 내지 도 3j는 본 발명에 따른 반도체소자의 커패시터 제조방법을 나타낸 공정단면도

* 도면의 주요 부분에 대한 부호의 설명 *

31 : 실리콘기판 32 : 불순물영역

33 : 층간절연막 34 : 콘택 플러그

35 : 제1질화막 36 : 다층절연막

37 : 콘택홀38 : 제2질화막

39 : 비정질실리콘층 40 : 버퍼절연막

41 : HSG 42 : 유전체막

43 : 커패시터 상부전극

상기와 같은 목적을 달성하기 위한 본 발명 반도체소자의 커패시터는 기판의일영역이 드러나도록 콘택홀을 갖는 층간절연막, 상기 콘택홀내에 형성된 콘택플러그, 상기 콘택플러그 및 그에 인접한 상기 층간절연막의 일부가 노출되도록 패턴된 식각스톱층, 상기 콘택플러그와 콘택되며 측벽이 굴곡을 갖는 실린더 구조를 이루며 내벽에만 HSG가 형성된 커패시터 하부전극, 상기 커패시터 하부전극의 표면 및 그 상에 차례로 형성된 유전체막과 커패시터 하부전극으로 구성됨을 특징으로 한다.

상기의 구성을 갖는 본 발명 반도체소자의 커패시터 제조방법은 기판의 일영역이 드러나도록 층간절연막을 형성하는 단계와, 상기 드러난 기판의 일영역과 콘택되게 콘택플러그를 형성하는 단계와, 상기 콘택플러그를 포함한 상기 층간절연막상에 제1절연막을 형성하는 단계와, 상기 제1절연막상에 식각 특성이 다른 복수개의 층으로 형성된 다층절연막을 형성하는 단계, 내벽이 굴곡을 이루도록 상기 콘택플러그상에 콘택홀을 형성하는 단계와, 상기 콘택홀 내벽에 제2절연막과 반도체층을 형성하는 단계와, 상기 다층절연막을 제거하고 상기 반도체층의 내벽에만 HSG를 형성하는 단계와, 상기 제2절연막을 제거하는 단계와, 상기 반도체층과 상기 HSG의 표면에 유전체막과 커패시터 상부전극을 형성하는 단계를 포함함을 특징으로 한다.

첨부 도면을 참조하여 본 발명 반도체소자의 커패시터 및 그 제조방법에 대하여 설명하면 다음과 같다.

도 2a와 도 2b는 본 발명에 따라 제작된 커패시터의 단면 사진 및 그 구조단면도이고, 도 3a 내지 도 3j는 본 발명에 따른 반도체소자의 커패시터 제조방법을 나타낸 공정단면도이다.

본 발명에 따른 반도체소자의 커패시터는 도 2a와 도 2b에 도시된 바와 같이 실리콘기판(31)의 일영역내에 기판과 다른 도전형을 갖는 불순물영역(32)이 형성되어 있고, 불순물영역(32)에 콘택홀을 갖는 층간절연막(33)이 있고, 콘택홀내에 콘택 플러그(34)가 있다.

그리고 콘택 플러그(34)를 포함한 인접한 층간절연막(33)이 드러나도록 층간절연막(33)상에 식각스톱층 역할을 하는 제1질화막(35)이 패턴되어 있다.

또한 콘택플러그(34)와 콘택되게 측벽이 굴곡을 갖는 실린더 구조의 비정질실리콘층(39)이 있으며, 비정질실리콘층(39)의 내벽에만 HSG(41)가 형성되어 있다.

이때 비정질실리콘층(39)과 HSG(41)는 커패시터 하부전극을 이룬다.

그리고 상기 커패시터 하부전극의 표면을 따라 유전체막(42)과 커패시터 상부전극(43)이 형성되어 있다.

다음에 상기의 구성을 갖는 반도체소자의 커패시터 제조방법에 대하여 설명한다.

도 3a와 같이 실리콘기판(31)의 기판과 다른 도전형의 불순물영역(32)을 형성하고, 전면에 층간절연막(33)을 증착한다.

이후에 불순물영역(32)이 드러나도록 콘택홀을 형성한 후에 콘택홀내에 콘택 플러그(34)를 형성하고, 전면에 제1질화막(35)을 증착한다. 이때 제1질화막(35)은 식각스톱층의 역할을 한다.

도 3b와 같이 제1질화막(35)상에 각 챔버(chamber) 별로 다른 특성(식각 특성)을 갖는 막을 연속 증착하여서 다층절연막(36)을 형성한다.

상기와 같이 다른 특성을 갖는 복수개의 막으로 다층절연막(36)을 형성하기 위해서 각 챔버마다 소오스의 온도, 유량과 압력과 같은 막의 특성에 영향을 줄수 있는 파라미터 조건을 다르게 준다.

이와 같이 다층절연막(36)을 형성하는 이유는 후속 세정 공정시에 그 특성 별로 각각 식각되는 양이 달라서 굴곡을 갖게 하여, 차후에 커패시터의 유효면적을 증가시키기 위함이다.

다음에 도 3c와 같이 포토/에칭 공정으로 커패시터가 형성될 영역의 다층절연막(36)만을 제거하여 콘택 플러그(34) 및 층간절연막(33)의 일부가 드러나도록 콘택홀(37)을 형성하고, 도 3d와 같이 세정 공정을 하여 콘택홀(37)내의 다층절연막(36)이 굴곡을 갖도록 한다.

도 3e와 같이 전면에 제2질화막(38)을 증착한다.

이때 제2질화막(38)은 차후에 인산을 이용하여 제거할 때 제1질화막(35)이 남을 정도로 제1질화막(35)보다 얇은 두께를 갖도록 형성한다.

이후에 다층절연막(36)의 상부가 드러나도록 제2질화막(38)을 드라이 에치하여 다층절연막(36)내의 콘택홀(37) 내벽에만 남도록 한다.

도 3f와 같이 콘택 플러그(34)를 포함한 콘택홀(37) 표면 및 다층절연막(39) 상부에 비정질실리콘층(39)을 증착한다.

도 3g와 같이 버퍼절연막(40)을 증착하고 콘택홀(37)내에만 남도록 버퍼절연막(40)을 에치백한다. 이때 버퍼절연막(40)은 산화막으로 형성한다.

이후에 도 3h와 같이 다층절연막(36) 상부가 드러나도록 비정질실리콘층(39)을 드라이 에치백하고, 버퍼절연막(40)을 습식각하여 제거한다.

다음에 도 3i와 같이 다층절연막(36)을 습식각하여 제거하고, 열처리 공정으로 비정질실리콘층(39)의 내벽에만 HSG(HemiSpherical Silicon Grain)(41)를 형성한다.

상기에서 비정질실리콘층(39)과 HSG(41)는 커패시터의 하부전극을 구성한다.

이와 같이 비정질실리콘층(39)에만 HSG가 형성되고 질화막에는 HSG가 형성되지 않는 원리를 이용해서 커패시터의 하부전극 내벽에만 HSG(41)을 형성하여서 차후에 셀간 브리지 문제 발생을 방지하였다.

다음에 도 3j와 같이 인산(H3PO4)을 이용해서 비정질실리콘층(39)과 접하고 있는 제2질화막(38)을 제거하고, 이후에 상기 커패시터 하부전극의 표면을 따라 유전체막(42)과 커패시터 상부전극(43)을 형성한다.

상기와 같은 본 발명 반도체소자의 커패시터 및 그 제조방법은 다음과 같은 효과가 있다.

첫째, 공정 장비의 추가없이 파라미터 조건만을 조절하여서 커패시턴스를 증가시킬 수 있으므로 경제적이다.

둘째, 커패시터 하부전극의 내벽에만 HSG를 형성하므로써 셀간 브리지(bridge) 발생을 억제할 수 있고, 이에 따라서 제품의 수율 향상에 기여할 수 있다.

Claims (7)

1. 기판의 일영역이 드러나도록 콘택홀을 갖는 층간절연막,

   상기 콘택홀내에 형성된 콘택플러그,

   상기 콘택플러그 및 그에 인접한 상기 층간절연막의 일부가 노출되도록 패턴된 식각스톱층,

   상기 콘택플러그와 콘택되며 측벽이 굴곡을 갖는 실린더 구조를 이루며 내벽에만 HSG가 형성된 커패시터 하부전극,

   상기 커패시터 하부전극의 표면 및 그 상에 차례로 형성된 유전체막과 커패시터 하부전극으로 구성됨을 특징으로 하는 반도체소자의 커패시터.
2. 기판의 일영역이 드러나도록 층간절연막을 형성하는 단계와,

   상기 드러난 기판의 일영역과 콘택되게 콘택플러그를 형성하는 단계와,

   상기 콘택플러그를 포함한 상기 층간절연막상에 제1절연막을 형성하는 단계와,

   상기 제1절연막상에 식각 특성이 다른 복수개의 층으로 형성된 다층절연막을 형성하는 단계,

   내벽이 굴곡을 이루도록 상기 콘택플러그상에 콘택홀을 형성하는 단계와,

   상기 콘택홀 내벽에 제2절연막과 반도체층을 형성하는 단계와,

   상기 다층절연막을 제거하고 상기 반도체층의 내벽에만 HSG를 형성하는 단계와,

   상기 제2절연막을 제거하는 단계와,

   상기 반도체층과 상기 HSG의 표면에 유전체막과 커패시터 상부전극을 형성하는 단계를 포함함을 특징으로 하는 반도체소자의 커패시터 제조방법.
3. 제2항에 있어서,

   상기 다층절연막의 형성은 각 챔버별로 소오스의 유량, 온도와 압력의 조건을 달리하여 연속으로 증착하여 형성함을 특징으로 하는 반도체소자의 커패시터 제조방법.
4. 제2항에 있어서,

   상기 내벽이 굴곡을 이루는 콘택홀의 형성은

   상기 콘택플러그가 드러나도록 상기 다층절연막을 식각하는 단계와,

   상기 식각 특성이 다른 상기 다층절연막을 세정하는 단계를 포함함을 특징으로 하는 반도체소자의 커패시터 제조방법.
5. 제2항에 있어서,

   상기 제2절연막의 형성은 상기 콘택홀 표면을 포함한 상기 다층절연막상에 질화막을 증착하는 단계와,

   상기 콘택홀 내벽에만 남도록 상기 질화막을 에치백하는 단계를 포함하여 형성함을 특징으로 하는 반도체소자의 커패시터 제조방법.
6. 제2항에 있어서,

   상기 콘택홀 내벽에 상기 반도체층의 형성은

   상기 제2절연막 표면을 포함한 상기 다층절연막상에 비정질실리콘층을 증착하는 단계와,

   상기 비정질실리콘층을 포함한 전면에 버퍼절연막을 증착하는 단계와,

   상기 콘택홀내에만 남도록 버퍼절연막을 에치백하는 단계와,

   상기 다층절연막이 드러나도록 상기 비정질실리콘층을 에치백하는 단계와,

   상기 버퍼절연막을 제거하는 단계를 더 포함함을 특징으로 하는 반도체소자의 커패시터 제조방법.
7. 제2항에 있어서, 상기 제2절연막은 상기 제1절연막보다 두께가 얇은 것을 특징으로 하는 반도체소자의 커패시터 제조방법.