KR20000003432A - 반도체소자의 커패시터 제조방법 - Google Patents
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Abstract
커패시터 형성용 PSG막을 증착한 다음 전면 건식식각에 의해 단차부의 형상을 완만하게 변화시켜 후속공정인 폴리실리콘 증착 및 건식식각시 단차부에서의 폴리실리콘이 완전히 제거되도록 하여 후속공정에서 폴리실리콘 불순물입자를 최소화하기 위하여 반도체기판상부에 커패시터 형성용 희생막을 증착하는 단계와, 상기 희생막을 소정두께만큼 전면 건식식각하는 단계, 상기 희생막을 선택적으로 식각하여 반도체기판 소정영역에 커패시터가 형성될 부위를 정의하는 단계, 기판 전면에 커패시터 하부전극 물질을 증착하는 단계, 상기 커패시터 하부전극 물질층상에 갭 매립용막을 형성하는 단계, 상기 갭 매립용막 및 커패시터 하부전극 물질층을 전면 건식식각하는 단계, 및 상기 커패시터 형성용 희생막 및 갭 매립용막을 제거하는 단계로 이루어진 반도체소자의 커패시터 제조방법을 제공한다.
Description
본 발명은 반도체소자의 커패시터 제조방법에 관한 것으로, 특히 PSG를 커패시터 형성용 희생막으로 사용하는 커패시터 제조방법에 관한 것이다.
반도체 기억소자 제조에 있어서, 제1금속층 이전 평탄화방법으로 기존에 주로 사용해오던 BPSG공정은 후속 열처리가 필요하다는 한계 때문에 저온공정이 요구되는 논리소자나 Ta2O5등을 커패시터 재료로 이용하는 DRAM소자에 있어서 사용이 제한되고 있으며 저온증착막이 필요한 상황이다. 또한, 실린더형 커패시터를 형성할때 사용하는 커패시터 형성용 산화막 및 갭(gap) 매립을 위한 산화막은 갭 매립특성이 우수함과 동시에 습식식각시 식각율도 높아야 된다. 이와 같은 요구로 인해 오존 테오스계 PSG막이 사용될 수 있으나, 이 막은 BPSG막에 비해 단차부에서의 플로우각이 좋지 않다. 이와 같은 상황에서 폴리실리콘을 증착하고 건식식각을 실시할 경우 단차부의 측벽에 폴리실리콘이 잔존하여 후속공정에서 불순물입자로 작용할 수 있다. 이와 같은 문제를 해결하기 위해 PSG 증착후 화학적 기계적 연마에 의해 완전평탄화를 이루고자 하는 시도가 있으나, 모든 부위에서 완전평탄화를 시키는 것이 어렵고 부수적으로 셀영역에서의 라운딩에 의해 커패시터간 용량차이가 발생할 소자도 있어 완전한 해결방법이라고 보기는 어려운 실정이다.
도 1a 및 도 1b는 종래기술에 의한 반도체 기억소자의 커패시터 제조공정을 도시한 단면도로서, 도 1a는 커패시터를 형성하는 공정중 갭 매립용 산화막을 증착한 후의 상태를 나타내고 있다. 먼저, 기판위에 게이트(11)를 형성하고, 스페이서산화막(12)을 형성한 다음, 게이트와 비트라인간 절연 및 평탄화를 위한 산화막(13)을 형성한 후, 화학적 기계적 연마에 의해 전면 평탄화를 실시한다. 이어서 커패시터용 콘택(C12)을 형성하고 폴리실리콘을 증착한 다음 콘택부에만 폴리실리콘을 남기고 나머지는 제거한다. 그리고 비트라인용 콘택(C11)을 형성하고 폴리실리콘 및 실리사이드(14)를 증착한 다음 패턴 형성을 용이하게 하고 절연을 시키기 위한 산화막(15)을 형성한 다음 패턴작업을 실시하여 비트라인을 형성한다. 상기 구조에 식각정지막 역할을 하는 산화막 및 질화막(16)을 형성한 다음 커패시터 형성용 산화막(17)을 증착하고 셀영역에 커패시터가 형성될 부위를 만들고 커패시터 하부전극이 될 폴리실리콘(18)을 증착하고 갭 매립을 위한 산화막(19)을 증착한다. 이어서 커패시터 형성용 산화막의 두께(t11)는 커패시터 용량을 결정하기 때문에 웨이퍼내에서 균일해야 하며 소자별로 적정두께가 필요하다.
도 1b는 도 1a의 갭 매립용 산화막 및 폴리실리콘을 전면식각한 후의 단면구조를 나타낸 것이다. 게이트(11)와 비트라인간 절연 및 평탄화를 위한 산화막(!3)을 화학적 기계적 연마에 의해 평탄화하였지만 비트라인에 의해 또다시 단차가 형성되며 상기 구조에 오존 테오스계 PSG막을 증착할 경우 비트라인간 간격이 넓고 불규칙한 주변회로 영역(B)에서는 90도에 가까운 단차(P11)가 발생하며 도 1b에서 알 수 있듯이 전면 건식식각후 이 부위에서 폴리실리콘(18') 및 산화막(19')이 잔존하게 된다. 이렇게 남은 폴리실리콘은 후속공정인 습식식각에 의한 산화막 제거시 불순물입자를 유발할 수 있어 소자의 불량율을 증가시키게 된다. 참조부호 A는 셀영역을 나타낸다.
본 발명은 상술한 문제점을 해결하기 위한 것으로, 커패시터 형성용 PSG막을 증착한 다음 전면 건식식각에 의해 단차부의 형상을 완만하게 변화시켜 후속공정인 폴리실리콘 증착 및 건식식각시 단차부에서의 폴리실리콘이 완전히 제거되도록 하여 후속공정에서 폴리실리콘 불순물입자를 최소화하는 방법을 제공하는 것을 그 목적으로 한다.
도 1a 및 도 1b는 종래기술에 의한 반도체소자의 커패시터 제조방법을 도시한 공정순서도,
도 2a 내지 도 2e는 본 발명에 의한 반도체소자의 커패시터 제조방법을 도시한 공정순서도.
*도면의 주요부분에 대한 부호의 설명*
11.게이트 12.스페이서 산화막
13.산화막 14.폴리실리콘/실리사이드
15.산화막 16.산화막/질화막
27.커패시터 형성용 산화막 28.폴리실리콘
29.갭 매립용 산화막
상기 목적을 달성하기 위한 본 발명의 커패시터 제조방법은 반도체기판상부에 커패시터 형성용 희생막을 증착하는 단계와, 상기 희생막을 소정두께만큼 전면 건식식각하는 단계, 상기 희생막을 선택적으로 식각하여 반도체기판 소정영역에 커패시터가 형성될 부위를 정의하는 단계, 기판 전면에 커패시터 하부전극 물질을 증착하는 단계, 상기 커패시터 하부전극 물질층상에 갭 매립용막을 형성하는 단계, 상기 갭 매립용막 및 커패시터 하부전극 물질층을 전면 건식식각하는 단계, 및 상기 커패시터 형성용 희생막 및 갭 매립용막을 제거하는 단계를 포함하여 구성된다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2e에 본 발명에 의한 반도체 소자의 커패시터 제조방법을 공정순서에 따라 도시하였다.
먼저, 도 2a는 커패시터 형성용 산화막(27)을 증착한 후의 상태를 나타내고 있으며, 이전 공정은 상술한 종래기술의 도 1a와 동일하다. 단, 종래방법에 의해 제조된 커패시터와 같은 용량을 확보하기 위해 커패시터 형성용 산화막(27)의 초기두께(t21)는 종래의 t11보다 두꺼워야 하며 식각후 두께가 t11과 동일하게 되도록 초기두께를 형성한다.
도 2b는 커패시터 형성용 산화막(27)을 전면 건식식각한 후의 상태를 나타낸 것으로, 커패시터 형성용 산화막(27)의 전면 건식식각후의 두께는 t21 t22로 감소하며, 주변회로 영역(B)의 급격한 단차부위가 P22처럼 완만한 경사를 나타내게 된다.
도 2c는 갭 매립용 산화막 및 폴리실리콘을 증착한 후의 상태를 나타내고 있다. 즉, 상기 희생막(27)을 선택적으로 식각하여 셀영역(A)의 소정부분에 커패시터가 형성될 부위(C23)를 정의하고, 그 전면에 커패시터의 하부전극이 될 폴리실리콘(28)을 증착하고 갭 매립을 위한 산화막(29)을 그위에 형성한 후, 산화막(29) 및 폴리실리콘층(28)을 전면 건식식각한다.
도 2d는 상기 갭 매립용 산화막(29) 및 폴리실리콘층(28)을 전면 건식식각한 후의 상태를 도시한 것으로, 주변회로 영역에서 폴리실리콘이 전부 제거됨을 알 수있다.
도 2e는 상기 구조에 커패시터 형성용 산화막 및 갭 매립용 산화막을 제거하고 식각정지막으로 사용되었던 산화막 및 질화막(16)을 전면 건식식각한 후의 상태를 나타낸다. 커패시터 형성용 산화막(27) 및 갭 매립용 산화막(29)은 HF를 이용한 습식식각에 의해 제거하며 후속공정에서의 두께 측정 및 콘택형성을 용이하게 하기 위해 비트라인위에 증착되어 식각정지막으로 사용되었던 산화막 및 질화막(16)은 웨이퍼 전영역 또는 셀영역(A)을 제외한 나머지 영역에서 제거한다. 상기 구조에 커패시터 물질을 증착하고 상부전극을 형성하면 커패시터가 완성된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명에 의하면, 커패시터 형성용 산화막을 증착한 다음, 전면 건식식각에 의해 주변회로 영역의 급격한 단차부위를 완만하게 해줌으로써 후속공정인 폴리실리콘 식각시 주변회로영역에 폴리실리콘이 잔류하는 문제를 해결할 수 있어 폴리실리콘에 의한 불순물입자의 발생가능성을 최소화할 수 있다. 따라서 반도체소자의 수율 및 신뢰성을 높일 수 있게 된다.
Claims (6)
- 반도체기판상부에 커패시터 형성용 희생막을 증착하는 단계와,상기 희생막을 소정두께만큼 전면 건식식각하는 단계,상기 희생막을 선택적으로 식각하여 반도체기판 소정영역에 커패시터가 형성될 부위를 정의하는 단계,기판 전면에 커패시터 하부전극 물질을 증착하는 단계,상기 커패시터 하부전극 물질층상에 갭 매립용막을 형성하는 단계,상기 갭 매립용막 및 커패시터 하부전극 물질층을 전면 건식식각하는 단계, 및상기 커패시터 형성용 희생막 및 갭 매립용막을 제거하는 단계를 포함하는 반도체소자의 커패시터 제조방법.
- 제1항에 있어서,상기 커패시터 형성용 희생막 및 갭 매립용막이 산화막인 반도체소자의 커패시터 제조방법.
- 제1항에 있어서,상기 커패시터 형성용 희생막 및 갭 매립용막이 오존 테오스계 PSG로 형성되는 반도체소자의 커패시터 제조방법.
- 제3항에 있어서,상기 오존 테오스계 PSG막이 2-10wt% 범위의 P농도를 함유하는 산화막인 반도체소자의 커패시터 제조방법.
- 제1항에 있어서,상기 커패시터 형성용 희생막 및 갭 매립용막을 20:1 - 100:1 HF를 이용한 습식식각에 의하여 제거하는 반도체소자의 커패시터 제조방법.
- 제1항에 있어서,상기 커패시터 형성용 희생막을 커패시터가 형성되는 셀영역 이외의 주변회로영역상의 희생막의 단차가 완화될 정도의 두께만큼 전면 건식식각하는 반도체소자의 커패시터 제조방법.
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| KR1019980024674A KR20000003432A (ko) | 1998-06-29 | 1998-06-29 | 반도체소자의 커패시터 제조방법 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6780734B2 (en) | 2002-08-26 | 2004-08-24 | Samsung Electronics Co., Ltd. | Wafer table and semiconductor package manufacturing apparatus using the same |
-
1998
- 1998-06-29 KR KR1019980024674A patent/KR20000003432A/ko not_active Application Discontinuation
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