KR940009637B1 - 트랜치형 비트라인을 갖는 캐패시터 셀 제조방법 - Google Patents
트랜치형 비트라인을 갖는 캐패시터 셀 제조방법 Download PDFInfo
- Publication number
- KR940009637B1 KR940009637B1 KR1019910022507A KR910022507A KR940009637B1 KR 940009637 B1 KR940009637 B1 KR 940009637B1 KR 1019910022507 A KR1019910022507 A KR 1019910022507A KR 910022507 A KR910022507 A KR 910022507A KR 940009637 B1 KR940009637 B1 KR 940009637B1
- Authority
- KR
- South Korea
- Prior art keywords
- bit line
- film
- forming
- nitride film
- trench
- Prior art date
Links
- 239000003990 capacitor Substances 0.000 title claims description 16
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 150000004767 nitrides Chemical class 0.000 claims abstract description 23
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 13
- 229920005591 polysilicon Polymers 0.000 claims abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 8
- 238000000034 method Methods 0.000 claims abstract description 8
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 8
- 239000010703 silicon Substances 0.000 claims abstract description 8
- 238000005468 ion implantation Methods 0.000 claims abstract description 5
- 238000005530 etching Methods 0.000 claims abstract 5
- 238000000151 deposition Methods 0.000 claims description 5
- 230000008021 deposition Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 238000007598 dipping method Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
내용 없음.
Description
제 1 도는 종래의 캐패시터 셀 제조 공정도
제 2 도는 본 발명의 트랜치형 비트라인을 갖는 캐패시터 셀 제조 공정도
* 도면의 주요부분에 대한 부호의 설명
21 : 실리콘 기판 22: 게이트
23 : 베리드 비트라인 24 : 질화막
25 : 제1CVD 산화막 26 : 제 1 질화막
27 : 제2CVD산화막 28 : 제 2 질화막
29 : 노드 폴리 실리콘 30 : 유전체 막
31 : 플레이트 폴리.
본 발명은 캐패시터 제조방법에 관한 것으로 특히 비트라인을 트랜치 구조로 하고 그에 따라 생기는 여분의 면적에 기존의 핀 구조와 비슷한 모양의 캐패시터 셀을 제조하여 캐패시턴스를 증가시킨 캐패시터 셀 제조방법에 관한 것이다.
종래의 메모리 셀 캐패시터 제조방법을 보면 다음과 같다.
먼저 제 1a 도와 같이, 실리콘 기판(1)위에 워드라인으로 게이트(2)를 형성하고, 그 위에 산화막(3)(SiO2)을 씌운 후 사이드 월을 형성한다.
이어서 제 1b 도와 같이, 상기 워드라인 사이의 홀을 도프된 폴리 실리콘(4)으로 채운 다음 에치 백하고, 텅스텐 실리사이드(5)(WSi2) 및 CVD 산화막(6)을 데포지션한다. 계속해서 제 1c 도와 같이 포토에치 공정을 거쳐 비트라인을 형성하고, 그 위에 산화막을 입힌 후 사이드 월을 형성한다.
그 후 제 1d 도와 같이, 선택적 폴리실리콘(7)층을 형성하고 질화막(8)(Si3N4) 및 산화막(9)(SiO2)을 데포지션한다.
이어서 제 1e 도와 같이 포토에치공정으로 비트라인상에 절연막 기둥을 형성하고, 전면에 노드 폴리실리콘(10)을 형성한다.
마지막으로 제 1f 도와 같이, 산화막을 도포하여 에치 백하므로 절연막 기둥상의 폴리실리콘을 제거하고 산화막을 습식식각하여 제거한다. 계속해서 Ta2O5와 같은 CVD산화막으로 유전체막(11)을 형성하고 텅스텐등의 플레이트(12)를 데포지션 하므로 크라운 형태의 캐패시터를 형성하게 된다.
반도체 소자 고집적화 됨에 따라 캐패시터의 용량을 증대시켜야 하는데, 종래 기술의 캐패시터는 용량을 증가시키기 위해서 비트라인 상에 기둥을 높이거나, 트랜치 구조를 사용하므로 단차 피복성(Step Coverage) 문제가 생기며, 높은 단차를 갖게 되어 막(film) 증착시에 필링(filling)등의 많은 문제점이 있다.
본 발명은 이와같은 문제점을 시정 보완하기 위해서 안출된 것으로서, 실리콘 기판 속으로 비트라인을 형성시키고 그 위에 핀(Fin) 구조와 비슷하게 캐패시터를 형성하여 캐패시터의 용량을 확장하도록 하였다.
이하 첨부된 도면 제 2 도를 참조하여 본 발명을 상술하면 다음과 같다.
먼저 제 2a 도와 같이, 실리콘 기판(21)에 워드라인으로서 게이트(22)를 형성하고 이온 주입으로 정션을 형성한다. 이어서 PR을 입히고 비트라인이 형성될 부분에 에치하여 트랜치를 형성한다.
그리고 필드 이온 주입을 실시하여 비트라인 콘택영역의 전기적 피라미터를 조정한다.(제 2b 도).
계속해서 기 형성된 트렌치부에 도프된 폴리 실리콘을 채운다음 에치 백하여 트랜치형 베리드 비트라인(23)을 형성하고 얇은 질화막(24)을 전면에 대표지션한다.(제 2c도)
그후 제1CVD 산화막(25)으로 전면의 홀을 채운 후 에치 백하여 평탄화하고, 제1질화막(26), 제2CVD산화막(27) 및 제 2 질화막(28)을 데포지션한다. 이 때 제1질화막, 제2CVD산화막 및 제 2 질화막의 두께는 약 2000Å정도로 유지하여 그위에 노드 폴리 실리콘이 데포지션되는 것을 대비한다.
이어서 PR을 입히고 질화막(24)을 에치 스토퍼로 하여 식각하므로 비트라인 상부와 필드 산화막 상부에 산화막, 질화막, 산화막, 질화막의 절연막 블럭을 형성한다(제2d 도). 계속해서 HF 디핑(dipping)을 실시하여 상기 절연 블럭의 산화막을 부분에치하고, 노출된 얇은 질화막(24)을 인산처리하여 제거한다. 그리고 노드 폴리실리콘(29) 및 유전체 막(30)을 형성한 후 플레이트 폴리(31)를 데포지션하여 본 발명의 캐패시터를 완성한다.
이와같이 본 발명의 방법으로 캐패시터를 제조하므로 다음과 같은 효과를 얻을 수 있다.
첫째, 비트라인을 실리콘 기판 속으로 매몰시키므로 종래 구조에서 비트라인이 차지했던 영역을 캐패시터로 만들므로 용량을 증가시킬 수 있다.
둘째로, 노드 콘택을 형성하기 위해 얇은 질화막을 습식식각하므로 마스크 수를 줄일 수 있으며 건식식각 과정에서 오는 데미지를 방지할 수 있다.
셋째, 얇은 질화막을 습식식각하는 과정에서 절연 블록내의 질화막 윤곽을 완만하게 하므로 후속 노드 폴리실리콘 데포지션시 양호한 단차피복성(스텝 커버리지)을 얻을 수 있고 필링(filling) 상태를 쉽게 얻을 수 있다.
Claims (1)
- 트랜치형 비트라인을 갖는 캐패시터 셀 제조 방법에 있어서, 실리콘 판에 게이트를 형성하고 이온주입하여 졍션을 형성한 후, 비트라인 형성을 위해 실리콘 기판을 에치하고 필드 이온주입을 실시하는 단계(a)와, 기 형성된 트랜치 부에 도프된 폴리실리콘을 채운다음 에치 백하여 트랜치형 베리드 비트라인을 형성하고 얇은 질화막을 전면에 데포지션하는 단계(b)와, 제1CVD산화막으로 전면을 도포하여 홀을 채운 다음 에치백하여 평탄화하고, 제1질화막, 제2CVD산화막 및 제2질화막을 각각 소정의 두께로 데포지션한후 얇은 질화막을 에치 스토퍼로 하여 에치하여 비트라인 상부와 필드 산화막 상부에 절연막 블럭을 형성하는 단계(C)와, 상기 절연막 블럭 중 제1 및 제2CVD산화막을 부분식각하고, 노출된 얇은 질화막을 제거한 후 노드 폴리실리콘 및 유전체막을 형성하고 플레이트 폴리를 데포지션하는 단계(d)를 포함하는 것을 특징으로 하는 트랜치형 비트라인을 갖는 캐패시터 셀 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910022507A KR940009637B1 (ko) | 1991-12-10 | 1991-12-10 | 트랜치형 비트라인을 갖는 캐패시터 셀 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910022507A KR940009637B1 (ko) | 1991-12-10 | 1991-12-10 | 트랜치형 비트라인을 갖는 캐패시터 셀 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR930014966A KR930014966A (ko) | 1993-07-23 |
| KR940009637B1 true KR940009637B1 (ko) | 1994-10-15 |
Family
ID=19324446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019910022507A KR940009637B1 (ko) | 1991-12-10 | 1991-12-10 | 트랜치형 비트라인을 갖는 캐패시터 셀 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR940009637B1 (ko) |
-
1991
- 1991-12-10 KR KR1019910022507A patent/KR940009637B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR930014966A (ko) | 1993-07-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR950012554B1 (ko) | 고집적 반도체소자의 전하저장전극 제조방법 | |
| US5656536A (en) | Method of manufacturing a crown shaped capacitor with horizontal fins for high density DRAMs | |
| KR100227771B1 (ko) | 메모리 셀 내에 적층 캐패시터의 원통형 저장 노드를 제조하는 방법 | |
| JPH05335510A (ja) | 波状素子接点コンデンサおよび波状素子接点コンデンサを形成するための方法 | |
| JP3222944B2 (ja) | Ｄｒａｍセルのキャパシタの製造方法 | |
| KR100219483B1 (ko) | 반도체 장치의 커패시터 제조방법 | |
| KR960003773B1 (ko) | 디램(DRAM) 셀(Cell) 제조방법 | |
| US5470778A (en) | Method of manufacturing a semiconductor device | |
| US5693554A (en) | Fabrication method for capacitor of stack-type DRAM cell | |
| US5219780A (en) | Method for fabricating a semiconductor memory cell | |
| US5104821A (en) | Method for fabricating stacked capacitors in a DRAM cell | |
| US5457063A (en) | Method for fabricating a capacitor for a dynamic random access memory cell | |
| KR100207462B1 (ko) | 반도체 장치의 커패시터 제조방법 | |
| US6548348B1 (en) | Method of forming a storage node contact hole in a porous insulator layer | |
| US5893980A (en) | Semiconductor device capacitor fabrication method | |
| US5441908A (en) | Capacitor of a semiconductor device having increased effective area | |
| KR940009637B1 (ko) | 트랜치형 비트라인을 갖는 캐패시터 셀 제조방법 | |
| US6136661A (en) | Method to fabricate capacitor structures with very narrow features using silyated photoresist | |
| US6291293B1 (en) | Method for fabricating an open can-type stacked capacitor on an uneven surface | |
| US6303491B1 (en) | Method for fabricating self-aligned contact hole | |
| KR0122752B1 (ko) | 반도체 소자의 콘택홀 형성 방법 | |
| KR100487915B1 (ko) | 반도체소자의캐패시터형성방법 | |
| KR100348315B1 (ko) | 반도체 소자의 제조 방법 | |
| KR0165409B1 (ko) | 반도체 장치의 커패시터 및 그 제조방법 | |
| KR0122845B1 (ko) | 반도체 소자의 스택 캐패시터 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20050922 Year of fee payment: 12 |
|
| LAPS | Lapse due to unpaid annual fee |