KR950012554B1 - 고집적 반도체소자의 전하저장전극 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제1도는 종래의 고집적 반도체소자에서 저장전극이 형성되어 있는 상태를 나타내는 반도체소자의 단면도.
제2a도 내지 2e도는 본 발명에 따른 고집적 반도체소자를 형성하는 단계를 나타내는 반도체소자의 단면도.
제2a도는 실리콘기판 상부의 워드라인상에 산화막과 폴리실리콘이 형성되어 있는 상태를 나타내는 반도체소자의 단면도.
제2b도는 제2a도의 공정후, 비트라인을 형성하고, 비트라인 상부에 산화막을 증착하고 그 상부에 산화막 마스크를 형성하는단계를 나타내는 반도체소자의 단면도.
제2c도는 제2b도의 산화막 마스크를 이용하여 하부의 산화막을 식각한 후 전체구조 상부에 저장전극용 폴리실리콘을 중착하는 단계를 나타내는 반도체소자의 단면도.
제2d도는 제2c도의 공정이 완료된 후 상부의 폴리실리콘을 제거하여, 저장전극을 셀사이에서 분리시킨 단계를 나타내는 반도체소자의 단면도.
제2e도는 제2d도의 공정후 잔존하는 산화물을 습식식각으로 제거하여 저장전극이 형성되어 있는 상태를 나타내는 반도체소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘기판 3 : 필드 산화막
5 : 워드라인 7 : 산화막
9 : 비트라인 콘택 11 : 저장전극 콘택
13 : 폴리실리콘 실리사이드 15 : 산화막마스크
17 : 스페이서 산화막 19 : 비트라인
21 : 산화막 23 : 포토레지스트층
25 : 폴리실리콘 27 : 저장전극
본 발명은 고집적 반도체소자의 제조방법에 관한 것이며, 특히 비트라인 콘택과 저장 전극 콘택을 동시에 형성하고, 비트라인 형성후, 비트라인을 절연시키기 위한 스페이서 산화막을 형성할 때, 저장 전극 콘택을 노출되게 하고, 비트라인의 토포로지 (topology)를 따라 저장전극이 형성되게 함으로써, 저장전극의 형성과 저장전극 콘택이 자기정렬 방식으로 되는 고집적 반도체소자의 전하저장전극 제조방법에 관한 것이다.
일반적으로, DRAM(Dynamic Random Access Memory) 제조공정에서, 저장전극 형성공정은 콘택 형성의 어려움과 함께, 저장전극의 단차가 높아지는 문제점이 있었다.
제1도에 도시된 종래의 DRAM셀 구조에서 살펴보면, 저장전극(27)의 면적을 크게 하기 위해, 비트라인매립형 구조를 선택하였을 경우, 저장전극(27)이 비트라인(19)의 상부에 위치하게 되어, 저장전극콘택(11)의 깊이가 상당히 깊게 되어, 콘택식각에 어려움이 있으며, 또한, 저장전극의 높이에 의해 전체 셀의 높이도 상승하게 되므로, 후속 공정에서의 금속 콘택식각시 높은 단차로 인해 콘택이 더욱 어렵게 되는 단점이 있었다.
따라서, 본 발명은 상술한 문제점을 제거하기 위해 비트라인 콘택과 저장전극 콘택을 동시에 형성하여,저장전극 콘택과 저장전극이 자기정렬식으로 형성되게 하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명은 비트라인 콘택과 저장전극 콘택을 동시에 형성하고, 상기 콘택 상부로부터 폴리실리콘을 충진시키고, 비트라인 형성후, 비트라인을 절연시키기 위한 스페이서 산화막을 형성할 때, 장전극 콘택이 노출되게 하고, 비트라인의 토포로지를 따라 저장전극이 형성되게 함으로써,저장전극의 형성과 저장전극 콘택이 자기 정렬식으로 형성되어 안정된 콘택을 형성할뿐 아니라, 전체적이 토포로지도 상당히 낮아지게 된다. 이하, 첨부된 도면으로 본 발명을 더욱 상세하게 설명하기로 한다.
제1도는 종래의 고집적 반도체소자의 제조공정에 따라 비트라인(19)과 저장전극(27)이 형성되어 있는 반도체소자의 단면도로서, 실리콘 기판(1) 상부에 필드 산화막(3)과 워드라인(5)이 형성되어 있고, 상기 워드라인(5) 상부에는 산화막(7)이 형성되고, 상기 산화막(7)을 식각한 후, 폴리실리콘을 충진시켜 형성된 저장전극(27)과, 상부에 실리사이드(13) 및 산화막 마스크(15)를 포함하는 비트라인(19)이 도시되어 있다.
그러나, 도시된 바로 알 수 있는 바와 같이, 저장전극(27)의 높이가 높게 되어, 상호연결(inter connection) 공정시, 콘택홀을 형성하기가 곤란하게 되며, 저장전극(27)과 비트라인(19) 사이에 산화막의 증착 및 저장전극 콘택식각 및 저장전극용 폴리실리콘 증착 및 저장전극 마스크 및 식각공정등의 다수의 공정이 필수적이므로 전체의 공정이 상당히 복잡하게 된다.
상기 문제점은 비트라인의 측벽을 이용한 저장전극 구조를 제공함으로써 해결할 수 있다.
상술한 바와 같은 비트라인 측벽을 가진 저장전극 구조를 가진 본 발명의 반도체소자에 대하여 제2a도 내지 2e도를 참조로 하여 설명하기로 한다.
제2a도는 실리콘 기판(1) 상부에 필드 산화막(3)과 워드라인(5) 및 산화막(7)과, 상기 산화막(7)의 소정 부분이 식각되어 형성된 비트라인 콘택(9)과 저장전극 콘택(11)에 폴리실리콘이 층진되어 있는 상태를 나타내는 반도체소자의 단면도로서, 도시된 바와 같이, 실리콘 기판(1) 상부에 워드라인(5)이 형성되고 나서, 그상부에 산화막(7)을 증착시키고, 상기 산화막(7)을 식각하여 비트라인 콘택(9)과 저장전극 콘택(11)을 형성한 후, 폴리실리콘을 충진시킨다.
여기서, 비트라인 콘택(9) 및 저장전극 콘택(11) 상부로부터, 폴리실리콘을 충진시키는 방법은, 다음의 3가지 방법이 있다. 즉, 폴리실리콘을 상부에 두껍게 증착한 후 에치백하는 방법과, 폴리실리콘의 소정 부분만 마스크를 형성시켜 식각함으로써, 콘택홀에만 폴리실리콘을 남게 하거나, 선택적인 실리콘 증착 방법으로, 콘택홀에만 폴리실리콘이 증착되도록 하는 방법이 있다.
제2b도는 제2a도의 공정후에 비트라인(19)을 형성하고, 산화막(21)을 증착하여 평탄화시키고 그 상부에 저장전극 마스크(23)를 형성하는 단계를 나타내는 반도체소자의 단면도로서, 비트라인 콘택(9) 상부로부터 폴리실리콘을 충진시킨 후 그 상부에 실리사이드(13) 및 산화물 마스크(15)를 증착하고, 측벽에, 스페이서 산화막(17)을 가진 비트라인(19)을 형성한다. 그후, 전체구조물 상부에 BPSG등의 산화막을 도포한 후, 소정의 두께로 에치백하며, 상기 BPSG산화막(21)이 비트라인(19)의 높이와 동일하게 되도록 한다. 그후. 상기 산화막(21) 상부에 포토레지스트층(23)을 코팅시켜, 저장전극 콘택 마스크를 형성한다.
제2c도는 제2b도에서 형성된 저장전극 콘택 마스크를 이용하여 하부의 BPSG산화막(21)을 소정두께 식각한 후, 전체구조 상부에 저장전극용 폴리실리콘(25)을 증착하는 단계를 나타내는 반도체소자의 단면도로서, BPSG산화막(21)을 습식식각하여, 저장전극 콘택(11) 표면의 폴리실리콘이 노출되게 한다. 그 후, 잔존하는 포토레지스트층(12)을 제거하고, 전체구조 상부에 저장전극용 폴리실리콘(25)을 증착한다.
제2d도는 제2c도의 공정이 완료된 후, 상부의 폴리실리콘(25)의 소정부분을 제거하여, 다음 공정에서 형성될 저장전극(27)을 셀 사이에서 분리시키는 단계를 나타내는 반도체소자의 단면도로서, 전체구조 상부에 포토레지스트층을 코팅한 후, 상단 부위의 폴리실리콘(25)을 제거할 수 있도록 에치백하여, 다음 공정에서 형성될 저장전극(27)을 셀 사이에서 분리시킨다.
제2e도는 제2d도의 공정이 완료된 후, 잔존하는 BPSG산화막(21)을 습식식각으로 제거하여, 저장전극(27)이 형성되어 있는 상태를 나타내는 반도체소자의 단면도로서, 제2d도의 공정후, 노출된 BPSG산화막(21)을 습식식각으로 식각하여, 비트라인(19) 양측벽에 저장전극(27)이 형성되어 있는 상태를 나타태고 있다.
이상에서 살펴본 바와 같이, 본 발명의 공정에 따르면, 종래의 저장전극 형성공정이 콘택홀 형성, 저장전극용 폴리 실리콘 증착, 저장전극용 마스크 형성 및 식각의 단계를 포함하는 것에 비해, 저장전극 콘택과 저장전극이 동시에 형성됨으로써 공정 단계가 단축되며, 저장전극이 비트라인과 동일한 높이에서 형성됨으로써, 전체의 토포로지가 상당히 낮아지게 되며, 저장전극 콘택이 자기 정렬식으로 형성되므로 안정된 콘택을 얻을 수 있고, 비트라인의 높이를 조절할 수 있으므로, 저장전극의 면적을 조절할 수 있는 효과가 있다.
Claims (3)
- 고집적 반도체소자의 전하저장전극 제조방법에 있어서, 실리콘 기판(1) 소정부분에 필드 산화막(3)을 형성하고, 상기 실리콘기판(1) 및 필드산화막(3) 상부에 워드라인(5)을 형성하는 단계와, 상기 워드라인(5)상부에 산화막(7)을 증착하는 단계와, 상기 산화막(7) 상부에 포토레지스트를 코팅하여, 마스크를 형성한후, 하부의 산화막(7)을 식각하여,비트라인 콘택(9)과 저장전극 콘택(11)을 형성하는 단계와, 상기 비트라인 콘택(9)과 저장전극 콘택(11) 상부로부터 폴리실리콘을 충진하는 단계와, 상기 비트라인 콘택(9) 상부에 실리사이드(13) 및 산화막 마스크(15)을 형성하고, 측벽에 스페이서 산화막(17)을 가진 비트라인(19)을 형성하는 단계와, 상기 비트라인(19) 상부로부터 산화막(21)을 증착하는 단계와, 상기 산화막(21) 상부에 포토레지스트층(23)을 코팅하여 마스크를 형성하는 단계와, 상기 마스크를 이용하여 하부의 산화막(21)을 식각한 후 저장전극 콘택(11)부에 충진된 폴리실리콘의 상부가 노출되게 하는 단계와, 상기 산화막(21) 상부의 잔존 포토레지스트층(23)을 제거한 후, 전체 구조상부로부터 저장전극용 폴리실리콘(25)을 증착하는 단계와, 저장전극용 폴리실리콘(25)상부에 포토레지스트를 코팅한 후 에치백공정으로 소정부분의 폴리실리콘(25)을 제거하여, 후에 형성될 저장전극(27)을 셀 사이에서 분리시키는 단계와, 노출된 산화막(21)을 습식식각하여 저장전극(27)을 형성하는 단계를 포함하는 것을 특징으로 하는 고집적 반도체소자의 전하저장전극 제조방법.
- 제1항에 있어서, 상기 비트라인(19)의 측벽에 저장전극(27)을 형성하여 비트라인과 저장전극의 높이가 동일하게 한 것을 특징으로 하는 고집적 반도체소자의 전하저장전극 제조방법.
- 제1항에 있어서, 상기 비트라인 콘택(9) 및 저장전극 콘택(11) 상부로부터 폴리실리콘을 충진시키기 위해, 폴리실리콘을 전체적으로 두껍게 증착한 후 에치백하거나, 소정부위를 마스크를 이용하여 식각한 후, 콘택홀에만 폴리실리콘을 잔존하게 하거나, 선택적인 실리콘 증착 방법으로 콘택홀에만 폴리실리콘을 증착하게 하는 것을 특징으로 하는 고집적 반도체소자의 전하저장전극 제조방법.
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| KR940001404A (ko) | 1994-01-11 |
| US5332685A (en) | 1994-07-26 |
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