JPH1117140A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH1117140A
JPH1117140A JP9168718A JP16871897A JPH1117140A JP H1117140 A JPH1117140 A JP H1117140A JP 9168718 A JP9168718 A JP 9168718A JP 16871897 A JP16871897 A JP 16871897A JP H1117140 A JPH1117140 A JP H1117140A
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bit line
layer
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英明 黒田
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Abstract

(57)【要約】 【課題】トランジスタとビット線およびキャパシタとを
接続する接続プラグの形成工程が長く、層間絶縁層が厚
いためコンタクト孔のアスペクト比が大きい。 【解決手段】半導体層３に形成されたトランジスタ上に
第１の層間絶縁層１２，１３を成膜し、ビットコンタク
ト用の第１の接続プラグ１７および記憶ノードコンタク
ト用の第２の接続プラグ１８を、トランジスタに接続さ
せ第１の層間絶縁層１２に埋め込むかたちで同時形成
し、第２の層間絶縁層２０，２１，２５を全面に成膜
し、ビット線ＢＬを、第１の接続プラグ１７上に接し第
２の層間絶縁層内に埋め込むかたちで形成し、その後、
第２の層間絶縁層のキャパシタを形成する部分をエッチ
ング除去して第２の接続プラグ１８の上面を表出させ、
当該表出した第２の接続プラグ上からビット線ＢＬの上
層側にかけて、記憶ノード電極を形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＤＲＡＭ（Dynami
c Random Access Memory）等の半導体装置及びその製造
方法に関する。特定的には、本発明は、半導体基板等に
形成されたトランジスタに対しビット線とキャパシタの
記憶ノードとをそれぞれ接続プラグを介して接続させて
なる半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】図２６に、従来のＤＲＡＭセルの平面図
（４セル分）を示す。ＬＯＣＯＳ(Local Oxidation of
Silicon)領域により画成された能動領域が斜めＳ字状に
交互に配置されている。選択トランジスタＳＴｒのゲー
ト電極を兼ねるワード線ＷＬが互いに平行に配線され、
選択トランジスタＳＴｒのソース又はドレインをなす一
方の不純物領域（各能動領域の中央部）にビットコンタ
クトＢＣが設けられ、これを介して接続されたビット線
ＢＬが、ワード線ＷＬと直交して互いに平行に配線され
ている。各選択トランジスタＳＴｒの他方の不純物領域
（各能動領域の両端部付近）には、これを図示しないキ
ャパシタに接続させるノードコンタクトＮＣが設けられ
ている。
【０００３】図２６のＡ−Ａ’線に沿った断面図を図２
７に、Ｂ−Ｂ’線に沿った断面図を図２８に示す。図２
８は、その左側にメモリセル部、右側に周辺回路部を示
している。これらの断面図からわかるように、ビットコ
ンタクトＢＣは、選択トランジスタＳＴｒの一方の不純
物領域から立設し、ビット線ＢＬの直下が部分的に拡径
された接続プラグで構成されている。また、ノードコン
タクトＮＣも同様な高さで部分的に拡径され、下層の選
択トランジスタＳＴｒの他方の不純物領域と上層のキャ
パシタの記憶ノード（下部電極）とを接続している。こ
のタイプのＤＲＡＭは、この接続プラグが埋め込まれた
層間絶縁層の途中にビット線が配されていることから、
一般にＣＯＢ(Capacitor Over Bitline)型と称される。
【０００４】つぎに、このＣＯＢ型ＤＲＡＭの製造方法
について、図２９〜図４１および図２８を参照しながら
簡単に説明する。まず、図２９に示すように、用意した
Ｐ型シリコン基板に対し、ＮウエルとＰウエルの形成、
素子分離絶縁膜２０１の形成を、それぞれ常法にしたが
って行う。図示しないゲート絶縁膜を熱酸化法により形
成した後、不純物を導入して導電化したポリシリコン層
（以下、doped poly−Ｓｉ層）３０１ａ、タングステン
シリサイド（ＷＳｉx ）層３０１ｂを積層した後、パタ
ーニングしてゲート電極３０１（一部、選択トランジス
タＳＴｒのワード線ＷＬを含む）を形成する。このゲー
ト電極３０１および素子分離絶縁膜２０１をマスクとし
てイオン注入を行い、ウェル表面に比較的に低濃度なＬ
ＤＤ(Lightly Doped Drain) １０１を形成する。
【０００５】図３０に示す工程では、全面にエッチング
ストッパ用の薄い酸化シリコン膜２０２を成膜する。次
いで、ポリシリコンを堆積した後エッチバックすること
により、ゲート電極側壁にポリシリコンで構成されるサ
イドウォール３０２を形成する。そして、このサイドウ
ォール３０２および素子分離絶縁膜２０１を自己整合マ
スクとしてイオン注入を行い、比較的に高濃度なソース
・ドレイン領域１０２を形成する。サイドウォール３０
２を取り除いた後、図３１に示すように、エッチングス
トッパ用の窒化シリコン膜２０３を減圧ＣＶＤにより全
面に成膜する。その後、ＮＳＧ(Nondoped natural Sili
cate Glass) 膜２０４を、ＴＥＯＳ(Tetraethyloxysila
ne又はTetraethylorthosilicate,Ｓｉ（ＯＣ
2 Ｈ5 ）4 ）のオゾンによる酸化を利用したＣＶＤ法
（以下、Ｏ3 −ＴＥＯＳ法）により形成した後、ＢＰＳ
Ｇ(boro-phosphosillcate glass) 膜２０５を、同じく
Ｏ3 −ＴＥＯＳ法により形成する。
【０００６】図３２に示すように、ＢＰＳＧ膜２０５を
リフローして平坦化した後、ポリシリコン膜３０３を堆
積し、ビットコンタクト及びノードコンタクト等を開口
するためのレジストパターンＲ１１を形成する。形成し
たレジストパターンＲ１１をマスクとして、図３３に示
すように、ポリシリコン膜３０３、ＢＰＳＧ膜２０５、
ＮＳＧ膜２０４を順次エッチングする。このエッチング
は、ＮＳＧ膜２０４の途中までで停止させ、これにより
予備コンタクト孔が形成される。さらに全面にポリシリ
コン膜を堆積し、エッチバックすることにより、この予
備コンタクト孔の側壁にポリシリコンで構成されるサイ
ドウォール３０４を形成し、予備コンタクト孔を小径化
する。そして、このサイドウォール３０４とポリシリコ
ン膜３０３をマスクとして下地に残るＮＳＧ膜２０４を
エッチングする。これにより、選択トランジスタＳＴｒ
の一方の不純物領域に達するビットコンタクト孔ＢＣ
Ｈ、及び他方の不純物領域に達するノードコンタクト孔
ＮＣＨが、フォトリソグラフィの限界解像度以下の径に
シュリンクされて形成される。コンタクト孔の開口後、
ポリシリコン膜３０５を堆積してコンタクト孔ＢＣＨ，
ＮＣＨを埋めた後（図３４）、ポリシリコン膜３０５及
び３０３、サイドウォール３０４をエッチバックする。
このエッチバックは、ポリシリコン膜３０５およびサイ
ドウォール３０４の表面が、予備コンタクト孔の開口面
より低くなるように行う。これにより、上部が拡径され
たポリプラグ(poly plug) ３０６が選択トランジスタＳ
Ｔｒの各不純物領域から立設したかたちで形成される。
【０００７】図３６に示す工程では、ＢＰＳＧ膜２０５
をエッチングしてポリプラグ３０６と面一化した後、Ｔ
ＥＯＳのＯ2 による酸化または熱酸化を利用した減圧Ｃ
ＶＤ法（以下、ＬＰ−ＴＥＯＳ法）による酸化シリコン
膜２０７、次いで減圧ＣＶＤ法により窒化シリコン膜２
０８を全面に成膜する。その上にビット線とのコンタク
ト開孔用のレジストパターンＲ１２を形成する。図３７
に示すように、形成したレジストパターンＲ１２をマス
クとして窒化シリコン膜２０８、酸化シリコン膜２０７
をエッチングして、ビットコンタクト用のポリプラグ３
０６表面を露出させる。レジストパターンＲ１２を除去
した後、doped poly−Ｓｉ層３０８、ＷＳｉx層３０９
を堆積し、図示せぬビット線加工用のレジストパターン
を形成し、これをマスクとして下地のポリサイド膜をエ
ッチングしてビット線ＢＬをパターニングする。その
後、ＬＰ−ＴＥＯＳ法で酸化シリコン膜２１０、減圧Ｃ
ＶＤ法により窒化シリコン膜２１１をそれぞれ薄く全面
に成膜した後、ＮＳＧ膜２１２とＢＰＳＧ膜２１３をそ
れぞれＯ3 −ＴＥＯＳ法により堆積し、ＢＰＳＧ膜２１
３をリフローして平坦化する。
【０００８】図３８に示す工程では、必要に応じてエッ
チング等により表面を軽く削って更に平坦化した後、キ
ャパシタ形成時のエッチングストッパとなる窒化シリコ
ン膜２１４を全面に堆積する。また、その上にポリシリ
コン膜３１０を厚く堆積し、その後、ノードコンタクト
用のポリプラグ３０６上方位置に開口するレジストパタ
ーンＲ１３を形成する。図３９に示す工程では、まず、
レジストパターンＲ１３をマスクとしてポリシリコン膜
３１０をエッチングし、予備コンタクト孔を形成する。
次いで、更にポリシリコン膜を堆積した後でエッチバッ
クすることにより、予備コンタクト孔の側壁にポリシリ
コンで構成されるサイドウォール３１１を形成し、予備
コンタクト孔を小径化する。そして、形成したサイドウ
ォール３１１とポリシリコン膜３１０をマスクとして、
下地の窒化シリコン膜２１４、ＢＰＳＧ膜２１３、ＮＳ
Ｇ膜２１２、窒化シリコン膜２１１および酸化シリコン
膜２１０を順次エッチングしてポリプラグ３０６の拡径
部分に達しシュリンクされたノードコンタクト孔を開口
し、次にポリシリコン膜３１２を堆積してコンタクト孔
を埋める。
【０００９】つぎに、図４０に示すように、ポリシリコ
ン膜３１２，３１０およびサイドウォール３１１をエッ
チバックし、下方のポリプラグ３０６の拡径部分上に接
続するポリプラグ３１４を形成する。さらに、ノード電
極の底部となるポリシリコン膜３１５を成膜し、その上
に、シリンダ型キャパシタを形成する際の犠牲層となる
酸化シリコン膜２１５を厚く堆積する。酸化シリコン膜
２１５上に、シリンダ型キャパシタの内形を規定するレ
ジストパターンＲ１４を形成する。
【００１０】図４１に示す工程では、まず、レジストパ
ターンＲ１４をマスクとして異方性エッチングを行い、
酸化シリコン膜２１５からなる犠牲層を形成する。続い
て下層のポリシリコン膜３１５をパターニングして、こ
れをキャパシタごとに分離する。レジストパターンＲ１
４を除去後、ポリシリコン膜を堆積し、これをエッチバ
ックすることにより犠牲層の周壁にポリシリコンで構成
されるサイドウォール３１６を形成する。この状態で犠
牲層をウエットエッチングにより除去すると、シリンダ
型のノード電極が形成される。その後、ＯＮＯ膜（酸化
シリコンを窒化シリコン膜で挟んだ３層膜）２１６でノ
ード電極表面を被膜した後、プレート電極となるポリシ
リコン膜３１７を堆積し、このポリシリコン膜３１７及
び下地のＯＮＯ膜２１６と窒化シリコン膜２１４を所定
形状にパターニングしてプレート電極を形成すると、シ
リンダ型のキャパシタＣＡＰが完成する。
【００１１】その後は、図２８に示すように、層間絶縁
膜２１７を厚く堆積してキャパシタを覆い、層間絶縁膜
２１７の表面を平坦化した後、プレート電極と周辺回路
をそれぞれ上層の配線層に接続するためのコンタクト孔
を開口する。次いで、コンタクト孔内壁を覆って密着層
としてのＴｉ／ＴｉＮ膜３１８を被膜し、タングステン
（Ｗ）でコンタクト孔を埋め込んだ後、これらをエッチ
バックすることにより、Ｗプラグ３１９を形成する。そ
の後、バリアメタルを上下に配したＡｌ配線層３１０を
全面に成膜し、これを所定形状にパターニングすれば、
図２８に示す断面構造のＣＯＢ型ＤＲＡＭを得る。
【００１２】
【発明が解決しようとする課題】この従来のＣＯＢ型Ｄ
ＲＡＭの製造工程では、ワード線形成後キャパシタの記
憶ノード電極形成までに必要なフォトマスクは、第１コ
ンタクト形成（ノードコンタクトとビットコンタクト同
時開口、図３２）、ビットコンタクト用のポリプラグに
対する開口部形成（図３６）、ビット線形成（図３
７）、第２のコンタクト形成（ノードコンタクトの上部
延長、図３８）、ノード電極形成（図４０）と、合計で
５枚必要である。加えて、従来のＣＯＢ型ＤＲＡＭセル
では、ワード線ＷＬとビット線ＢＬとの間、ビット線と
のキャパシタとの間の層間絶縁膜が比較的に厚く、膜構
造も複雑で、平坦化工程を含むこれら層間絶縁膜の形成
及び上層配線とのコンタクトの工程が長く、コスト増に
つながっていた。また、従来のＣＯＢ型ＤＲＡＭセルで
は、層間絶縁膜が比較的に厚いことから、メモリアレイ
部の高さは１μｍ程度になり、周辺回路の層間絶縁膜が
厚くなってコンタクトのアスペクト比が大きくなるた
め、周辺回路のコンタクト径を小さくできず、集積度を
上げることができないという不利益が生じていた。
【００１３】本発明は、上記事情に鑑みなされたもので
あり、簡略化された工程で作り易く、集積度の向上が容
易なＣＯＢ型ＤＲＡＭ等の半導体装置とその製造方法を
提供することを目的とする。
【００１４】
【課題を解決するための手段】上述した従来技術の課題
を解決し、上記目的を達成するために、本発明の半導体
装置及びその製造方法では、ビット線を１層目の層間絶
縁層上部または２層目に埋め込むことでキャパシタ形成
までの層間絶縁層全体の膜厚を抑え、しかも、コンタク
トの同時形成を可能とするために、ビットコンタクトと
ノードコンタクトの高さを揃えている。一般に、ＣＯＢ
型ではキャパシタの記憶ノード電極がビット線の上層側
に形成されることから、記憶ノード電極とビット線にそ
れぞれ接続しながらコンタクトの高さを揃えるのが難し
いが、これを本発明では２つの方法により達成してい
る。第１に、ビット線は従来と同様に１層目の層間絶縁
層上に形成するが、記憶ノード電極を一部下層にまで延
在させることでビットコンタクトとの接続を可能とし
た。第２に、１層目の層間絶縁層を貫くビットコンタク
トの上部を導電材料で拡径して、これによりビット線を
形成した。
【００１５】本発明に係る第１の製法では、半導体層に
形成されたトランジスタ上に第１の層間絶縁層を成膜
し、ビットコンタクト用の第１の接続プラグおよび記憶
ノードコンタクト用の第２の接続プラグを、前記トラン
ジスタに接続させ前記第１の層間絶縁層に埋め込むかた
ちで同時形成し、第２の層間絶縁層を全面に成膜し、前
記ビット線を、前記第１の接続プラグ上に接し前記第２
の層間絶縁層内に埋め込むかたちで形成し、その後、前
記第２の層間絶縁層のキャパシタを形成する部分をエッ
チング除去して前記第２の接続プラグの上面を表出さ
せ、当該表出した第２の接続プラグ上から前記ビット線
の上層側にかけて、前記記憶ノード電極を形成する。
【００１６】前記記憶ノード電極の具体的な形成方法と
しては、前記ビット線の形成後、全面に犠牲層となる成
膜し、当該犠牲層上にエッチングマスク層を成膜し、当
該エッチングマスク層および犠牲層のキャパシタ形成部
分をエッチング除去し、当該エッチング除去部分の内壁
に導電性サイドウォールを形成し、形成した導電性サイ
ドウォールおよび前記エッチングマクス層をマスクとし
て、下層側の前記第２の層間絶縁層を、前記第２の接続
プラグの上面が表出するまでエッチングし、前記導電性
サイドウォールと前記第２の接続プラグとを電気的に接
続する導電層を成膜し、当該導電層の外郭をパターンニ
ングした後、前記犠牲層を除去して前記記憶ノード電極
を形成する。
【００１７】上記した本発明の第１の製法において、前
記第１および第２の接続プラグをフォトマスクのパター
ンよりシュリンクするには、前記第１の層間絶縁層を全
面に成膜した後、当該層間絶縁層上にエッチングマスク
層を成膜し、当該エッチングマスク層に予備コンタクト
孔を開口し、予備コンタクト孔の内壁にサイドウォール
を形成して予備コンタクト孔を小径化した後、当該サイ
ドウォールおよび前記エッチングマスク層をマスクとし
て、小径化した予備コンタクト孔により表出する下地の
前記第２の層間絶縁層をエッチングすることにより、ビ
ットコンタクト孔およびノードコンタクト孔を同時に開
孔し、当該ビットコンタクト孔およびノードコンタクト
孔を導電材料で埋め込んだ後、当該導電材料、前記エッ
チングマスク層および前記サイドウォールをエッチバッ
クして、前記第１および第２の接続プラグを同時形成す
るとよい。前記ビット線は、好ましくは、前記第２の層
間絶縁層に形成された溝の内面に接する金属シリサイド
膜と、当該金属シリサイド膜による凹部に埋め込まれた
導電化シリコン層とからなる。また、ビット線幅を細く
するには、前記第２の層間絶縁層を貫いてビット線用の
溝を形成し、形成した前記ビット線用の溝の内壁に絶縁
性サイドウォールを形成した後、絶縁性サイドウォール
により小径化された当該溝を導電材料で埋め込むとよ
い。また、前記第２の層間絶縁層は、好ましくは、前記
ビット線が埋め込まれている下層膜と、当該下層膜に対
しエッチング選択比が高い上層膜とからなる。なぜな
ら、この上層膜は、ビット線と記憶ノードの距離が近い
或いは上面視で重なる場合の絶縁層として機能するだけ
でなく、例えば上層側に成膜される前記犠牲層となる膜
と第２の層間絶縁層との選択比が同じか小さい場合であ
っても、当該上層膜がエッチングストッパとして機能す
るからである。
【００１８】以上述べてきた本発明の第１の製法によれ
ば、層間絶縁層が２層である点では従来と変わらない
が、ビット線が第２の層間絶縁層に埋め込んで形成され
るため平坦化の必要がないことから、第２の層間絶縁層
が比較的に薄くて済み、膜の積層構造も簡素である。ま
た、ビットコンタクト用と記憶ノードコンタクト用の接
続プラグが第１の層間絶縁層の上面で揃うことから、そ
の同時形成が可能である。したがって、上記製法では、
トランジスタ形成後、記憶ノードの形成までに必要なフ
ォトマスクは、コンタクト形成（ノードコンタクトとビ
ット線コンタクト同時開口）、ビット線形成、ノードコ
ンタクト用の接続プラグの上面表出、記憶ノード電極形
成と、合計で４枚で済む。
【００１９】一方、本発明の第２の製法では、半導体層
に形成されたトランジスタ上に層間絶縁層を成膜し、成
膜した層間絶縁層の表面から厚み方向途中まで前記ビッ
ト線の外郭を規定する溝を形成し、当該溝の底面から前
記トランジスタに達するビットコンタクト孔と、前記層
間絶縁層の上面から前記トランジスタに達するノードコ
ンタクト孔とを同時形成し、当該ビットコンタクト孔、
ノードコンタクト孔および前記溝を埋め込むかたちで導
電膜を成膜した後、成膜した前記導電膜および前記層間
絶縁層をエッチバックして、前記ビット線、ビットコン
タクト用の第１の接続プラグ、ノードコンタクト用の第
２の接続プラグおよびビット線を前記層間絶縁層に埋め
込むかたちで形成し、その後、前記第２の接続プラグ上
に、前記記憶ノード電極を形成する。
【００２０】上記した本発明の第２の製法において、前
記第１および第２の接続プラグをフォトマスクのパター
ンよりシュリンクするには、前記ビットコンタクト孔お
よび前記ノードコンタクト孔の形成に際し、前記層間絶
縁層表面を被膜するエッチング阻止膜と、前記溝を埋め
込む導電膜とを成膜し、当該導電膜および前記エッチン
グ阻止膜をパターンニングして、前記層間絶縁層の上面
部分と前記溝の内底部をそれぞれ表出させる予備コンタ
クト孔を形成し、当該予備コンタクト孔の内壁面に導電
性サイドウォールを形成して、予備コンタクト孔を小径
化した後、形成した導電性サイドウォールおよび前記導
電膜をマスクとして、下層側の前記層間絶縁層を、前記
トランジスタが表出するまでエッチングする。前記導電
性サイドウォールは、前記ビット線の外郭を規定する溝
の内面に接する金属シリサイド膜と、当該金属シリサイ
ド膜と前記第１の接続プラグとの隙間を埋める導電化シ
リコン層とからなる。また、前記層間絶縁層は、好まし
くは、前記ビット線が埋め込まれている上層膜と、当該
上層膜に対してエッチング選択比が高い下層膜とからな
る。ビット線形成用の溝形成時に、下層膜をエッチング
ストッパとして機能させるためである。
【００２１】このような本発明の第２の製法では、層間
絶縁層が従来より一層少なく、膜の積層構造も簡素であ
る。また、前記した第２の製法同様に、ビットコンタク
ト用と記憶ノードコンタクト用の接続プラグの同時形成
が可能であることから、トランジスタ形成後、記憶ノー
ド電極の形成までに必要なフォトマスクは４枚で済む。
【００２２】
【発明の実施の形態】本発明は、ビット線に対してトラ
ンジスタとキャパシタが直列に接続するメモリセルを有
し、キャパシタが主にビット線の上層側に位置するＣＯ
Ｂ型の半導体記憶装置に適用される。したがって、本発
明は、ＤＲＡＭのほかに、例えばＦＲＡＭ(Ferroelectr
ic Random Access Memory)等に適用可能である。以下、
ＣＯＢ型ＤＲＡＭを例として、本発明の半導体装置及び
その製造方法を、図面を参照しながら説明する。
【００２３】本実施形態のＣＯＢ型ＤＲＡＭは、平面的
な構成は従来と同様であり、図２６に示した平面図がそ
のまま適用される。すなわち、素子分離領域（例えば、
ＬＯＣＯＳ領域）により画成された能動領域が斜めＳ字
状に交互に配置され、選択トランジスタＳＴｒのゲート
電極を兼ねるワード線ＷＬとビット線ＢＬが互いに直行
して配線されている。ビット線は、選択トランジスタＳ
Ｔｒのソース又はドレインをなす一方の不純物領域（各
能動領域の中央部）に対し、ビットコンタクトＢＣを介
して接続されている。また、各選択トランジスタＳＴｒ
の他方の不純物領域（各能動領域の両端部付近）には、
これを図示しないキャパシタに接続させるノードコンタ
クトＮＣが設けられている。
【００２４】第１実施形態 図１には、本実施形態のＣＯＢ型ＤＲＡＭについて、図
２６のＢ−Ｂ’線に沿った断面図を示す。なお、図１を
始め以下の説明で用いる全ての断面図では、その左側に
メモリセル部、右側に周辺回路部を示している。図１
中、符号１は例えばｐ型シリコンウェーハ等の半導体基
板、２はｎ型不純物が導入されたＮウェル、３はｐ型不
純物が導入されたＰウェル、４は素子分離絶縁膜、５は
ワード線ＷＬをなす選択トランジスタＳＴｒのゲート電
極、６は周辺回路のトランジスタのゲート電極、７はト
ランジスタのＬＤＤ領域、１０ａ，１０ｂはトランジス
タのソース領域またはドレイン領域を示す。なお、図１
の構成において、Ｎウェルはエピタキシャル成長層で置
き換えできる。また、半導体基板１の表面側にＮウェル
とＰウェルを横並びに配したダブルウェル構造も採用可
能である。
【００２５】選択トランジスタＳＴｒ上に、互いにエッ
チング速度が異なる下層膜と上層膜とからなる第１の層
間絶縁層が積層されている。本例では、下層膜が減圧Ｃ
ＶＤ法による窒化シリコン膜（以下、ＬＰ−ＳｉＮ膜）
１１からなり、上層膜がＯ3−ＴＥＯＳ法によるＮＳＧ
膜１２とＢＰＳＧ膜１３からなり、上層膜表面は平坦化
されている。選択トランジスタＳＴｒのソース領域およ
びドレイン領域の一方の不純物領域１０ａからはビット
コンタクト用の第１の接続プラグ１７が、他方の不純物
領域１０ｂからは記憶ノードコンタクト用の第２の接続
プラグ１８が、それぞれ第１の層間絶縁層内を貫いて立
設している。第１の層間絶縁層上には、第２の層間絶縁
層が積層されている。本例における第２の層間絶縁層
は、酸化シリコン膜２１の上下を窒化シリコン膜２０，
２５で挟んだ積層構造を有する。上下の窒化シリコン膜
２０，２５は、それぞれ記憶ノード電極形成時のエッチ
ングストッパとして機能する。第２の層間絶縁層のう
ち、酸化シリコン膜２１と下地の窒化シリコン膜２０に
は、ビットコンタクト用の第１の接続プラグ１７上に接
続したかたちで、メモリセルのビット線ＢＬが形成され
ている。具体的にビット線ＢＬは、第２の層間絶縁層に
設けられた溝内に埋め込まれたかたちで形成されてい
る。この溝は、側壁に絶縁性サイドウォールが形成され
てシュリンクされ、その内側に接するＷＳｉx 等の金属
シリサイドと金属シリサイドによる凹部に埋め込まれた
doped poly−Ｓｉ層とからビット線ＢＬが構成されてい
る。一方、記憶ノードコンタクト用の第２の接続プラグ
１８上には、第２の層間絶縁層に一部埋め込まれ、かつ
第２の層間絶縁層上方にかけてキャパシタＣＡＰの記憶
ノード電極３０が立設している。具体的に、記憶ノード
電極３０は、シリンダ型であり、窒化シリコン膜２５か
ら立設する周壁部（導電性サイドウォール２８）と、導
電性サイドウォール２８の内側面上から第２の層間絶縁
層内に延在し、導電性サイドウォール２８を記憶ノード
コンタクト用の第２の接続プラグ１８に接続する導電層
２９とから構成されている。なお、この導電性サイドウ
ォール２８は、例えば２重のフィン構造としてもよい。
記憶ノード電極３０の上面と窒化シリコン膜２５上に
は、例えばＯＮＯ(OxideNitride Oxide) 膜からなるキ
ャパシタ誘電膜３１を挟んで、プレート電極３２が積層
されている。プレート電極３２上には、例えば酸化シリ
コン膜３３，３５からなる第３の層間絶縁層が積層さ
れ、第３の層間絶縁層上には、適宜キャパシタＣＡＰの
プレート電極に接続する配線層３６が設けられている。
一方、周辺回路では、そのトランジスタの電極が、接続
プラグ，電極取出層（ビット線ＢＬと同じ構成の導電
層）またはＷプラグ３４を介して、上層の配線層３６に
接続されている。なお、配線層３６上には、特に図示し
ないが、必要に応じて第２，第３の配線層が層間絶縁層
を介して更に積層され、表面がオーバーコート膜等で被
膜されている。
【００２６】このような構成のＣＯＢ型ＤＲＡＭによれ
ば、キャパシタ形成までに必要な層間絶縁層が２層であ
る点では従来と変わらないが、ビット線ＢＬが第２の層
間絶縁層内に埋め込まれて形成されていることから、第
２の層間絶縁層２０，２１，２５が比較的に薄くて済
み、膜の積層構造も簡素である。このため、周辺回路の
トランジスタの電極等を上層側の配線層３６に接続する
ためのコンタクト孔のアスペクト比を、従来に比べると
小さくできる利点がある。また、第２層間絶縁層２０，
２１，２５内で、ビット線ＢＬの両側にキャパシタＣＡ
Ｐの記憶ノード電極３０が一部埋め込まれていることか
ら、これによりビット線ＢＬ間をシールドする効果が得
られる。選択ビット線ＢＬは、データ読み出し（センシ
ング）時に電源電圧と接地電位との間でフルスイングの
大きな電圧変化があり、これによって隣の非選択ビット
線に誘導ノイズを発生させることが懸念されるが、本実
施形態では、このような誘導ノイズが記憶ノード電極３
０に吸収されやすく、非選択メモリセルが誤動作しにく
いといった利点がある。
【００２７】つぎに、上述した構成のＣＯＢ型ＤＲＡＭ
を例として、本発明の半導体装置の製造方法を、図２〜
図１６を参照しながら説明する。
【００２８】図２に示す工程では、所定濃度を有するｐ
型シリコンウェーハ等の半導体基板１を用意し、まず半
導体基板１の表面側にＮウェル２を形成し、次いでＮウ
ェル２内の表面側、所定位置にＰウェル３を形成する。
これらウェル２，３の形成は、例えば各ウェルごとにフ
ォトリソグラフィとイオン注入を繰り返すといった通常
の方法による。次いで、ウェル表面に、例えばＬＯＣＯ
Ｓ法を用いて素子分離絶縁膜４を形成する。素子分離絶
縁膜４を形成するには、特に図示しないが、まずパッド
酸化膜と窒化シリコン膜などの酸化阻止膜とをこの順に
積層し、これらをフォトリソグラフィ・加工技術を用い
てパターンニングした後、ＬＯＣＯＳ酸化を行う。酸化
阻止膜およびパッド酸化膜を除去後、能動領域のウェル
表面を熱酸化して図示しないゲート酸化膜を成膜する。
ゲート酸化膜上にdoped poly−Ｓｉ膜５ａをＣＶＤ法に
より、さらに、タングステンシリサイド（ＷＳｉx ）膜
５ｂをＣＶＤ法により数百ｎｍ程度それぞれ堆積する。
ＷＳｉx 膜５ｂ上に、図示せぬレジストパターンを形成
し、このレジストパターンをマスクとしたエッチングに
より、ＷＳｉx 膜５ｂおよびdoped poly−Ｓｉ膜５ａを
パターニングしてゲート電極５，６を形成する。形成し
たゲート電極５，６と素子分離絶縁膜４をマスクとし
て、砒素又はリンをイオン注入してＬＤＤ領域７を形成
する。このイオン注入条件は、例えば注入エネルギーが
数十ｋｅＶ、ドーズ量が１×１０12〜１×１０14／ｃｍ
2 程度である。
【００２９】続く図３に示す工程では、エッチングスト
ッパとしての酸化シリコン膜８を、減圧ＣＶＤ法または
熱酸化法により、少なくとも基板とゲート電極５，６を
覆うように数十ｎｍ程度の膜厚で成膜する。酸化シリコ
ン膜８上に、ポリシリコン膜を百数十ｎｍの膜厚でＣＶ
Ｄした後、これを異方性エッチングすることによりゲー
ト電極５，６側壁にサイドウォール９を形成する。この
異方性エッチング時に、下地の酸化シリコン膜８がエッ
チングストッパとして機能し、能動領域が保護される。
そして、ＮＭＯＳの形成領域、ＰＭＯＳの形成領域のう
ちイオン注入を行わない一方をマスキングするレジスト
パターンを形成し、かつ他方の開口部内でゲート電極
５，６、サイドウォール９および素子分離絶縁膜４を自
己整合マスクとして、ＮＭＯＳ側とＰＭＯＳ側それぞれ
にイオン注入を行う。このＮＭＯＳ側に対するイオン注
入は、例えば、砒素を注入エネルギーが数十ｋｅＶ、ド
ーズ量が１×１０15〜１×１０16／ｃｍ2 程度の条件で
行う。また、ＰＭＯＳ側に対しては、ＢＦ2 + を注入エ
ネルギーが数十ｋｅＶ、ドーズ量が１×１０15〜１×１
０16／ｃｍ2 程度の条件でイオン注入する。これによ
り、ゲート電極５，６の外側のウェル内表面にソース・
ドレイン領域１０ａ，１０ｂが形成される。
【００３０】サイドウォール９を除去した後、トランジ
スタを覆う酸化シリコン膜８上に、図４に示すように、
減圧ＣＶＤ法により窒化シリコン膜１１を数十ｎｍ程度
の膜厚で成膜し、続けて、それぞれの膜厚が数百ｎｍ程
度のＮＳＧ膜１２とＢＰＳＧ膜１３を、それぞれＯ3 −
ＴＥＯＳ法により堆積する。
【００３１】図５に示すように、ＢＰＳＧ膜１３をリフ
ローして表面を平坦化した後、ポリシリコン膜１４を数
百ｎｍ程度の膜厚で堆積し、その上に、コンタクト一括
形成用のレジストパターンＲ１を形成する。このレジス
トパターンＲ１は、メモリセルのビットコンタクト部分
とノードコンタクト部分で開口し、また周辺回路の所定
のトランジスタ上で開口している。
【００３２】図６に示すように、このレジストパターン
Ｒ１をマスクとして、下地のポリシリコン膜１４を異方
性エッチングし、ポリシリコン膜１４にコンタクト孔形
成用の予備コンタクト孔を形成する。レジストパターン
Ｒ１を除去した後、パターンニングされたポリシリコン
膜１４上に、更にポリシリコン膜を数十ｎｍ〜百数十ｎ
ｍ程度ＣＶＤする。この状態で、上層のポリシリコン膜
を異方性エッチングすることにより、予備コンタクト孔
の側壁にポリシリコンで構成されるサイドウォール１５
を形成し、予備コンタクト孔を小径化する。そして、ポ
リシリコン膜１４とサイドウォール１５をマスクとし
て、ＢＰＳＧ膜１３、ＮＳＧ膜１２、窒化シリコン膜１
１、酸化シリコン膜８を順次エッチングする。これによ
り、これら積層膜を貫いて半導体基板に達し、かつサイ
ドウォール１５によりシュリンクされたコンタクト孔が
形成される。より詳しくは、選択トランジスタＳＴｒの
ソース・ドレイン領域の一方の不純物領域１０ａ上に
は、ビットコンタクト孔ＢＣＨが開口し、これと同時に
他方の不純物領域１０ｂ上にはノードコンタクト孔ＮＣ
Ｈが開口する。また、周辺回路においては、そのトラン
ジスタのソース・ドレイン領域１０上にコンタクト孔が
同時形成される。
【００３３】次いで、図７に示すように、doped poly−
Ｓｉ膜１６を数百ｎｍ程度の膜厚でＣＶＤ法により堆積
し、ビットコンタクト孔ＢＣＨおよびノードコンタクト
孔ＮＣＨを含む全てのコンタクト孔をポリシリコンで埋
める。
【００３４】そして、図８に示すように、doped poly−
Ｓｉ膜１６、ポリシリコン膜１４、サイドウォール１５
をエッチバック法またはＣＭＰ(Chemical Mechanical P
olishing) 法で除去し、さらに第１の層間絶縁層１３，
１２の表面をＣＭＰ法等で平坦化する。これにより、ビ
ットコンタクト孔に埋め込まれた第１の接続プラグ１
７、ノードコンタクト孔に埋め込まれた第２の接続プラ
グ１８、及び周辺回路のコンタクト孔に埋め込まれた第
３の接続プラグ１９が分離形成される。
【００３５】プラグが表出した平坦化面上に、図９に示
すように、第２の層間絶縁層として、例えばＬＰ−Ｓｉ
Ｎ膜２０を数十ｎｍ程度、酸化シリコン膜２１を数百ｎ
ｍ程度、それぞれＣＶＤ法により堆積する。酸化シリコ
ン膜２１上に、通常のビット線パターンの反転パター
ン、即ちビット線部分で開口するレジストパターンＲ２
を形成し、これをマスクとして酸化シリコン膜２１をエ
ッチング加工する。このとき、下地に成膜しておいたＬ
Ｐ−ＳｉＮ膜２０がエッチングストッパとして機能し、
更に下層側に存在するＮＳＧ膜１２等が保護される。そ
の後、ＬＰ−ＳｉＮ膜２０を選択的に除去し、ビットコ
ンタクト用の第１の接続プラグ１７の端面を表出させ
る。これにより、ＬＰ−ＳｉＮ２０および酸化シリコン
膜２１を貫いてビット線埋込み溝が形成される。一方、
同時に、周辺回路における第３の接続プラグ１９の端面
も溝内で表出する。
【００３６】図１０に示す工程では、まず、酸化シリコ
ンまたは窒化シリコンからなる絶縁膜を成膜し、これを
異方性エッチングすることにより、ビット線埋込み溝の
内壁に絶縁性サイドウォール２２を形成する。この状態
で、全面にＷＳｉx 膜２３を数十ｎｍほどＣＶＤし、続
いてビット線埋込み溝を埋め込むかたちで、リンを導入
して導電化されたdoped poly−Ｓｉ膜２４を数百ｎｍ程
度ＣＶＤ法により堆積する。そして、酸化シリコン膜２
１上のdoped poly−Ｓｉ膜２４およびＷＳｉx 膜２３の
部分を、エッチバック法またはＣＭＰ法により除去す
る。これにより、図１１に示すように、層間絶縁層２
０，２１の貫通溝に埋め込まれ、かつビットコンタクト
用の第１の接続プラグ１７上に接続するビット線ＢＬが
形成される。つぎに、全面に窒化シリコン膜２５を数十
ｎｍ〜百数十ｎｍほど成膜し、続けて酸化シリコン膜２
６を数百ｎｍほど、またポリシリコン膜２７を数十ｎｍ
ほど、それぞれＣＶＤ法により堆積する。この最も厚い
中間の酸化シリコン膜２６は、記憶ノード形成時の一種
の「型」の役目をし最終的には除去される犠牲層として
機能する層である。ポリシリコン膜２７上に、記憶ノー
ド電極の反転パターン、即ち記憶ノード電極の形成部分
で開口するレジストパターンＲ３を形成する。
【００３７】図１２に示すように、形成したレジストパ
ターンＲ３をマスクとして、下地のポリシリコン膜２７
および酸化シリコン膜２６を順次エッチングし、記憶ノ
ード用溝を形成する。この酸化シリコン膜２６のエッチ
ング時に、下地の窒化シリコン膜２５がエッチングスト
ッパとして機能し、更に下層側に存在する酸化シリコン
膜２１が保護される。つぎに、全面にdoped poly−Ｓｉ
膜を成膜し、これを異方性エッチングすることにより、
記憶ノード用溝の内壁に導電性サイドウォール２８を形
成する。そして、この導電性サイドウォール２８および
最上層のポリシリコン膜２７をマスクとして、下地の窒
化シリコン膜２５，酸化シリコン膜２１および窒化シリ
コン膜２０を順次エッチングし、ノードコンタクト用の
第２の接続プラグ１８の端面を表出させる。これによ
り、記憶ノード用溝が一部、下層の第２の層間絶縁層に
まで拡張される。
【００３８】図１３に示す工程では、まず、全面にdope
d poly−Ｓｉ膜２９を成膜した後、、酸化シリコン膜を
ＣＶＤ法により数百ｎｍと厚く堆積し、記憶ノード用溝
を完全に埋め込む。そして、酸化シリコン膜をエッチバ
ックして、図１３に示す記憶ノード内側の保護層２６ａ
を形成する。この保護層２６ａを形成した状態で、ポリ
シリコンのエッチング条件で全面エッチングを行うと、
表出したdoped poly−Ｓｉ膜２９の上層部分，ポリシリ
コン膜２７および導電性サイドウォール２８の上部が保
護層２６ａの高さまで削れる。その後、フッ酸（ＨＦ）
を含むエッチャントを用いたウエットエッチングを行
い、保護層２６ａおよび周囲の酸化シリコン膜２６を選
択的に除去すると、図１４に示すように、第２の層間絶
縁層の貫通溝周囲に立設する導電性サイドウォール２８
と、導電性サイドウォール２８の内側面上から貫通溝内
に延在し、貫通溝の内底面で表出するノードコンタクト
用の第２の接続プラグ１８にサイドウォール２８を電気
的に接続させるdoped poly−Ｓｉ膜２９とからなる記憶
ノード電極３０が、それぞれキャパシタごとに分離形成
される。
【００３９】図１５に示す工程では、まず、記憶ノード
電極３０表面をキャパシタ誘電膜で被膜する。キャパシ
タ誘電膜の具体的な成膜方法としては、例えばＯＮＯ膜
を成膜する場合、まず記憶ノード３０表面に対する熱処
置として、ＲＴＡ(Rapid Thermal Annealing) をアンモ
ニア雰囲気下で行い、次に窒化シリコン膜をＣＶＤ法に
より成膜し、続いて窒化シリコン膜の表面を熱酸化す
る。キャパシタ誘電膜３１の成膜後、全面にdoped poly
−Ｓｉ膜３２を成膜し、doped poly−Ｓｉ膜３２上にプ
レート電極加工用のレジストパターンを形成する。この
レジストパターンをマスクとしてdoped poly−Ｓｉ膜３
２およびキャパシタ誘電膜３１を所定形状にパターンニ
ングすると、記憶ノード電極上にキャパシタ誘電膜３１
とプレート電極３２が積層されてなるキャパシタＣＡＰ
が形成される。その後、第３の層間絶縁層として酸化シ
リコン膜３３をＣＶＤ法により堆積する。酸化シリコン
膜３３上に、周辺回路部の所定位置で開口するレジスト
パターンＲ４を形成し、これをマスクとして異方性エッ
チングを行い、コンタクト孔を開口する。
【００４０】つぎに、図１６に示すように、レジストパ
ターンＲ４を除去した後、周辺回路部に形成したコンタ
クト孔内にＷプラグ３４を形成する。このＷプラグ３４
の形成では、まずコンタクト孔内を被膜する密着層とし
てのＴｉ／ＴｉＮ膜を薄く成膜した後、タングステン膜
を数百ｎｍほど堆積し、これをエッチバックする。な
お、Ｗプラグ３４の形成方法としては、このブランケッ
トＷプラグの形成方法のほかに、コンタクト孔に表出し
た導電層に選択的にタングステンをＣＶＤする方法も採
用できる。全面に、第３の層間絶縁層として酸化シリコ
ン膜３５を数百ｎｍ程度の膜厚で堆積した後、その表面
を平坦化する。酸化シリコン膜３５の平坦化面上に、先
に形成したＷプラグ３４上面、メモリセルのビット線Ｂ
Ｌと同時形成された周辺回路部の電極取出層上、及びプ
レート電極３２上にそれぞれ開口するレジストパターン
Ｒ５を形成する。形成したレジストパターンＲ５をマス
クとして、酸化シリコン膜３５，３３（および窒化シリ
コン膜２５）をエッチングして、所定のコンタクト孔を
形成する。
【００４１】その後は、形成したコンタクト孔を埋める
かたちで、上記と同様な方法によりＷプラグを形成し、
Ｗプラグ上に接続する配線層を別に形成するか、図１に
示すように、ブランケットＷプラグ形成時のタングステ
ン成膜後、これをエッチバックせずにパターンニング
し、タングステンからなる配線層３６を形成する。特に
図示しないが、必要に応じて第２，第３の配線層を層間
絶縁層を介して更に積層した後、オーバーコート成膜，
パッド窓開け工程を経て、当該ＣＯＢ型のＤＲＡＭを完
成させる。
【００４２】本実施形態のＣＯＢ型ＤＲＡＭの製造方法
では、接続プラブ１７〜１９が単一なフォトマスクで一
括形成されることから、全体のフォトマスク数が従来よ
り少なく、工程も簡略化されている。すなわち、トラン
ジスタ形成後、記憶ノードの形成までに必要なフォトマ
スクは、従来製法では５枚必要であったのに対し、上記
製法では、コンタクト形成（ノードコンタクトとビット
線コンタクト同時開口）、ビット線形成、ビットコンタ
クトの上面表出、記憶ノード形成と、合計で４枚で済
し、その上、膜構成が簡素なぶん工程も簡略化できる。
また、埋め込みビット線は、絶縁性サイドウォール形成
との組み合わせによって、フォトマスクの追加なしにビ
ット線幅をフォトリソグラフィの限界解像度以下に細く
でき、また、先に述べた如く第２の層間絶縁層厚を薄く
してコンタクト孔のアスペクト比を小さくできるので、
コンタクト孔の大きさを従来より小さくできることか
ら、更なる高集積化を図ることが可能である。
【００４３】第２実施形態 本実施形態は、埋め込みビット線を更に下層側、即ち第
１の層間絶縁層内の上部に配置させ、第２の層間絶縁層
自体を省略または簡素にして、構造上および製造工程上
の更なる簡素化を図るものである。本実施形態のＣＯＢ
型ＤＲＡＭは、平面的な構成は第１実施形態と同様であ
り、図２６に示した平面図がそのまま適用され、ここで
の説明は省略する。
【００４４】図１７は、本実施形態に係るＣＯＢ型ＤＲ
ＡＭの概略構成を示す断面図である。第１実施形態と重
複する構成は、符号を付して説明を省略する。すなわ
ち、半導体基板１、Ｎウェル２、Ｐウェル３、素子分離
絶縁膜４、ワード線ＷＬをなす選択トランジスタＳＴｒ
のゲート電極５、周辺回路のトランジスタのゲート電極
６、トランジスタのＬＤＤ領域７、トランジスタのソー
ス領域またはドレイン領域１０ａ，１０ｂ、窒化シリコ
ン膜１１、ＮＳＧ膜１２、ＢＰＳＧ膜１３、ビットコン
タクト用の第１の接続プラグ１７、記憶ノードコンタク
ト用の第２の接続プラグ１８、周辺回路コンタクト用の
第３の接続プラグ１９、記憶ノード電極形成時のエッチ
ングストッパとしての窒化シリコン膜２５、記憶ノード
電極の周壁部としての導電性サイドウォール２８、記憶
ノード電極の底部をなす導電層２９、記憶ノード電極３
０、キャパシタ誘電膜３１、プレート電極３２、酸化シ
リコン膜３３、Ｗプラグ３４、酸化シリコン膜３５、配
線層３６は、先に記述した第１実施形態と構成および製
造方法が同じである。
【００４５】本実施形態のＤＲＡＭでは、図１と比較す
ると明らかな如く、図１の第２の層間絶縁層のうち、窒
化シリコン膜２０と酸化シリコン膜２１が省略されてお
り、ビット線ＢＬが第１の層間絶縁層内の上部、ここで
はＮＳＧ膜１２の上部に埋め込み形成されている。より
詳しくは、ＮＳＧ膜１２の上面にビット線用溝が形成さ
れ、当該溝は内壁が酸化シリコン膜で被覆されて小径化
されている。そして、当該溝の略中心を貫通して前記第
１の接続プラグ１７がＮＳＧ膜１２の上面と同じ高さま
で延びている。このビット線用溝内の第１の接続プラグ
１７部分に内側から順に、doped poly−Ｓｉの層とＷＳ
ｉx の層が設けられており、これらの導電材料によりビ
ット線ＢＬが構成されている。なお、この図１７に示す
断面構造は、図２６の平面図におけるビットコンタクト
ＢＣが形成されているやや幅広の部分であるが、その左
右の幅狭の配線部分は、特に断面を図示しないが、溝内
壁に接するＷＳｉx の層と、これによる凹部に充填され
たdoped poly−Ｓｉの層とから構成されている。なお、
このような配線構造は、周辺回路において第３の接続プ
ラグ１９の上部に接した電極取出層において同じであ
る。
【００４６】本実施形態のＣＯＢ型ＤＲＡＭでは、第２
の層間絶縁層が窒化シリコン膜２５のみであり、その
分、キャパシタの高さを抑え、周辺回路部におけるコン
タクト孔のアスペクト比を小さくし、ひいてはコンタク
ト面積を縮小化し第１実施形態より更に高集積化に適し
た構造となっている。
【００４７】つぎに、このような構成のＣＯＢ型ＤＲＡ
Ｍの製造方法について、図１８〜図２５を参照しながら
説明する。
【００４８】ウェル表面にトランジスタを形成した後、
窒化シリコン膜１１，ＮＳＧ膜１２，ＢＰＳＧ膜１３の
成膜までは、先の第１実施形態と同様である。図１８に
示す工程では、ＢＰＳＧ膜１３上にビット線用溝の形成
のために所定のトランジスタ不純物領域上で開口するレ
ジストパターンＲ６を形成する。レジストパターンＲ６
をマスクに、ＢＰＳＧ膜１３およびＮＳＧ膜１２をエッ
チングしてビット線用溝を形成する。このとき同時に、
周辺回路部では電極取出層用の溝も形成される。このエ
ッチングは、ＮＳＧ膜１２の途中で停止させるが、この
とき過度にエッチングされてもエッチングストッパとし
て機能する窒化シリコン膜１１に保護されて、トランジ
スタのゲート電極が露出することはない。
【００４９】図１９に示す工程では、形成したビット線
用溝内部を被覆するように、酸化シリコン膜４０および
ＷＳｉx 膜４１を順にそれぞれ数十ｎｍほど成膜する。
さらにビット線用溝内を埋め込むかたちでdoped poly−
Ｓｉ膜４２を数百ｎｍほど成膜する。なお、ＷＳｉx 膜
４１形成前に、下地のＮＳＧ膜との密着性を確保するた
め、薄いポリシリコン膜を数十ｎｍほど成膜してもよ
い。そして、doped poly−Ｓｉ膜４２上に、ビット線用
溝とノードコンタクト部分の上方、更に周辺回路の電極
取出層用の溝上方で開口するレジストパターンＲ７を形
成する。
【００５０】図２０に示すように、レジストパターンＲ
７をマスクとして、doped poly−Ｓｉ膜４２，ＷＳｉx
膜４１および酸化シリコン膜４０を順次エッチングし、
予備コンタクト孔を形成する。この予備コンタクト孔の
形成によって、ビット線用溝の内底部で、ＮＳＧ膜１２
が表出する。レジストパターンＲ７を除去後、更にdope
d poly−Ｓｉ膜を成膜し、異方性エッチングを行う。こ
れにより、それぞれの予備コンタクト孔の内壁に設けら
れてその径を狭め、特にビット線用溝内にビット線の構
成材として延在したかたちで導電性サイドウォール４３
が形成される。
【００５１】そして、図２１に示すように、形成した導
電性サイドウォール４３およびdoped poly−Ｓｉ膜４２
をマスクとして、ビット線用溝内に表出するＮＳＧ膜１
２、ノードコンタクト部の予備コンタクト孔内に表出す
るＢＰＳＧ膜１３と下層のＮＳＧ膜１２をエッチングす
る。これにより、Ｐウェル３表面の一方の不純物領域１
０ａに達するビットコンタクト孔、他方の不純物領域１
０ｂに達するノードコンタクト孔、更に周辺回路部の不
純物領域１０に達するコンタクト孔が同時形成される。
この状態で、doped poly−Ｓｉ膜４４を数十ｎｍ〜数百
ｎｍほど成膜し、このシュリンクされた各種コンタクト
孔を導電材料で埋め込む。
【００５２】次の図２２に示す工程では、doped poly−
Ｓｉ膜４４，４２，４３およびＷＳｉx 膜４１をエッチ
バックまたはＣＭＰで研磨し、更に酸化シリコン膜４
０，ＢＰＳＧ膜１３をＣＭＰで研磨する。この平坦化
は、例えば、ＮＳＧ膜１２の表面を僅かに削ったところ
で停止させる。これにより、ビットコンタクト孔に埋め
込まれ、上部周囲にビット線ＢＬを具備する第１の接続
プラグ１７、ノードコンタクト孔に埋め込まれた第２の
接続プラグ１８、及び周辺回路のコンタクト孔に埋め込
まれた第３の接続プラグ１９が分離形成される。プラグ
が表出した平坦化面上に、第２の層間絶縁層として、例
えばＬＰ−ＳｉＮ膜２５を数十ｎｍ〜百数十ｎｍ程度、
ＣＶＤ法により成膜する。
【００５３】その後は、第１実施形態とほぼ同様な工程
を経て、記憶ノード電極を形成する。すなわち、まず、
全面に酸化シリコン膜２６，ポリシリコン膜２７を堆積
し、この上に記憶ノード電極用のレジストパターンＲ３
を形成する（図２３）。つぎに、下地膜２７，２６を順
次エッチングし、doped poly−Ｓｉ膜からなる導電性サ
イドウォール２８を形成し、下地の窒化シリコン膜２５
をエッチングしてノードコンタクト用の第２の接続プラ
グ１８の端面を表出させ、更に全面にdoped poly−Ｓｉ
膜２９および酸化シリコン膜２６ａを堆積する（図２
４）。この酸化シリコン膜２６ａをエッチバックして記
憶ノード内側に残し、表出したｄｏｐｅｄ ｐｏｌｙ−
Ｓｉ膜２９の上層部分，ポリシリコン膜２７およびサイ
ドウォール２８の上部をエッチングにより削った後、ウ
エットエッチングにより酸化シリコン膜２６，２６ａを
選択的に除去することにより記憶ノード電極３０を、キ
ャパシタごとに分離形成する（図２５）。
【００５４】その後は、第１実施形態と同様にして、キ
ャパシタＣＡＰを完成させ、また第３の層間絶縁層の成
膜、コンタクト孔形成、Ｗプラグ埋め込み、配線層形成
を順次行い、最後にオーバーコート膜の成膜およびパッ
ド窓開け工程を経て、当該ＣＯＢ型ＤＲＡＭを完成させ
る。
【００５５】本実施形態のＣＯＢ型ＤＲＡＭの製造方法
では、第１実施形態と同様、接続プラブ１７〜１９が単
一なフォトマスクで一括形成されることから、全体のフ
ォトマスク数が従来より少なく、工程も簡略化されてい
る。また、第１実施形態に比較して、第２の層間絶縁層
が極めて簡素であり、その分、工程も短い。トランジス
タ形成後、記憶ノードの形成までに必要なフォトマスク
は４枚で済む。また、埋め込みビット線を採用したこと
による効果、即ちフォトマスクの追加なしにビット線幅
をフォトリソグラフィの限界解像度以下にでき、また、
先に述べた如く第２の層間絶縁層厚を省略あるいは極め
て薄くしてコンタクト孔のアスペクト比を小さくできる
ので、コンタクト孔の大きさを従来より小さくできるこ
とから、更なる高集積化を図ることが可能である。
【００５６】
【発明の効果】本発明の半導体装置によれば、層間絶縁
層の合計膜厚が従来より薄く、膜構造も簡略化されてい
ることから、キャパシタの高さを抑え、コンタクト孔の
アスペクト比が小さくできる。これにより、コンタクト
孔の径を小さくできる上、層間絶縁層にビット線を埋め
込むことからビット線幅をシュリンクしやすいことか
ら、高集積化が容易である。また、ビット線が埋め込み
形成された第２の層間絶縁層内に記憶ノード電極の一部
を延在させた構成では、これによるビット線間のシール
ド効果が得られ、動作信頼性が高い。
【００５７】本発明の半導体装置の製造方法によれば、
トランジスタ形成後、記憶ノードの形成までに必要なフ
ォトマスクを従来より１枚削減でき、上記層間絶縁層の
膜構造が簡素なことと相まって、製造工程が短くコスト
削減ができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態のＣＯＢ型ＤＲＡＭの概
略構成を示す断面図である。
【図２】図１のＣＯＢ型ＤＲＡＭの製造工程を示す同断
面図であり、トランジスタのＬＤＤ領域の形成までを示
す。
【図３】図２に続く同断面図であり、ソース・ドレイン
不純物領域の形成までを示す。
【図４】図３に続く同断面図であり、第１の層間絶縁層
の成膜までを示す。
【図５】図４に続く同断面図であり、コンタクト一括形
成用のレジストパターン形成までを示す。
【図６】図５に続く同断面図であり、コンタクト孔の一
括開口までを示す。
【図７】図６に続く同断面図であり、コンタクトへの導
電材埋め込みまでを示す。
【図８】図７に続く同断面図であり、エッチバックによ
る接続プラグの一括した分離形成までを示す。
【図９】図８に続く同断面図であり、ビット線形成用溝
の開口までを示す。
【図１０】図９に続く同断面図であり、ビット線形成用
溝の導電材埋め込みまでを示す。
【図１１】図１０に続く同断面図であり、記憶ノード電
極用のレジストパターン形成までを示す。
【図１２】図１１に続く同断面図であり、記憶ノード電
極用溝の第２層間絶縁層へ延長し、第２の接続プラグの
端面を表出させるまでを示す。
【図１３】図１２に続く同断面図であり、記憶ノード電
極の最終加工までを示す。
【図１４】図１３に続く同断面図であり、記憶ノード電
極の完成までを示す。
【図１５】図１４に続く同断面図であり、周辺回路部に
おけるコンタクト孔の開口までを示す。
【図１６】図１５に続く同断面図であり、配線用コンタ
クト孔の開口までを示す。
【図１７】本発明の第２実施形態に係るＣＯＢ型ＤＲＡ
Ｍの概略構成を示す断面図である。
【図１８】図１７のＣＯＢ型ＤＲＡＭの製造工程を示す
同断面図であり、ビット線形成用溝の形成までを示す。
【図１９】図１８に続く同断面図であり、コンタクト孔
一括形成用のレジストパターン形成までを示す。
【図２０】図１９に続く同断面図であり、コンタクト孔
一括形成用の予備コンタクト孔を開口し、これを導電材
料によってシュリンクするまでを示す。
【図２１】図１９に続く同断面図であり、コンタクト孔
の導電材料埋め込みまでを示す。
【図２２】図２１に続く同断面図であり、エッチバック
により接続プラグを一括形成した後、第２の層間絶縁層
の成膜までを示す。
【図２３】図２２に続く同断面図であり、記憶ノード電
極用のレジストパターン形成までを示す。
【図２４】図２３に続く同断面図であり、記憶ノードの
内側保護層を成膜までを示す。
【図２５】図２４に続く同断面図であり、記憶ノード電
極の完成までを示す。
【図２６】本発明および従来のＣＯＢ型ＤＲＡＭに共通
なメモリセルの平面図である。
【図２７】図２６のＡ−Ａ’線に沿った従来のＣＯＢ型
ＤＲＡＭの断面図である。
【図２８】図２６のＢ−Ｂ’線に沿った従来のＣＯＢ型
ＤＲＡＭの断面図である。
【図２９】図２６の従来のＣＯＢ型ＤＲＡＭの製造工程
を示す同断面図であり、トランジスタのＬＤＤ領域の形
成までを示す。
【図３０】図２９に続く同断面図であり、ソース・ドレ
イン不純物領域形成までを示す。
【図３１】図３０に続く同断面図であり、第１の層間絶
縁層の成膜までを示す。
【図３２】図３１に続く同断面図であり、コンタクト一
括形成用のレジストパターン形成までを示す。
【図３３】図３２に続く同断面図であり、コンタクト孔
の一括開口までを示す。
【図３４】図３３に続く同断面図であり、コンタクトへ
の導電材埋め込みまでを示す。
【図３５】図３４に続く同断面図であり、エッチバック
による接続プラグの一括した分離形成までを示す。
【図３６】図３５に続く同断面図であり、ビット線形成
用のレジストパターン形成までを示す。
【図３７】図３６に続く同断面図であり、ビット線形成
後、第２の層間絶縁層の成膜までを示す。
【図３８】図３７に続く同断面図であり、記憶ノードコ
ンタクト用のレジストパターン形成までを示す。
【図３９】図３８に続く同断面図であり、記憶ノードコ
ンタクト孔の導電材料埋め込みまでを示す。
【図４０】図３９に続く同断面図であり、記憶ノード電
極用のレジストパターン形成までを示す。
【図４１】図４０に続く同断面図であり、キャパシタの
完成までを示す。
【符号の説明】
１…半導体基板、２…Ｎウェル、３…Ｐウェル、４…素
子分離膜、５，６…ゲート電極、７…ＬＤＤ領域、８…
エッチング阻止膜、９…サイドウォール、１０，１０
ａ，１０ｂ…ソース・ドレイン不純物領域、１１…窒化
シリコン膜（エッチング阻止膜）、１２，１３…第１の
層間絶縁層、１４…ポリシリコン膜（エッチングマスク
層）、１５…サイドウォール、１６…doped poly−Ｓｉ
膜、１７…第１の接続プラグ、１８…第２の接続プラ
グ、１９…第３の接続プラグ、２０…窒化シリコン膜、
２１…酸化シリコン膜、２２…絶縁性サイドウォール、
２３…ＷＳｉx 膜、２４…doped poly−Ｓｉ膜、２５…
窒化シリコン膜、２６…酸化シリコン膜（犠牲層）、２
６ａ…保護膜、２７…ポリシリコン膜（エッチングマス
ク層）、２８…導電性サイドウォール、２９…導電層、
３０…記憶ノード電極、３１…キャパシタ誘電膜、３２
…プレート電極、３３，３５…酸化シリコン膜、３４…
Ｗプラグ、３６…配線層、４０…酸化シリコン膜、４１
…ＷＳｉx 膜、４２…doped poly−Ｓｉ膜、Ｒ１〜Ｒ６
…レジストパターン、ＳＴｒ…選択トランジスタ、ＷＬ
…ワード線、ＢＬ…ビット線、ＢＣ…ビットコンタク
ト、ＢＣＨ…ビットコンタクト孔、ＮＣ…ノードコンタ
クト、ＮＣＨ…ノードコンタクト孔、ＢＬＣ…ビット線
用溝、ＣＡＰ…キャパシタ。

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】半導体層に形成されたトランジスタに接続
    するビット線およびキャパシタの記憶ノード電極を、前
    記トランジスタ上に層間絶縁層を介して積層してなる半
    導体装置であって、 前記トランジスタ上を覆う第１の層間絶縁層内にそれぞ
    れ埋め込まれ、前記トランジスタから立設するビットコ
    ンタクト用の第１の接続プラグおよび記憶ノードコンタ
    クト用の第２の接続プラグを有し、 前記ビット線は、前記第１の層間絶縁層上の第２の層間
    絶縁層内で前記第１の接続プラグ上に接続するかたちで
    埋め込まれ、 前記記憶ノード電極は、前記第２の層間絶縁層内に一部
    埋め込まれて前記第２の接続プラグ上に接続し、かつ第
    ２の層間絶縁層の上方に立設している半導体装置。
  2. 【請求項２】前記第２の層間絶縁層は、第２の接続プラ
    グ上で開口する記憶ノード用の溝を有し、 前記記憶ノード電極は、前記記憶ノード用の溝を囲み前
    記第２の層間絶縁層上に立設する上面視が枠状の導電性
    サイドウォールと、 当該導電性サイドウォールの内壁上から前記記憶ノード
    用の溝内に延在し、導電性サイドウォールと前記第２の
    接続プラグを電気的に接続する導電層とからなる請求項
    １に記載の半導体装置。
  3. 【請求項３】前記ビット線が埋め込まれた前記第２の層
    間絶縁層のビット線用の溝は、絶縁性サイドウォールに
    より小径化されている請求項１に記載の半導体装置。
  4. 【請求項４】前記ビット線は、前記第２の層間絶縁層に
    形成された溝の内面に接する金属シリサイド膜と、 当該金属シリサイド膜による凹部に埋め込まれた導電化
    シリコン層とからなる請求項１に記載の半導体装置。
  5. 【請求項５】前記第２の層間絶縁層は、前記ビット線が
    埋め込まれている下層膜と、 当該下層膜に対しエッチング選択比が高い上層膜とから
    なる請求項２に記載の半導体装置。
  6. 【請求項６】半導体層に形成されたトランジスタに接続
    するビット線およびキャパシタの記憶ノード電極を、前
    記トランジスタ上に層間絶縁層を介して積層してなる半
    導体装置であって、 前記トランジスタ上を覆う層間絶縁層内にそれぞれ埋め
    込まれ、前記トランジスタから立設するビットコンタク
    ト用の第１の接続プラグおよび記憶ノードコンタクト用
    の第２の接続プラグを有し、 前記ビット線は、前記層間絶縁層の表面に形成されたビ
    ット線用の溝内部における前記第１の接続プラグ部分
    と、 当該ビット線用の溝内で前記第１の接続プラグ部分の周
    囲に充填された導電層とから構成されている半導体装
    置。
  7. 【請求項７】前記ビット線は、前記ビット線用の溝の内
    面に接する金属シリサイド膜と、 当該金属シリサイド膜と前記第１の接続プラグとの間に
    充填された導電化シリコン層とからなる請求項６に記載
    の半導体装置。
  8. 【請求項８】前記層間絶縁層は、前記ビット線が埋め込
    まれている上層膜と、 当該上層膜に対してエッチング選択比が高い下層膜とか
    らなる請求項６に記載の半導体装置。
  9. 【請求項９】半導体層に形成されたトランジスタ上に、
    当該トランジスタに接続するビット線およびキャパシタ
    の記憶ノード電極を層間絶縁層を介して積層する半導体
    装置の製造方法であって、 前記トランジスタ上に第１の層間絶縁層を成膜し、 ビットコンタクト用の第１の接続プラグおよび記憶ノー
    ドコンタクト用の第２の接続プラグを、前記トランジス
    タに接続させ前記第１の層間絶縁層に埋め込むかたちで
    同時形成し、 第２の層間絶縁層を全面に成膜し、 前記ビット線を、前記第１の接続プラグ上に接し前記第
    ２の層間絶縁層内に埋め込むかたちで形成し、 その後、前記第２の層間絶縁層のキャパシタを形成する
    部分をエッチング除去して前記第２の接続プラグの上面
    を表出させ、 当該表出した第２の接続プラグ上に、前記記憶ノード電
    極を形成する半導体装置の製造方法。
  10. 【請求項１０】前記ビット線の形成後、全面に犠牲層を
    成膜し、 当該犠牲層上にエッチングマスク層を成膜し、 当該エッチングマスク層および犠牲層のキャパシタ形成
    部分をエッチング除去し、 当該エッチング除去部分の内壁に導電性サイドウォール
    を形成し、 形成した導電性サイドウォールおよび前記エッチングマ
    クス層をマスクとして、下層側の前記第２の層間絶縁層
    を、前記第２の接続プラグの上面が表出するまでエッチ
    ングし、 前記導電性サイドウォールと前記第２の接続プラグとを
    電気的に接続する導電層を成膜し、 当該導電層の外郭をパターンニングした後、 前記犠牲層を除去して前記記憶ノード電極を形成する請
    求項９に記載の半導体装置の製造方法。
  11. 【請求項１１】前記第１の層間絶縁層を全面に成膜した
    後、当該層間絶縁層上にエッチングマスク層を成膜し、 当該エッチングマスク層に予備コンタクト孔を開口し、
    予備コンタクト孔の内壁にサイドウォールを形成して予
    備コンタクト孔を小径化した後、 当該サイドウォールおよび前記エッチングマスク層をマ
    スクとして、小径化した予備コンタクト孔により表出す
    る下地の前記第２の層間絶縁層をエッチングすることに
    より、ビットコンタクト孔およびノードコンタクト孔を
    同時に開孔し、 当該ビットコンタクト孔およびノードコンタクト孔を導
    電材料で埋め込んだ後、 当該導電材料、前記エッチングマスク層および前記サイ
    ドウォールをエッチバックして、前記第１および第２の
    接続プラグを同時形成する請求項９に記載の半導体装置
    の製造方法。
  12. 【請求項１２】前記ビット線を形成するに際し、前記第
    ２の層間絶縁層を貫いてビット線用の溝を形成し、 形成した前記ビット線用の溝の内壁に絶縁性サイドウォ
    ールを形成した後、 絶縁性サイドウォールにより小径化された当該溝を導電
    材料で埋め込む請求項９に記載の半導体装置の製造方
    法。
  13. 【請求項１３】前記ビット線は、前記第２の層間絶縁層
    に形成された溝の内面に接する金属シリサイド膜と、 当該金属シリサイド膜による凹部に埋め込まれた導電化
    シリコン層とからなる請求項９に記載の半導体装置の製
    造方法。
  14. 【請求項１４】前記第２の層間絶縁層は、前記ビット線
    が埋め込まれている下層膜と、 当該下層膜に対しエッチング選択比が高い上層膜とから
    なる請求項１０に記載の半導体装置の製造方法。
  15. 【請求項１５】半導体層に形成されたトランジスタ上
    に、当該トランジスタに接続するビット線およびキャパ
    シタの記憶ノード電極を層間絶縁層を介して積層する半
    導体装置の製造方法であって、 前記トランジスタ上に層間絶縁層を成膜し、 成膜した層間絶縁層の表面から厚み方向途中まで前記ビ
    ット線の外郭を規定する溝を形成し、 当該溝の底面から前記トランジスタに達するビットコン
    タクト孔と、前記層間絶縁層の上面から前記トランジス
    タに達するノードコンタクト孔とを同時形成し、 当該ビットコンタクト孔、ノードコンタクト孔および前
    記溝を埋め込むかたちで導電膜を成膜した後、 成膜した前記導電膜および前記層間絶縁層をエッチバッ
    クして、前記ビット線、ビットコンタクト用の第１の接
    続プラグ、ノードコンタクト用の第２の接続プラグおよ
    びビット線を前記層間絶縁層に埋め込むかたちで形成
    し、 その後、前記第２の接続プラグ上に、前記記憶ノード電
    極を形成する半導体装置の製造方法。
  16. 【請求項１６】前記ビットコンタクト孔および前記ノー
    ドコンタクト孔の形成に際し、前記層間絶縁層表面を被
    膜するエッチング阻止膜と、前記溝を埋め込む導電膜と
    を成膜し、 当該導電膜および前記エッチング阻止膜をパターンニン
    グして、前記層間絶縁層の上面部分と前記溝の内底部を
    それぞれ表出させる予備コンタクト孔を形成し、 当該予備コンタクト孔の内壁面に導電性サイドウォール
    を形成して、予備コンタクト孔を小径化した後、 形成した導電性サイドウォールおよび前記導電膜をマス
    クとして、下層側の前記層間絶縁層を、前記トランジス
    タが表出するまでエッチングする請求項１５に記載の半
    導体装置の製造方法。
  17. 【請求項１７】前記導電性サイドウォールは、前記ビッ
    ト線の外郭を規定する溝の内面に接する金属シリサイド
    膜と、 当該金属シリサイド膜と前記第１の接続プラグとの隙間
    を埋める導電化シリコン層とからなる請求項１５に記載
    の半導体装置の製造方法。
  18. 【請求項１８】前記層間絶縁層は、前記ビット線が埋め
    込まれている上層膜と、 当該上層膜に対してエッチング選択比が高い下層膜とか
    らなる請求項１５に記載の半導体装置の製造方法。
JP9168718A 1997-06-25 1997-06-25 半導体装置及びその製造方法 Pending JPH1117140A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100326249B1 (ko) * 1999-06-28 2002-03-08 박종섭 고집적 반도체 메모리소자의 커패시터 전하저장전극 형성방법
JP2014140081A (ja) * 1999-10-13 2014-07-31 Sony Corp 半導体装置およびその製造方法

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100285698B1 (ko) * 1998-07-13 2001-04-02 윤종용 반도체장치의제조방법
JP2000156480A (ja) * 1998-09-03 2000-06-06 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2000307084A (ja) * 1999-04-23 2000-11-02 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP3998373B2 (ja) * 1999-07-01 2007-10-24 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
KR100351055B1 (ko) * 2000-06-27 2002-09-05 삼성전자 주식회사 채널 이온 주입용 마스크 패턴을 이용한 반도체 메모리소자의 제조 방법
JP2002050705A (ja) * 2000-08-01 2002-02-15 Fujitsu Ltd 半導体記憶装置及びその製造方法
KR100637688B1 (ko) * 2000-08-17 2006-10-24 주식회사 하이닉스반도체 반도체소자의 캐패시터 형성방법
KR100338781B1 (ko) * 2000-09-20 2002-06-01 윤종용 반도체 메모리 소자 및 그의 제조방법
KR100475074B1 (ko) * 2002-05-16 2005-03-10 삼성전자주식회사 반도체 소자의 커패시터의 스토리지 전극 제조 방법
KR100486300B1 (ko) * 2003-01-14 2005-04-29 삼성전자주식회사 다마신 기법으로 비트라인을 형성하는 반도체 소자의 제조방법
US7074717B2 (en) * 2003-03-04 2006-07-11 Micron Technology, Inc. Damascene processes for forming conductive structures
JP2005294518A (ja) * 2004-03-31 2005-10-20 Toshiba Corp 半導体装置およびその製造方法
JP2008198935A (ja) * 2007-02-15 2008-08-28 Sony Corp 絶縁ゲート電界効果トランジスタの製造方法。
JP2008251763A (ja) * 2007-03-30 2008-10-16 Elpida Memory Inc 半導体装置及びその製造方法
US8609457B2 (en) * 2011-05-03 2013-12-17 Globalfoundries Inc. Semiconductor device with DRAM bit lines made from same material as gate electrodes in non-memory regions of the device, and methods of making same
JP5814867B2 (ja) 2012-06-27 2015-11-17 株式会社東芝 半導体記憶装置
KR102401486B1 (ko) * 2015-04-22 2022-05-24 삼성전자주식회사 콘택 구조물을 포함하는 반도체 소자 및 그 제조 방법.
US9466723B1 (en) * 2015-06-26 2016-10-11 Globalfoundries Inc. Liner and cap layer for placeholder source/drain contact structure planarization and replacement
US11152375B2 (en) * 2019-01-28 2021-10-19 Micron Technology, Inc. Contact patterning

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950012554B1 (ko) * 1992-06-24 1995-10-18 현대전자산업주식회사 고집적 반도체소자의 전하저장전극 제조방법
US5383088A (en) * 1993-08-09 1995-01-17 International Business Machines Corporation Storage capacitor with a conducting oxide electrode for metal-oxide dielectrics
JPH09191084A (ja) * 1996-01-10 1997-07-22 Nec Corp 半導体装置及びその製造方法
US6255685B1 (en) * 1996-11-22 2001-07-03 Sony Corporation Semiconductor device and method of manufacturing the same
TW365065B (en) * 1997-07-19 1999-07-21 United Microelectronics Corp Embedded memory structure and manufacturing method thereof

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100326249B1 (ko) * 1999-06-28 2002-03-08 박종섭 고집적 반도체 메모리소자의 커패시터 전하저장전극 형성방법
JP2014140081A (ja) * 1999-10-13 2014-07-31 Sony Corp 半導体装置およびその製造方法
JP2017017359A (ja) * 1999-10-13 2017-01-19 ソニー株式会社 半導体装置およびその製造方法

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