JP2004260166A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】 ビットラインのショルダーマージンを増加させ、ビットラインローディングキャパシタンスを減少させた半導体装置及びその製造方法を提供する。
【解決手段】 エッチング領域の側面に第２絶縁層に対してエッチング選択比を有する物質からなる第１スペーサを形成した後、第１スペーサをマスクとして利用して第２絶縁層及び第１絶縁層をエッチングしてキャパシターコンタクト領域を露出するストレージノードコンタクトホールを形成する。これと同時に、第１スペーサ下部の各ビットラインの側面に第２絶縁層からなる第２スペーサを形成する。ストレージノードコンタクトホールを第２導電層で埋立ててストレージノードコンタクトパッドを形成する。
【選択図】 図２９

Description

本発明は半導体装置及びその製造方法に関し、より詳細にはダイナミックランダムアクセスメモリー（以下ＤＲＡＭと称する）装置及びその製造方法に関する。
半導体装置の製造技術が発達されメモリー装置に対する応用が拡大されるにつれて、高容量を有するメモリー装置が開発されてきた。特に、１つのキャパシターと１つトランジスターでメモリーセルが構成されるＤＲＡＭ装置はその集積度が著しく向上されつつある。
半導体装置の集積度が増加されるにつれて、素子と素子または層と層を高導電性薄膜で連結するコンタクトホールの大きさは減少する反面、層間絶縁膜の厚さは増加している。従って、コンタクトホールのアスペクト比（即ち、ホールの直径に対するホールの長さ比）が増加してフォトリソグラフィ工程でコンタクトホールのマージンが減少されることで、既存のコンタクト形成方法では微細の大きさのコンタクトホールを形成することが難しくなった。
従って、ＤＲＡＭ装置ではコンタクトホールのアスペクト比を減少させるためにランディングパッドを使用し、０．１μｍ以下のパターンの大きさでは自己整合コンタクト（以下、ＳＡＣと称する）構造を利用して整列マージンの減少による短絡発生の問題を解決している。
図１乃至図４は従来方法によるＳＡＣ構造を有するＤＲＡＭ装置の製造方法を説明するための断面図である。ここで、図１及び図３はビットライン方向の断面図であり、図２及び図４はワードライン方向の断面図である。
図１及び図２に示すように、シャロートレンチ素子分離（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ；ＳＴＩ）のような一般の素子分離工程で半導体基板１０上に素子分離領域１２を形成してアクティブ領域を定義する。その後、前記基板１０上にワードラインに提供されるゲート電極１４及びソース/ドレーン領域（図示せず）を含むＭＯＳトランジスターを形成する、前記ゲート電極１４の上面には窒化膜からなるゲートキャッピング層パターン１６が形成されその側面には窒化物からなるゲートスペーサ１８が形成される。
前記ＭＯＳトランジスターが形成された基板１０の全面に酸化物からなる第１層間絶縁膜２０を形成した後、化学機械的研摩工程またはエッチバック工程によって前記第１層間絶縁膜２０を平坦化する。続いて、窒化物に対する高いエッチング選択比を有するエッチング条件で前記第１層間絶縁膜２０をエッチングして前記ゲート電極１４に対して自己整合されながら前記ソース/ドレーン領域を露出させるコンタクトホールを形成する。
前記第１層間絶縁膜２０及びコンタクトホール上にドーピングされたポリシリコン層を蒸着した後、ＣＭＰ工程またはエッチバック工程を通じてポリシング層をノード分離して前記ソース/ドレーン領域と接触するＳＡＣパッド２２ａ、２２ｂを形成する。
続いて、前記第１層間絶縁膜２０及び前記ＳＡＣパッド２２ａ、２２ｂ上に酸化物からなる第２層間絶縁膜２４を約１０００〜３０００Åの厚さで蒸着した後、ＣＭＰまたはエッチバック工程で前記第２層間絶縁膜２４を平坦化する。一般のフォトリソグラフィ工程によって前記第２層間絶縁膜２４を部分的にエッチングしてドレーン領域上のＳＡＣパッド２２ｂを露出させるビットラインコンタクトホール（図示せず）を形成した後、前記ビットラインコンタクトホール及び第２層間絶縁膜２４上にチタン/チタン窒化物からなる障壁金属層（図示せず）及び約４００〜８００Åの厚さのダングステン層を含むビットライン用第１導電層２６を形成し、その上に窒化物を約１０００〜３０００Åの厚さに蒸着してビットラインマスク層２８を形成する。その後、フォトリソグラフィ工程で前記ビットラインマスク層２８及び第１導電層２６をエッチングして第１導電層２６及びビットラインマスク層２８からなるビットライン３０を形成する。ここで、前記ビットラインマスク層２８はストレージノードコンタクトホールを形成するための後続のエッチング工程時ビットライン３０とストレージノードコンタクトホールとの間の絶縁間隔（ショルダーと言う）を広めるために一般に２０００Å以上の厚さに厚く形成する。
続いて、前記ビットライン３０及び第２層間絶縁膜２４上に後続工程で形成される第３層間絶縁膜に対してエッチング選択比を有する物質、例えば、窒化膜を蒸着しこれを異方性エッチングして前記ビットライン３０の側面のビットラインスペーサ３２を形成する。このように、ビットライン３０のパターニングの直後窒化物からなったビットラインスペーサ３２を形成するためのエッチング工程を行うので、同一な窒化物からなるビットラインマスク層２８の表面が一部分損失される。
続いて、前記結果物の全面にＢＰＳＧ、ＵＳＧ、ＨＤＰ酸化物またはＣＤＶ酸化物からなる第３層間絶縁膜３４を蒸着した後、ＣＭＰまたはエッチバック工程で前記第３層間絶縁膜３４を平坦化する。
図３及び図４を参照すると、フォトリソグラフィ工程で前記第３層間絶縁膜間３４上にストレージノードコンタクトホールを限定するフォトレジストパターン（図示せず）を形成した後、窒化物からなるビットラインスペーサ３２に対するエッチング選択比を有するエッチングガスで前記第３層間絶縁膜３４及び第２層間絶縁膜２４を乾式エッチングして前記ソース領域上のＳＡＣパッド２２ａを露出するストレージノードコンタクトホール３６を形成する。ここで、前記ストレージノードコンタクトホール３６のノットオープン（ｎｏｔ ｏｐｅｎ；未開口）が発生しないように過度エッチングを遂行する。従って、ビットラインマスク層２８にリセスが発生してビットライン３０とストレージノードコンタクトホール３６との間のショルダー部分が脆弱になる。
続いて、前記フォトレジストパターンを除去した後、前記ストレージノードコンタクトホール３６の内部にドーピングされたポリシリコンからなる第２導電層を蒸着し、ＣＭＰまたはエッチバック工程で前記第２導電層をノード分離してストレージノードコンタクトパッド３８を形成する。
前述した従来の方法によると、ＳＡＣ工程のマージンを確保するために窒化膜からなるビットラインマスク層２８の厚さを増加させなければならないのでビットライン３０の高さが高くなる。一方、パターンのデザインルールルールが０．１μｍ以下に減少されることによりビットライン３０とビットライン３０との間の間隔が減少するので、ビットライン３０のアスペクト比が増加するようになる。また、ビットライン３０の側面にビットラインスペーサ３２が形成されている状態で第３層間絶縁膜３４を蒸着すると、ビットライン３０の間の間隔がさらに減少してビットライン３０のアスペクト比が増加するようになる。その結果、ビットライン３０とビットライン３０との間のギャップを第３層間絶縁膜３４が充分に満たせなくボイドが発生する。このように、第３層間絶縁膜３４内にボイドが形成されると、後続の洗浄工程によって前記ボイドが拡張されてストレージノードコンタクトパッド用第２導電層を蒸着するとき前記第２導電層が拡張されたボイド内に浸透することになる。従って、ストレージノードコンタクトパッド３８が互いに連結されて隣接したストレージノードコンタクトパッド３８間にブリッジが発生する。
また、ＳＡＣ工程のマージンを確保するためにビットラインマスク層２８の厚さを増加させると、ビットラインパターニングのためのフォトレジスト膜の厚さも増加されなければならない。この場合、フォトレジスト膜の倒れによるビットライン３０のリフティングが発生することになる。
また、ビットラインスペーサ３２を形成するためのエッチング工程とストレージノードコンタクトホール３６を形成するためのエッチング工程時ビットラインマスク層２８が攻撃（ａｔｔａｃｋ）を受けるので、ビットライン３０とストレージノードコンタクトパッド３８が電気的に短絡されて単一ビット不良が発生することができる。
ビットラインはＤＲＡＭ装置のメモリーセルに蓄積された電荷の有・無を検出するための配線であり、周辺回路領域のセンス増幅器に連結される。メモリーセルに蓄積された電荷の検出によってビットラインの電圧変動が検出され、このような電圧変動はメモリーセルストレージキャパシタンスが大きいほどまたは、ビットラインローディングキャパシタンスが小さいほど大きくなる。従って、ビットラインローディングキャパシタンスを小さく作ることがセンス増幅器の感度を向上させることであるため、信頼性向上及び応答速度の向上などの側面でビットラインローディングキャパシタンスは可能なかぎり低いのが望ましい。
前述した従来の方法ではＳＡＣ工程によるビットラインのショルダーマージンを確保するためにビットライン３０の側壁に誘電率が高い窒化物からなるビットラインスペーサ３２を形成するので、寄生キャパシタンス、即ち、ビットライン３０とストレージノードコンタクトパッド３８との間及びビットライン３０と隣接したビットライン３０との間のビットラインローディングキャパシタンスが大きくなる。キャパシターＣは厚さが薄くなるほど大きくなるが、パターンのデザインルールが減少されるほど前記ビットラインスペーサ３２の厚さが薄くなり、これによってビットラインローディングキャパシタンスがさらに増加するようになる。従って、ローディングキャパシタンスを考慮してセルアレイを構成するビットラインの数を減少させなければならないので、単位ビットライン当りのセル数が減少することによってチップ効率が減少される。
「特許文献１」及び「特許文献２」にはビットラインの側壁の誘電率が小さいシリコン酸化膜からなるスペーサを形成してビットラインローディングキャパシタンスを減少することができるコンタクト形成方法が開示されている。しかし、これらの方法によると、ビットラインマスク層の厚さを減少させるには限界があって層間絶縁膜のギャップ埋立てマージンが減少されるか、ビットラインのショルダーマージンが殆どなくビットラインとストレージノードコンタクトパッドとの間に電気的短絡が発生する問題がある。
米国特許第６、４５８、６９２号明細書 特開平２００１−２１７４５０号公報
従って、本発明の第１目的はビットラインとビットラインとの間のギャップをボイドなしに効果的に埋立て、ビットラインのショルダーマージンを増加させ、ビットラインローディングキャパシタンスを減少させることができる半導体装置を提供することにある。
本発明の第２目的はビットラインとビットラインとの間のギャップをボイドなしに効果的に埋立て、ビットラインのショルダーマージンを増加させ、ビットラインローディングキャパシタンスを減少させることができる半導体装置の製造方法を提供することにある。
前記した第１目的を達成するために本発明は、キャパシターコンタクト領域を有する半導体基板と、前記基板上に形成された第１絶縁層と、前記キャパシターコンタクト領域の間の第１絶縁層上に形成され、第１導電性パターン及び前記第１導電性パターン上に積層されたビットラインマスクパターンを含むビットラインと、前記ビットラインマスクパターンの上端部から前記第１導電性パターンの上の所定部位まで各ビットライン側面上部に形成され、酸化物系の物質に対してエッチング選択比を有する物質からなる第１スペーサと、前記第１スペーサ下部の各ビットラインの側面に形成され、酸化物系の第２絶縁層からなる第２スペーサと、前記第１及び第２スペーサの外周面に接しながら前記第１絶縁層を切り開いて前記キャパシターコンタクト領域を露出するそれぞれのストレージノードコンタクトホールの内部に形成されたストレージノードコンタクトパッド用第２導電層と、を含むことを特徴とする半導体装置を提供する。
本発明の望ましい一実施例によると、前記第１スペーサをポリシリコンで形成して前記ストレージノードコンタクトパッドが前記第２導電層と第１スペーサからなるＴ型の断面構造を有する。
前記第２目的を達成するために本発明は、キャパシターコンタクト領域を有する半導体基板上に第１絶縁層を形成する段階と、前記キャパシターコンタクト領域の間の第１絶縁層上に第１導電性パターン及び前記第１導電性パターン上に積層されたビットラインマスクパターンを含むビットラインを形成する段階と、前記ビットライン及び第１絶縁層上に酸化物系の物質からなる第２絶縁層を形成する段階と、前記結果物上に前記第２絶縁層に対してエッチング選択比を有する物質からなるコンタクトパターンを形成してストレージノードコンタクトホールを開口する段階と、前記コンタクトパターンをマスクとして利用して前記ストレージノードコンタクトホール領域の第２絶縁層を前記第１導電性パターン上の所定部位まで部分エッチングする段階と、前記エッチング領域の側面に前記第２絶縁層に対してエッチング選択比を有する物質からなる第１スペーサを形成する段階と、前記第１スペーサをマスクとして利用して前記第２絶縁層及び第１絶縁層をエッチングして前記キャパシターコンタクト領域を露出するストレージノードコンタクトホールを形成すると同時に、前記第１スペーサ下部の各ビットラインの側面に前記第２絶縁層からなる第２スペーサを形成する段階と、前記ストレージノードコンタクトホールを第２導電層で埋立ててストレージノードコンタクトパッドを形成する段階と、を含むことを特徴とする半導体装置の製造方法を提供する。
本発明の望ましい一実施例によると、それぞれのビットラインは前記ビットラインマスクパターン上に積層された１つ以上のバッファ層をさらに含む。
前記コンタクトパターンは前記ビットラインと直交する方向に隣接する複数個のストレージノードコンタクトホールを併合して（ｍｅｒｇｅｄ）開口するライン形態で形成することができ、ストレージノードコンタクトホール領域を１つずつ開口するコンタクト形態で形成することができる。
また、本発明の前記した第２目的は、キャパシターコンタクト領域を有する半導体基板上に第１絶縁層を形成する段階と、前記キャパシターコンタクト領域の間の第１絶縁層上に第１導電性パターン及び前記第１導電性パターン上に積層されたビットラインマスクパターンを含むビットラインを形成する段階と、前記ビットライン及び第１絶縁層上に酸化物系の物質からなる第２絶縁層を形成する段階と、前記ビットラインの上面まで前記第２絶縁層を平坦化する段階と、各ビットラインの上面の上にストレージノードコンタクトホール領域を開口するように前記第２絶縁層に対してエッチング選択比を有する物質からなるコンタクトパターンを形成する段階と、各コンタクトパターンの側壁に前記第２絶縁層に対してエッチング選択比を有する物質からなる第１スペーサを形成する段階と、前記コンタクトパターン及びコンタクトスペーサをマスクとして利用して前記第２絶縁層及び第１絶縁層をエッチングして前記キャパシターコンタクト領域を露出するストレージノードコンタクトホールを形成すると同時に、各ビットラインの側面に前記第２絶縁層からなる第２スペーサを形成する段階と、前記ストレージノードコンタクトホールを第２導電層で埋立ててストレージノードコンタクトパッドを形成する段階と、を含むことを特徴とする半導体装置の製造方法によって達成されることができる。
本発明によると、ビットラインのパターニングの直後ビットラインスペーサを形成しないで、第２絶縁層の部分エッチング後ビットラインマスクパターンの側面に第１スペーサを形成するので、ビットラインマスクパターンの損失を減少させることができる。これによってビットラインマスクパターンの厚さを最小限に低くすることができ、ビットラインスペーサを形成していない状態で第２絶縁層を蒸着することでビットラインのアスペクト比が減少される。従って、ビットラインとビットラインとの間のギャップマージンを増加させることができる。
また、ビットラインマスクパターンの側面に第１スペーサを形成した後ストレージノードコンタクトエッチング工程を行うので、ビットラインのショルダーマージンが増加してビットラインとストレージノードコンタクトパッドとの間の電気的短絡を防止することができる。
また、ビットラインの側面に誘電率が小さい酸化物系の物質からなる第２スペーサが形成されるので、ビットラインとストレージノードコンタクトパッドとの間及びビットラインと隣接したビットラインと間の寄生キャパシタンス、即ち、ビットラインローディングキャパシタンスを減少させることができる。
以下、図面を参照して本発明の望ましい一実施形態をより詳細に説明する。
実施例１
図５乃至図３１は本発明の第１実施例によるＤＲＡＭ装置の製造方法を示すための平面図及び断面図である。
図５はワードライン１０７及びビットライン１２５が形成された基板の平面図であり、図６及び図７はそれぞれ図５のＡＡ’線及びＢＢ’線による断面図である。シャロートレンチ素子分離ＳＴＩのような一般の素子分離工程を通じて半導体基板１００に素子分離領域１０２を形成してアクティブ領域を定義する。前記アクティブ領域はバー形態やＴ字形態で形成される。
熱的酸化法で前記基板１００のアクティブ領域の表面に薄いゲート酸化膜（図示せず）を成長させた後、その上にゲート導電層及びゲートマスク層を順次に蒸着する。望ましくは、前記ゲート導電層はドーピングされたポリシリコン及び金属シリサイド層が積層されたポリサイド構造で形成する。前記ゲートマスク層は後続工程で形成される層間絶縁膜に対してエッチング選択比を有する物質、望ましくは、窒化物系の物質で形成する。続いて、フォトリソグラフィ工程で前記ゲートマスク層及びゲート導電層をパターニングしてゲートマスクパターン１０６及びゲート導電性パターン１０４を含むワードライン１０７を形成する。具体的に、フォトレジストマスクを利用して前記ゲートマスク層及びゲート導電層を同時にパターニングすることも可能であり、フォトレジストマスクを利用してゲートマスク層をさきにパターニングした後フォトレジストマスクを除去し、パターニングされたマスク層を利用してゲート導電層をパターニングすることもできる。
前記ワードライン１０７が形成された基板１００の全面に後続工程で形成される層間絶縁膜に対してエッチング選択比を有する物質、望ましくは、窒化物系の絶縁膜を蒸着し、前記絶縁膜を異方性エッチングしてそれぞれのワードライン１０７の側面にゲートスペーサ１０８を形成する。従って、前記ワードライン１０７はその上面及び側面が絶縁膜、即ち、ゲートマスクパターン１０６及びゲートスペーサ１０８で囲まれるので隣接したワードライン１０７と電気的に隔離される。
その後、一般のイオン注入工程を通じて前記ゲートスペーサ１０８両側のアクティブ領域の表面のＭＯＳトランジスターのソース／ドレーン領域（図示せず）を形成する。ここで、前記ゲートスペーサ１０８を形成する前に、ＬＤＤイオン注入を実施してワードライン１０７の両側のアクティブ領域の表面に低濃度のソース／ドレーン領域を形成することによって、ＬＤＤ構造のソース／ドレーンを具現することができる。前記ソース／ドレーン領域のうち１つはキャパシターストレージ電極が接続させるストレージノードコンタクト領域であり、他の１つはビットラインが接続されるビットラインコンタクト領域である。
続いて、ＭＯＳトランジスターを含む基板１００の全面に酸化物系の物質からなる層間絶縁膜１１０を形成した後、ＣＭＰ、エッチバックまたはこれらを組み合わせた工程として前記層間絶縁膜１１０を平坦化する。その後、窒化物からなるゲートマスクパターン１０６に対して高いエッチング選択比を有するエッチングガスを利用して前記層間絶縁膜１１０を異方性エッチングすることによって、前記ワードライン１０７に自己整合されながらソース／ドレーン領域を露出させるコンタクトホールを形成する。
前記コンタクトホールを埋立てるように高濃度の不純物でドーピングされたポリシリコン層を蒸着した後、前記ゲートマスクパターン１０６の上部表面が露出されるまでＣＭＰ工程、エッチバック工程またはＣＭＰことエッチバックとを組み合わせた工程によって前記ポリシリコン層及び層間絶縁膜１１０を平坦化する。そうすると、それぞれのコンタクトホール内にノード分離されたＳＡＣパッド１１２ａ、１１２ｂが形成される。本実施例では、ソース領域と接触するＳＡＣパッド１１２ａがストレージノードコンタクト領域になり、ドレーン領域と接触するＳＡＣパッドは１１２ｂがビットラインコンタクト領域になる。
前述したように、ＳＡＣパッド１１２ａ、１１２ｂを形成した後、結果物の全面にＢＰＳＧ、ＵＳＧ、ＨＤＰ酸化物またはＣＶＤ酸化物のような酸化物系の物質を１０００〜３０００Å位の厚さ、望ましくは約２０００Åの厚さで蒸着して第１絶縁層１１４を形成した後、後続フォトリソグラフィ工程のマージンを確保するためにＣＭＰ工程、エッチバック工程またはＣＭＰとエッチバックとを組み合わせた工程のうちのいずれか１つで前記第１絶縁層１１４の表面を平坦化する。このとき、前記第１絶縁層１１４がビットラインの下部で約１０００〜２０００Åの厚さであるように平坦化を行う。前記第１絶縁層１１４はＳＡＣパッド１１２ａ、１１２ｂとその上に形成されるビットラインを互いに隔離させる層間絶縁膜で使用される。
その後、フォトリソグラフ工程によって前記第１絶縁層１１４をエッチングしてドレーン領域上のＳＡＣパッド１１２ｂを露出するビットラインコンタクトホール（図示せず）を形成し、結果物の全面に第１導電層、ビットラインマスク層、第１バッファ層及び第２バッファ層を順次的に蒸着する。望ましくは、前記第１導電層は第１金属及び/または前記第１金属の化合物、例えばチタン/チタン窒化物からなる第１層及び第２金属、例えばダングステンからなる第２層の複合層で形成する。前記ビットラインマスク層はストレージノードコンタクトホールを形成するための後続のエッチング工程時その下部の第１導電層を保護する役割をし、後続工程で蒸着される第２絶縁層に対してエッチング選択比を有する物質、望ましくは窒化物で形成する。
前記第１バッファ層は前記第２絶縁層を部分エッチングする後続工程時その下部のビットラインマスク層を保護する役割をし、前記第２絶縁層に対してエッチング選択比を有しながら、後続工程で蒸着されるストレージノードコンタクトパッド用第２導電層と類似する研摩速度（ｒｅｍｏｖａｌ ｒａｔｅ）を有する物質、望ましくはポリシリコンで形成する。前記第２バッファ層は後続のビットラインパターニング工程時第１導電層をエッチングする過程で第１バッファ層のリセスを防止する役割をし、前記第１バッファ層に対してエッチング選択比を有する物質、望ましくは酸化物で形成する。
続いて、フォトリソグラフィ工程で前記第２バッファ層、第１バッファ層ビットラインマスク層及び第１導電層をパターニングして多層構造のビットライン１２５を形成する。各ビットライン１２５は第１導電性パターン１１６、ビットラインマスクパターン１１８、第１バッファ層パターン１２０及び第２バッファ層パターン１２２を含む。前記ビットライン１２５はワードライン１０７と直交するように形成される。
前述した段階によると、二重層で形成された第１導電性パターン１１６が直接ビットラインコンタクトホールに接触されて形成される。一方、前記ビットラインコンタクトホールの内部にビットラインコンタクトパッドを形成した後、前記ビットラインコンタクトパッドに直接接触されるように第１導電性パターン１１６を形成することもできる。即ち、前記ビットラインコンタクトホールが形成された結果物の全面にチタン/チタン窒化物からなる障壁金属層及びダングステンからなる第３金属層を蒸着した後、エッチバックまたはＣＭＰ工程で前記第１絶縁層１１４の表面が露出されるまで第３金属層を除去する。そうすると、前記ビットラインコンタクトホールの内部に前記障壁金属層と第３金属層からなるビットラインコンタクトパッドが形成される。このようにビットラインコンタクトパッドが形成されると、結果物の全面に第４金属例えばダングステンからなる第１導電層を蒸着する。従って、ビットラインコンタクトパッドを形成する場合には前記第１導電層が単一層として形成される。
前記ビットライン１２５及び第１絶縁層１１４上にＢＰＳＧ、ＵＳＧ、ＨＤＰ酸化物またはＣＶＤ酸化物のような酸化物系の物質を蒸着して第２絶縁層１２４を形成した後、ＣＭＰ工程、エッチバック工程またはＣＭＰとエッチバックとを組み合わせた工程で前記ビットライン１２５の上部表面まで第２絶縁層１２４を平坦化する。ここで、前記第１導電性パターン１１６がダングステンを含んでいる場合、高温酸化膜のように高温で蒸着されるかＢＰＳＧやＳＯＧのように蒸着した後高温のベーク工程が必要とされる酸化膜で第２絶縁層１２４を形成すると第１導電性パターン１１６の側面が露出されているのでダングステンが酸化される問題が発生する。従って、このような問題を防止するために低温で蒸着しながらボイドなしにギャップの埋立てを具現できるＨＤＰ酸化物で第２絶縁層１２４を形成することが望ましい。
また、ビットライン１２５とビットライン１２５との間でボイドが発生することを除去するために前記第２絶縁層１２４を形成する前に窒化膜を約５０〜２００Åの厚さで蒸着することもできる。
図８は犠牲層１２６及びコンタクトパターン１２８が形成された基板の平面図であり、図９、図１０及び図１１はそれぞれ図８のＡＡ’線、ＢＢ’線及びＣＣ’線による断面図である。前記平坦化された第２絶縁層１２４及びビットライン１２５上に前記第２絶縁層１２４に比べて速いエッチング速度を有する酸化物を蒸着して犠牲層１２６を形成する。例えば、前記第２絶縁層１２４がＨＤＰ酸化物で形成されると、前記犠牲層１２６は高濃度のＢＰＳＧで形成する。前記犠牲層１２６は後続するストレージノードコンタクトパッド用第２導電層の平坦化工程時ビットラインマスクパターン１１８の損失を減少してダングステンからなる第１導電性パターン１１６を保護する役割をする。
続いて、前記犠牲層１２６上に前記第２絶縁層１２４に対してエッチング選択比を有しながら後続工程で蒸着されるストレージノードコンタクトパッド用第２導電層と類似する研摩速度を有する物質、望ましくはポリシリコンを蒸着しこれをフォトリソグラフィ工程でパターニングしてストレージノードコンタクトホールが形成される領域を開口するストレージノードコンタクトパターン１２８を形成する。前記コンタクトパターン１２８は後続写真工程のマージンを増大させ後続する第２絶縁層１２４の部分エッチング工程時ストレージノードコンタクトパッドが形成されない領域（図８のＣＣ`方向の領域、周辺回路領域及びコア領域）をバッファリングする役割をする。望ましくは、それぞれのコンタクトパターン１２８はビットライン１２５と直交する方向、即ち、ワードライン方向に隣接する複数個のストレージノードコンタクトホールを併合して開口するライン形態で形成する。このようにライン形態でコンタクトパターン１２８を形成すると、後続写真工程時不均衡を防止することができ、後続するストレージノードコンタクトエッチング工程時開口面積がひろくてエッチング阻止問題を解決することができる。また、ライン形態のコンタクトパターン１２８によって開口面積がセルアレイ内で同一になるため、後続する第２絶縁層１２４の部分エッチング工程時第２絶縁層１２４の厚さの変動を減少させることができる。
また、図１２は第１スペーサ１３０が形成された基板の平面図であり、図１３、図１４及び図１５はそれぞれ図１２のＡＡ’線、ＢＢ’線及びＣＣ’線による断面図である。前述したようにライン形のコンタクトパターン１２８を形成した後、前記コンタクトパターン１２８をエッチングマスクとして利用したタイムエッチング方式により酸化物からなる犠牲層１２６及び第２絶縁層１２４を第１導電性パターン１１６上の所定部位まで部分エッチングする。望ましくは、ダングステンからなる第１導電性パターン１１６から上の方向に約５００Å以上になる地点でエッチングを終了する。前記エッチング工程により第２バッファ層パターン１２２が除去される。
その後、結果物の全面に前記第２絶縁層１２４に対してエッチング選択比を有しながら後続工程で蒸着されるストレージノードコンタクトパッド用第２導電層と類似する研摩速度を有する物質、望ましくはポリシリコンを約２００〜６００Åの厚さで蒸着し、これを異方性エッチングして前記部分エッチングされた領域の側面に第１スペーサ１３０を形成する。具体的に、ポリシリコンからなる前記第１スペーサ１３０はビットライン１２５を構成する第１バッファ層パターン１２０の側面及びビットラインマスクパターン１１８の側面の一部分に形成される。前記第１スペーサ１３０をビットライン１２５の側面上で第１導電性パターン１１６上の所定部位までにのみ形成する理由は後続工程で第１スペーサ１３０下部のビットライン１２５側面に第２絶縁層１２４からなる第２スペーサを形成してビットラインローディングキャパシタンスを減少させるためである。一般にポリシリコンは酸化物だけではなく窒化物に対しても高いエッチング選択比を有するので、前記第１スペーサ１３０をポリシリコンで形成する場合後続のストレージノードコンタクトエッチング工程時ビットラインマスクパターン１１８の損失を防止しショルダーマージンを充分に確保することができる。
このとき、ストレージノードコンタクトパッドが形成されない領域（図８のＣＣ’方向の領域、周辺回路領域及びコア領域）はコンタクトパターン１２８で被覆されているので前記第１スペーサ１３０が形成されない。
図１６はストレージノードコンタクトホール１３１が形成された基板の平面図であり、図１７、図１８及び図１９はそれぞれ図１６のＡＡ’線、ＢＢ’線及びＣＣ’線による断面図である。ポリシリコンからなる第１スペーサ１３０をエッチングマスクとして利用して酸化物からなる第２絶縁層１２４及び第１絶縁層１１４を乾式エッチングすることによってキャパシターコンタクト領域、即ち、ソース領域上のＳＡＣパッド１１２ａを露出するストレージノードコンタクトホール１３１を形成する。同時に、前記第１スペーサ１３０の下部の各ビットライン１２５の側面に前記第２絶縁層からなる第２スペーサ１２４ａが形成される。即ち、各ビットライン１２５の側面の上部にはポリシリコンからなる第１スペーサ１３０が形成され、下部には酸化物からなる第２スペーサ１２４ａが形成される。
このとき、ストレージノードコンタクトパッドが形成されていない領域（図８のＣＣ’方向の領域、周辺回路領域及びコア領域）はコンタクトパターン１２８で被覆されているのでエッチングが行われない。
図２０は第２導電層１３２が形成された基板の平面図であり、図２１、図２２及び図２３はそれぞれ図２０のＡＡ’線、ＢＢ’線及びＣＣ’線による断面図である。前述したようにストレージノードコンタクトホール１３１を形成した後、一般の洗浄工程を進行してストレージノードコンタクトホール１３１を通じて露出されたＳＡＣパッド１１２ａ上に成長された自然酸化膜、ポリマー及び各種異物質を除去する。
続いて、前記ストレージノードコンタクトホール１３１を埋立てるようにビットライン１２５、第２絶縁層１２４及びコンタクトパターン１２８の上部に連続的に第２導電層１３２、例えばポリシリコン層を蒸着した後、ＣＭＰ、エッチバックまたはＣＭＰとエッチバックとを組み合わせた平坦化工程でストレージノードコンタクトパッドが形成されていない領域に残されている犠牲層１２６の上部表面が露出されるまで前記第２導電層１３２を除去する。前記平坦化工程によってポリシリコンからなるコンタクトパターン１２８が除去される。
図２４は第２導電層１３２が突出された基板の平面図であり、図２５、図２６及び図２７はそれぞれ図２４のＡＡ’線、ＢＢ’線及びＣＣ’線による断面図である。ストレージノードコンタクトパッドが形成されない領域で露出されている犠牲層１２６はその下部の第２絶縁層１２４に比べて速いエッチング速度を有するので、湿式エッチング工程で前記犠牲層１２６をエッチングするとその下部の第２絶縁層１２４でエッチングが終了される。従って、前記犠牲層１２６を湿式エッチングで除去して第２導電層１３２が突出されたメサ（ｍｅｓａ）構造を形成する。前記犠牲層１２６を除去する理由は次のようである。
即ち、前記コンタクトパターン１２８によって開口された領域とカバーされた領域間の１０００Å程度の段差が発生するので、この状態でストレージノードコンタクトパッドのノード分離のためにＣＭＰ工程を行いながらビットラインマスクパターン１１８が損失されるてその下部の第１導電性パターン１１６が露出される。従って、酸化物対比ポリシリコンのリセスが速いのでストレージノードコンタクトパッドが形成されていない領域、即ち、コンタクトパターン１２８でカバーされている領域の犠牲層１２６を除去すると、このような段差を克服することができる。
図２８はストレージノードコンタクトパッド１３４が形成された基板の平面図であり、図２９、図３０及び図３１はそれぞれ図２８のＡＡ’線、ＢＢ’線及びＣＣ’線による断面図である。前述したように犠牲層１２６を除去した後、前記ビットラインマスクパターン１１８の上部表面が露出されるまでＣＭＰ、エッチバックまたはＣＭＰとエッチバックとを組み合わせた工程のうちいずれか1つで前記第２導電層１３２を除去する。そうすると、前記ストレージノードコンタクトホール１３１の内部にノード分離されたストレージノードコンタクトパッド１３４が形成される。このとき、ビットライン１２５を構成しているポリシリコンからなる第１バッファ層パターン１２０が除去される。
本実施例ではビットライン１２５の側面上部に形成される第１スペーサ１３０をポリシリコンで形成するので、前記ストレージノードコンタクトパッド１３４は第２導電層１３２と第１スペーサ１３０で構成されたＴ型の断面構造を有する。
続いて、一般のキャパシター形成工程で前記ストレージノードコンタクトパッド１３４上にストレージ電極、誘電体膜及びプレート電極で構成されたキャパシター（図示せず）を形成する。
前述したように本発明の第１実施例によると、第２絶縁層１２４上に犠牲層１２６を形成し、ライン形態のコンタクトパターン１２８を利用して前記第２絶縁層１２４を部分エッチングした後、エッチング領域の側面のポリシリコンからなる第１スペーサ１３０を形成する。その後、前記第１スペーサ１３０をエッチングマスクとして利用してストレージノードコンタクトホール１３１を形成し、前記ストレージノードコンタクトホール１３１を第２導電層１３２で埋立てる。
従来の方法では後続のストレージノードコンタクトエッチング工程時ビットラインマスク層のみでビットライン導電層の上面を保護するので、前記ビットラインマスク層を厚く形成した。一方、本実施例でビットラインマスクパターン１１８上に形成される第１及び第２バッファ層パターン１２０、１２２と犠牲層１２６が後続のストレージノードコンタクトエッチング工程時ビットラインの第１導電性パターン１１６を保護するだけではなく、ビットライン１２５のパターニング後ビットラインスペーサを形成しないで第２絶縁層１２４を蒸着するのでビットラインマスクパターン１１８の損失を減少させることができる。従って、ビットラインマスクパターン１１８の厚さを最小限に低くしてビットライン１２５のアスペクト比を減少させることで、ビットライン１２５とビットライン１２５との間のギャップ埋立てマージンを増加させることができる。ビットラインマスクパターン１１８の厚さが低くなるとビットラインパターニングのためのフォトレジスト膜の厚さで減少させることができてフォトレジスト膜の倒れ及びビットラインリフティングを防止することができる。
また、窒化物からなるビットラインマスクパターン１１８の上部側面に窒化物及び酸化物に対してエッチング選択比を有するポリシリコンからなる第１スペーサ１３０を形成した後ストレージノードコンタクトエッチング工程を行うので、ストレージノードコンタクトホール１３１に対するビットライン１２５のショルダーマージンが増加する。従って、ビットライン１２５とストレージノードコンタクトパッド１３４との間の電気的短絡を防止して単一ビット不良を改善することができる。
また、ビットライン１２５の側面下部に第２絶縁層、即ち、誘電率が低い酸化物からなる第２スペーサ１２４ａが形成されるので、ビットライン１２５とストレージノードコンタクトパッド１３４との間及びビットライン１２５と隣接したビットライン１２５との間の寄生キャパシタンス、即ち、ビットラインローディングキャパシタンス２５〜３０％程度に減少させることができる。ビットラインローディングキャパシタンスが減少すると単位ビットライン当りのセル数が増加してセルの効率が向上され、これによってウェーハ内の有効チップの数を３％位増加させることができる。
実施例２
図３２乃至図４３は本発明の第２実施例によるＤＲＡＭ装置の製造方法を示すための断面図である。ここで、図３２、図３４、図３６、図３８、図４０及び図４２はビットライン方向の断面図であり、図３３、図３５、図３７、図３９、図４１及び図４３はワードライン方向の断面図である。
図３２及び図３３ワードライン２０７及びＳＡＣパッド２１２ａ、２１２ｂを形成する段階を図示する。シャロートレンチ素子分離ＳＴＩのような一般の素子分離工程を通じて半導体基板２００に素子分離領域２０２を形成してアクティブ領域を定義する。続いて、熱的酸化法で前記基板２００のアクティブ領域の表面に薄いゲート酸化膜（図示せず）を成長させた後、その上にゲート導電層及びゲートマスク層を順次に蒸着する。望ましくは、前記ゲート導電層はドーピングされたポリシリコン層及び金属シリサイド層が積層されたポリサイド構造で形成する。前記ゲートマスク層は後続工程で形成される層間絶縁膜に対してエッチング選択比を有する物質、望ましくは窒化膜系の物質で形成する。続いて、フォトリソグラフィ工程で前記ゲートマスク層及びゲートそ導電層をパターニングしてワードライン２０７を形成する。前記ワードライン２０７を形成する。前記ワードライン２０７はゲート導電性パターン２０４及びゲートマスクパターン２０６を含む。
前記ワードライン２０７が形成された基板２００の全面に後続工程で形成される層間絶縁膜に対してエッチング選択比を有する物質、望ましくは窒化物系の絶縁膜を蒸着し、前記絶縁膜を異方性エッチングしてそれぞれのワードライン２０７の側面にゲートスペーサを２０８を形成する。その後、一般のイオン注入工程を通じて前記ゲートスペーサ２０８の両側のアクティブ領域の表面にＭＯＳトランジスターのソース／ドレーン領域（図示せず）を形成する。ここで、前記ゲートスペーサ２０８を形成する前に、ＬＤＤイオン注入を実施してワードライン２０７両側のアクティブ領域の表面に低濃度のソース／ドレーン領域を形成することによって、ＬＤＤ構造のソース／ドレーンを具現することができる。前記ソース／ドレーン領域にうちいずれか1つはキャパシターのストレージ電極が接続されるストレージノードコンタクト領域であり、残りの1つはビットラインが接続されるビットラインコンタクト領域である。
続いて、ＭＯＳトランジスターを含む基板２００の全面に酸化物系の物質からなる層間絶縁膜２１０を形成した後、ＣＭＰ工程、エッチバック工程またはＣＭＰとエッチバックとを組み合わせた工程で前記層間絶縁膜を平坦化する。その後、窒化物からなるゲートマスクパターン２０６に対して高いエッチング選択比を有するエッチングガスを利用して前記層間絶縁膜２１０を異方性エッチングすることによって、前記ワードライン２０７に自己整合されながらソース／ドレーン領域を露出させるコンタクトホールを形成する。
前記コンタクトホールを埋立てるように高濃度の不純物でドーピングされたポリシリコン層を蒸着した後、ＣＭＰ工程、エッチバック工程またはＣＭＰとエッチバックとを組み合わせた工程で前記ポリシリコン層を平坦化してそれぞれのコンタクトホール内に分離されたＳＡＣパッド２１２ａ、２１２ｂを形成する。前記ＳＡＣパッド２１２ａ、２１２ｂは図示したように層間絶縁膜２１０の表面と平坦化されるか、第１実施例のようにゲートマスクパターン２０６の表面と平坦化することができる。本実施例において、ソース領域と接触するＳＡＣパッド２１２ａはストレージノードコンタクト領域になり、ドレーン領域接触するＳＡＣパッド２１２ｂはビットラインコンタクト領域になる。
図３４及び図３５は第１絶縁層２１４、ビットライン２１９、第２絶縁層２２０及びコンタクトマスク層２２１を形成する段階を図示する。前述したように、ＳＡＣパッド２１２ａ、２１２ｂを形成した後、結果物の全面に酸化物系の物質を１０００〜３０００Å位の厚さ、望ましくは２０００Åの厚さで蒸着して第１絶縁層２１４を形成した後、後続写真工程のマージンを確保するためにＣＭＰ工程、エッチバック工程またはＣＭＰとエッチバックとを組み合わせた工程で前記第１絶縁層２１４の表面を平坦化する。このとき、前記第１絶縁層２１４がビットラインの下部で約１０００〜２０００Åの厚さで残されるように平坦化を行う。前記第１絶縁層２１４はＳＡＣパッド２１２ａ、２１２ｂとその上に形成されるビットラインを互いに隔離させる層間絶縁膜で使用される。
その後、フォトリソグラフィ工程により第1絶縁層２１４をエッチングしてドレーン領域上のＳＡＣパッド２１２ｂを露出するビットラインコンタクトホール（図示せず）を形成し、結果物の全面に第１導電層及びビットラインマスク層を順次的に蒸着する。望ましくは、前記第１導電層は第１金属及び/または前記第１金属の化合物、例えばチタン/チタン窒化物からなる第１層及び第２金属、例えばダングステンからなる第２層の複合層で形成する。前記ビットラインマスク層はストレージノードコンタクトホールを形成するための後続のエッチング工程時その下部の第１導電層を保護する役割をし、後続工程で蒸着される第２絶縁層の対してエッチング選択比を有する物質、望ましくは、窒化物からなる。
続いて、フォトリソグラフィ工程で前記ビットラインマスク層及び第１導電層をパターニングしてビットラインマスクパターン２１８及び第１導電性パターン２１６を含むビットライン２１９を形成する。前記ビットライン２１９はワードライン２０７と直交するように形成される。
前述した段階によると、二重層で構成された第１導電性パターン２１６が直接ビットラインコンタクトホールに接触されて形成されるが、前述した第１実施例と同様にビットラインコンタクトホールの内部にチタン/チタン窒化物のような障壁金属層及びダングステンのような第３金属層からなるビットラインコンタクトパッドを形成した後、前記ビットラインコンタクトパッドに直接接触されるようにダングステンのような単一層からなる第１導電性パターン２１６を形成することもできる。
前記ビットライン２１９及び第１絶縁層２１４上に酸化物系の物質、望ましくはＨＤＰ酸化物を蒸着して第２絶縁層２２０を形成した後、ＣＭＰ工程、エッチバック工程またはＣＭＰとエッチバックとを組み合わせた工程のうちいずれか1つで前記ビットライン２１９上の所定部位まで前記第２絶縁層２２０を平坦化する。ここで、ビットライン２１９とビットライン２１９との間にボイドが発生することを除去するために前記第２絶縁層２２０を形成する前に窒化膜を約５０〜２００Åの厚さで蒸着することもできる。
その後、前記第２絶縁層２２０上に第２絶縁層２２０に対してエッチング選択比を有しながら後続工程で蒸着されるストレージノードコンタクトパッド用第２導電層と類似する研摩速度を有する物質、望ましくはポリシリコンを蒸着してコンタクトマスク層２２１を形成する。
図３６及び図３７はコンタクトパターン２２２を形成する段階を図示する。フォトリソグラフィ工程で前記コンタクトマスク層２２１をパターニングしてストレージノードコンタクトホールが形成される領域を開口するストレージノードコンタクトパターン２２２を形成する。望ましくは、前記コンタクトパターン２２２はストレージノードコンタクトホール領域を1つずつ開口するコンタクト形態で形成する。
続いて、前記コンタクトパターン２２２をエッチングマスクとして利用したタイムエッチング方式により酸化物からなる第２絶縁層２２０を第１導電性パターン２１６上の所定部位まで部分エッチングする。望ましくは、ダングステンからなる第1導電性パターン２１６から上の方向に約５００Å以上になる地点でエッチングを終了する。ここで、前記第２絶縁層２２０のエッチング領域２２３に幅Ｓ２がビットライン２１９とビットライン２１９との間の間隔Ｓ１より小さいか同一であるように部分エッチングを行う。即ち、各ビットライン２１９の上面の第２絶縁層２２０の幅Ｗ２は前記ビットライン２１９の幅Ｗ１より大きいか同一である。
図３８及び図３９は第１スペーサ２２４を形成する段階を図示する。前記第２絶縁層２２０が部分エッチングされた結果物の全面に第２絶縁層２２０に対してエッチング選択比を有しながら後続工程で蒸着されるストレージノードコンタクトパッド用第２導電層と類似する研摩速度を有する物質、望ましくはポリシリコンを約２００〜６００Åの厚さで蒸着しこれを異方性エッチングして前記エッチング領域２２３の側面に第１スペーサ２２４を形成する。具体的に、ポリシリコンからなる前記第１スペーサ２２４はビットラインマスクパターン２１８の上端部で第１導電性パターン２１６上の所定部位まで各ビットライン２１９の側面上部に形成される。ポリシリコンからなる第１スペーサ２２４は酸化物だけではなく窒化物に対しても高いエッチング選択比を有するので、後続のストレージノードコンタクトエッチング工程時ビットラインマスクパターン２１８の損失を防止しショルダーマージンを充分に確保することができる。
図４０及び図４１はストレージノードコンタクトホール２２６を形成する段階を図示する。前記ポリシリコンからなる第１スペーサ２２４をエッチングマスクとして利用して酸化物からなる第２絶縁層２２０及び第１絶縁層２１４を乾式エッチングすることによってキャパシターコンタクト領域、即ち、ソース領域上のＳＡＣパッド２１２ａを露出するストレージノードコンタクトホール２２６を形成する。これと同時に、前記第１スペーサ２２４の下部の各ビットライン２１９の側面に前記第２絶縁層からなる第２スペーサ２２０ａが形成される。即ち、各ビットライン２１９の側面の上部にはポリシリコンからなる第１スペーサ２２４が形成され、下部には酸化物からなる第２スペーサ２２０ａが形成される。
図４２及び図４３はストレージノードコンタクトパッド２３０を形成する段階を図示する。前述したようにストレージノードコンタクトホール２２６を形成した後、一般の洗浄工程を行ってストレージノードコンタクトホール２２６を通じて露出されたＳＡＣパッド２１２ａ上に成長された自然酸化膜、ポリマー及び各種異物質を除去する。
その後、前記ストレージノードコンタクトホール２２６を埋立てるように結果物の全面に第２導電層２２８、例えばポリシリコン層を蒸着した後、ＣＭＰ工程、エッチバック工程またはＣＭＰとエッチバックとを組み合わせた平坦化工程でビットライン２１９上の第２絶縁層２２０の上部表面が露出されるまで前記第２導電層２２８を除去する。そうすると、前記ストレージノードコンタクトホール２２６の内部にノード分離されたストレージノードコンタクトパッド２３０が形成される。
本実施例ではビットライン１２９の側面上部に形成される第１スペーサ２２４をポリシリコンで形成するので、前記ストレージノードコンタクトパッド２３０は第２導電層２２８と第１スペーサ２２４で構成されたＴ型の断面構造を有する。
続いて、一般のキャパシター形成工程で前記ストレージノードコンタクトパッド２３０上にストレージ電極、誘電体膜及びプレート電極で構成されたキャパシター（図示せず）を形成する。
前述したように、本発明の第２実施例によると、ストレージノードコンタクトパターン２２２をコンタクト形態で形成することを除いては第１実施例と同一な効果を得ることができる。即ち、前記第２絶縁層２２０をビットライン２１９上の所定部位まで平坦化させることで、後続のストレージノードコンタクトエッチング工程時ビットライン２１９上面の第２絶縁層２２０によってビットラインマスクパターン２１８の損失を減少させることができる。
また、ビットラインマスクパターン２１８の側面上部に形成された第１スペーサ２２４によってストレージノードコンタクトホール２２６に対するビットライン２１９のショルダーマージンが増加してビットライン２１９とストレージノードコンタクトパッド２３０との間の電気的短絡を防止することができる。
また、ビットライン２１９の側面下部に誘電率が小さい酸化物からなる第２スペーサ２２０ａが形成されるので、ビットラインローディングキャパシタンスを減少させることができる。
実施例３
図４４乃至図４９は本発明の第３実施例によるＤＲＡＭ装置の製造法本発明のを示すための断面図である。
図４４は第１絶縁層３１４、ビットライン２１９、第２絶縁層３２０及びコンタクトマスク層３２１を形成する段階を図示する。前述した第１実施例または第２実施例と同一な方法で半導体基板３００上に素子分離領域３０２、ＭＯＳトランジスター、層間絶縁膜３１０及びＳＡＣパッド３１２ａを形成する。
その後、層間絶縁膜３１０及びＳＡＣパッド３１２ａ上に酸化物系の物質を蒸着して第１絶縁層３１４を形成した後、後続写真工程のマージンを確保するためにＣＭＰ工程、エッチバック工程またはＣＭＰとエッチバックとを組み合わせた工程で前記第１絶縁層３１４の表面を平坦化する。前記第１絶縁層３１４はＳＡＣパッド３１２ａとその上に形成されるビットラインを互いに隔離させる層間絶縁膜として使用される。
続いて、前述した第１実施例または第２実施例と同一な方法でビットラインコンタクトホール（図示せず）及びビットライン３１９を形成する。具体的に前記ビットライン３１９はチタン/チタン窒化物の第１層とダングステンの第２層で構成された第１導電性パターン３１６及び前記第１導電性パターン３１６上に積層され窒化物からなるビットラインマスクパターン３１８を含む。また、前述した第１実施例と同様にビットラインコンタクトホールの内部にチタン/チタン窒化物のような障壁金属層及びダングステンのような第３金属層からなるビットラインコンタクトパッドを形成した後、前記ビットラインコンタクトパッドに直接接触されるようにダングステンのような単一層からなる第１導電性パターン３１６を形成することもできる。
前記ビットライン３１９及び第１絶縁層３１４上に酸化物系の物質、望ましくはＨＤＰ酸化物を蒸着して第２絶縁層３２０を形成した後、ＣＭＰ工程、エッチバック工程またはＣＭＰとエッチバックとを組み合わせた工程のうちいずれか１つで前記ビットライン３１９の上部表面が露出されるまで前記第２絶縁層３２０を平坦化する。
その後、前記ビットライン３１９及び第２絶縁層３２０上にポリシリコンまたはチタン窒化物のように絶縁層３２０に対してエッチング選択比を有する物質、望ましくはポリシリコンからなるコンタクトマスク層３２１を形成する。
図４５はコンタクトパターン３２２を形成する段階を図示する。フォトリソグラフィ工程で形成される領域を開口するストレージノードコンタクトパターン３２２を形成する。望ましくは、前記コンタクトパターン３２２はビットライン２１９と直交する方向、即ち、ワードライン方向に隣接する複数個のストレージノードコンタクトホールを併合して開口するライン形態で形成する。前記コンタクトパターン３２２はビットライン２１９の幅Ｗ３より小さい幅Ｗ４で形成することが望ましい。前記コンタクトパターン３２２を形成するためのエッチング工程時窒化物に対する高いエッチング選択比によりビットラインマスクパターン３１８の損失が１００Å以下に制御する。
図４６は第１スペーサ３２４を形成する段階を図示する。前記コンタクトパターン３２２及び第２絶縁層３２０上に第２絶縁層３２０に対してエッチング選択比を有する物質、例えばポリシリコン、窒化物、ダングステンまたはチタン窒化物を数百Åの厚さに蒸着しこれを異方性エッチングして前記コンタクトパターン３２２の側面の第１スペーサ３２４を形成する。望ましくは、前記第１スペーサ３２４はポリシリコンで形成する。
図４７はストレージノードコンタクトホール３２６を形成する段階を図示する。前記第１スペーサ３２４をエッチングマスクとして利用して酸化物からなる第２絶縁層３２０及び第１絶縁層３１４を乾式エッチングすることによってキャパシターコンタクト領域、即ち、ソース領域上のＳＡＣパッド３１２ａを露出するストレージノードコンタクトホール３２６を形成する。これと同時に、各ビットライン３１９の側面に前記第２絶縁層からなる第２スペーサ３２０ａが形成される。
図４８は第２導電層３２７を蒸着する段階を図示する。前述したように、ストレージノードコンタクトホール３２６を形成した後、一般の洗浄工程を行ってストレージノードコンタクトホール３２６を通じて露出されたＳＡＣパッド３１２ａ上に成長された自然酸化膜、ポリマー及び各種異物質を除去する。
続いて、前記ストレージノードコンタクトホール３２６を埋立てるように結果物の全面に第２導電層３２７、例えばポリシリコン層を蒸着する。
図４９はストレージノードコンタクトパッド３２８を形成する段階を図示する。薬液を利用したスピン工程、湿式エッチバック工程、ＣＭＰ工程またはこれを組み合わせた工程でビットラインマスクパターン３１８の上部表面が露出されるまで前記第２導電層３２７を除去する。そうすると、前記ストレージノードコンタクトホール３２６の内部にノード分離されたストレージノードコンタクトパッド３２８が形成される。
続いて、一般のキャパシター形成工程で前記ストレージノードコンタクトパッド３２８上にストレージ電極、誘電体膜及びプレート電極で構成されたキャパシター（図示せず）を形成する。
前述したように、本発明の第３実施例によると、酸化物に対してエッチング選択比を有する物質からなるコンタクトパターン３２２及び第１スペーサ３２４をビットライン３１９を形成した後、前記コンタクトパターン３２２及び第１スペーサ３２４をエッチングマスクとして利用して酸化物からなる第２絶縁層３２０及び第１絶縁層３１４をエッチングすることによってストレージノードコンタクトホール３２６を形成する。従って、ストレージノードコンタクトエッチング工程時前記コンタクトパターン３２２及び第１スペーサ３２４によってビットラインマスクパターン３１８の損失が減少されるので、ビットラインマスクパターン３１８の厚さを最小限で低くしてビットライン３１９の高さを減少させることができる。
また、ストレージノードコンタクトホール３２６をＳＡＣ方式で形成しないのでビットライン３１９のショルダーマージンが増加してビットライン３１９とストレージノードコンタクトパッド３２８との間の電気的短絡による単一ビット不良を防止することができる。
また、ビットライン３１９の側面全体に誘電率が低い酸化物からなる第２スペーサ３２０ａが形成されるので、ビットラインローディングキャパシタンスを減少することができる。
前述したように、本発明によると、ビットラインのパターニング後ビットラインスペーサを形成しないで、第２絶縁層の部分エッチング後ビットラインマスク層の側面に第１スペーサを形成するのでビットラインマスク層の損失を減少させることができる。これによって、ビットラインマスク層の厚さを最小限に低くすることができ、ビットラインスペーサを形成しない状態で第２絶縁層を蒸着するのでビットラインのアスペクト比が減少される。従って、ビットラインとビットラインとの間のギャップマージンを増加させることができる。
また、ビットラインマスク層の側面に第１スペーサを形成した後、ストレージノードコンタクトエッチング工程を行うので、ビットラインのショルダーマージンが増加してビットラインとストレージノードコンタクトパッド間の電気的短絡を防止することができる。
また、ビットライン側面に誘電率が小さい酸化物系の物質からなる第２スペーサが形成されるので、ビットラインとストレージノードコンタクトパッドの間及びビットラインと隣接するビットラインとの間の寄生キャパシタンス、即ち、ビットラインローディングキャパシタンスを減少させることができる。
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。
従来の方法による自己整合コンタクト構造を有するＤＲＡＭ装置の製造方法を示すための断面図である。 従来の方法による自己整合コンタクト構造を有するＤＲＡＭ装置の製造方法を示すための断面図である。 従来の方法による自己整合コンタクト構造を有するＤＲＡＭ装置の製造方法を示すための断面図である。 従来の方法による自己整合コンタクト構造を有するＤＲＡＭ装置の製造方法を示すための断面図である。 本発明の第１実施例によるＤＲＡＭ装置の製造方法を示す平面図及び断面図である。 本発明の第１実施例によるＤＲＡＭ装置の製造方法を示す平面図及び断面図である。 本発明の第１実施例によるＤＲＡＭ装置の製造方法を示す平面図及び断面図である。 本発明の第１実施例によるＤＲＡＭ装置の製造方法を示す平面図及び断面図である。 本発明の第１実施例によるＤＲＡＭ装置の製造方法を示す平面図及び断面図である。 本発明の第１実施例によるＤＲＡＭ装置の製造方法を示す平面図及び断面図である。 本発明の第１実施例によるＤＲＡＭ装置の製造方法を示す平面図及び断面図である。 本発明の第１実施例によるＤＲＡＭ装置の製造方法を示す平面図及び断面図である。 本発明の第１実施例によるＤＲＡＭ装置の製造方法を示す平面図及び断面図である。 本発明の第１実施例によるＤＲＡＭ装置の製造方法を示す平面図及び断面図である。 本発明の第１実施例によるＤＲＡＭ装置の製造方法を示す平面図及び断面図である。 本発明の第１実施例によるＤＲＡＭ装置の製造方法を示す平面図及び断面図である。 本発明の第１実施例によるＤＲＡＭ装置の製造方法を示す平面図及び断面図である。 本発明の第１実施例によるＤＲＡＭ装置の製造方法を示す平面図及び断面図である。 本発明の第１実施例によるＤＲＡＭ装置の製造方法を示す平面図及び断面図である。 本発明の第１実施例によるＤＲＡＭ装置の製造方法を示す平面図及び断面図である。 本発明の第１実施例によるＤＲＡＭ装置の製造方法を示す平面図及び断面図である。 本発明の第１実施例によるＤＲＡＭ装置の製造方法を示す平面図及び断面図である。 本発明の第１実施例によるＤＲＡＭ装置の製造方法を示す平面図及び断面図である。 本発明の第１実施例によるＤＲＡＭ装置の製造方法を示す平面図及び断面図である。 本発明の第１実施例によるＤＲＡＭ装置の製造方法を示す平面図及び断面図である。 本発明の第１実施例によるＤＲＡＭ装置の製造方法を示す平面図及び断面図である。 本発明の第１実施例によるＤＲＡＭ装置の製造方法を示す平面図及び断面図である。 本発明の第１実施例によるＤＲＡＭ装置の製造方法を示す平面図及び断面図である。 本発明の第１実施例によるＤＲＡＭ装置の製造方法を示す平面図及び断面図である。 本発明の第１実施例によるＤＲＡＭ装置の製造方法を示す平面図及び断面図である。 本発明の第１実施例によるＤＲＡＭ装置の製造方法を示す平面図及び断面図である。 本発明の第２実施例によるＤＲＡＭ装置の製造方法を示す断面図である。 本発明の第２実施例によるＤＲＡＭ装置の製造方法を示す断面図である。 本発明の第２実施例によるＤＲＡＭ装置の製造方法を示す断面図である。 本発明の第２実施例によるＤＲＡＭ装置の製造方法を示す断面図である。 本発明の第２実施例によるＤＲＡＭ装置の製造方法を示す断面図である。 本発明の第２実施例によるＤＲＡＭ装置の製造方法を示す断面図である。 本発明の第２実施例によるＤＲＡＭ装置の製造方法を示す断面図である。 本発明の第２実施例によるＤＲＡＭ装置の製造方法を示す断面図である。 本発明の第２実施例によるＤＲＡＭ装置の製造方法を示す断面図である。 本発明の第２実施例によるＤＲＡＭ装置の製造方法を示す断面図である。 本発明の第２実施例によるＤＲＡＭ装置の製造方法を示す断面図である。 本発明の第２実施例によるＤＲＡＭ装置の製造方法を示す断面図である。 本発明の第３実施例によるＤＲＡＭ装置の製造方法を示すための断面図である。 本発明の第３実施例によるＤＲＡＭ装置の製造方法を示すための断面図である。 本発明の第３実施例によるＤＲＡＭ装置の製造方法を示すための断面図である。 本発明の第３実施例によるＤＲＡＭ装置の製造方法を示すための断面図である。 本発明の第３実施例によるＤＲＡＭ装置の製造方法を示すための断面図である。 本発明の第３実施例によるＤＲＡＭ装置の製造方法を示すための断面図である。
符号の説明
１００、２００、３００ 半導体基板
１０２、２０２、３０２ 素子分離領域
１０７、２０７ ワードライン
１１０、２１０、３１０ 層間絶縁膜
１１２、２１２、３１２ ＳＡＣパッド
１１４、２１４、３１４ 第１絶縁層
１２５、２１９、３１９ ビットライン
１２４、２２０、３２０ 第２絶縁層
１２６ 犠牲層
１２８、２２２、３２２ コンタクトパターン
１３０、２２４、３２４ 第１スペーサ
１２４ａ、２２０ａ、３２０ａ 第２スペーサ
１３１、２２６、３２６ ストレージノードコンタクトホール
１３４、２３０、３２８ ストレージノードコンタクトパッド

Claims (37)

  1. キャパシターコンタクト領域を有する半導体基板と、
    前記半導体基板上に形成された第１絶縁層と、
    前記キャパシターコンタクト領域の間の第１絶縁層上に形成され、第１導電性パターン及び前記導電性パターン上に積層されたビットラインマスクパターンを含むビットラインと、
    前記ビットラインマスクパターン上端部から前記第１導電性パターン上の所定部位まで各ビットライン側面上部に形成され、酸化物系の物質に対してエッチング選択比を有する物質からなる第１スペーサと、
    前記第１スペーサ下部の各ビットラインの側面に形成され、酸化物系の第２絶縁層からなる第２スペーサと、
    前記第１及び第２スペーサの外周面に接しながら前記第１絶縁層を切り開いて前記キャパシターコンタクト領域を露出するそれぞれのストレージノードコンタクトホールの内部に形成されたストレージノードコンタクトパッド用第２導電層と、を含むことを特徴とする半導体装置。
  2. 前記キャパシターコンタクト領域はランディングパッドを含むことを特徴とする請求項１記載の半導体装置。
  3. 前記第１導電性パターンはダングステン層を含むことを特徴とする請求項１記載の半導体装置。
  4. 前記ビットラインマスクパターンは窒化物を含むことを特徴とする請求項１記載の半導体装置。
  5. 前記第１スペーサはポリシリコンを含むことを特徴とする請求項１記載の半導体装置。
  6. 前記ストレージノードコンタクトパッドは前記第２導電層と第１スペーサで構成されてＴ型の断面構造を有することを特徴とする請求項５記載の半導体装置。
  7. 前記第２導電層は前記ビットラインマスクパターンの上面が露出されるまで平坦化されて形成されたことを特徴とする請求項１記載の半導体装置。
  8. 前記第２絶縁層は各ビットラインの上面及び側面に形成されたことを特徴とする請求項１記載の半導体装置。
  9. 各ビットライン上面の第２絶縁層は前記ビットラインの幅より大きいか同一な幅で形成されたことを特徴とする請求項８記載の半導体装置。
  10. 前記第２導電層はビットライン上面の第２絶縁層の表面が露出されるまで形成されたことを特徴とする請求項８記載の半導体装置。
  11. 前記第１スペーサは前記ストレージノードコンタクトパッド領域のみに形成されたことを特徴とする請求項１記載の半導体装置。
  12. キャパシターコンタクト領域を有する半導体基板上に第１絶縁層を形成する段階と、
    前記キャパシターコンタクト領域の間の第１絶縁層上に第１導電性パターン及び前記第１導電性パターン上に積層されたビットラインマスクパターンを含むビットラインを形成する段階と、
    前記ビットライン及び第１絶縁層上に酸化物系の物質からなる第２絶縁層を形成する段階と、
    前記結果物上に前記第２絶縁層に対してエッチング選択比を有する物質からなるコンタクトパターンを形成してストレージノードコンタクトホールを開口する段階と、
    前記コンタクトパターンをマスクとして利用して前記ストレージノードコンタクトホール領域の第２絶縁層を前記第１導電性パターン上の所定部位まで部分エッチングする段階と、
    前記エッチング領域の側面に前記第２絶縁層に対してエッチング選択比を有する物質からなる第１スペーサを形成する段階と、
    前記第１スペーサをマスクとして利用して前記第２絶縁層及び第１絶縁層をエッチングして前記キャパシターコンタクト領域を露出するストレージノードコンタクトホールを形成すると同時に、前記第１スペーサ下部の各ビットラインの側面に前記第２絶縁層からなる第２スペーサを形成する段階と、
    前記ストレージノードコンタクトホールを第２導電層で埋立ててストレージノードコンタクトパッドを形成する段階と、を含むことを特徴とする半導体装置の製造方法。
  13. 前記キャパシターコンタクト領域はランディングパッドで形成することを特徴とする請求項１２記載の半導体装置の製造方法。
  14. 前記第１導電性パターンはダングステン層を含むことを特徴とする請求項１２記載の半導体装置の製造方法。
  15. 前記ビットラインマスクパターンは窒化物からなることを特徴とする請求項１２記載の半導体装置の製造方法。
  16. それぞれのビットラインは前記ビットラインマスクパターン上に積層された１つ以上のバッファ層をさらに含むことを特徴とする請求項１２記載の半導体装置の製造方法。
  17. 前記１つ以上のバッファ層は前記ビットラインマスクパターンを保護するための第１バッファ層及び前記第１バッファ層を保護するように前記第１バッファ層上に積層された第２バッファ層を含むことを特徴とする請求項１６記載の半導体装置の製造方法。
  18. 前記第１バッファ層はポリシリコンからなり、前記第２バッファ層は酸化物からなることを特徴とする請求項１７記載の半導体装置の製造方法。
  19. 前記コンタクトパターンを形成する段階の前に、
    前記ビットラインの上面まで前記第２絶縁層を平坦化する段階と、
    前記ビットライン及び第２絶縁層上に前記第２絶縁層より速いエッチング速度を有する物質からなる犠牲層を形成する段階と、をさらに具備することを特徴とする請求項１２記載の半導体装置の製造方法。
  20. 前記第２絶縁層はＨＤＰ酸化物からなり、前記犠牲層はＢＰＳＧからなることを特徴とする請求項１９記載の半導体装置の製造方法。
  21. 前記ストレージノードコンタクトパッドを形成する段階は、
    前記ストレージノードコンタクトホールを含む結果物の全面に第２導電層を蒸着する段階と、
    ストレージノードコンタクトパッドが形成されていない領域の犠牲層が露出されるまで前記第２導電層を除去する段階と、
    前記露出された犠牲層を除去して前記第２絶縁層上に前記第２導電層を突出させる段階と、
    前記ビットラインマスクパターンの上面が露出されるまで前記第２導電層を除去してストレージノードコンタクトパッドを分離する段階と、を含むことを特徴とする請求項１９記載の半導体装置の製造方法。
  22. 前記ストレージノードコンタクトパッドをノード分離する段階は化学機械的研摩ＣＭＰ工程、エッチバック工程またはＣＭＰとエッチバックとを組み合わせた工程で実施することを特徴とする請求項２１記載の半導体装置の製造方法。
  23. 前記コンタクトパターン及び前記第１スペーサはポリシリコンからなることを特徴とする請求項１２記載の半導体装置の製造方法。
  24. 前記コンタクトパッドを形成する前に、
    前記ビットライン上の所定部位まで前記第２絶縁層を平坦化させる段階をさらに具備し、
    前記第２絶縁層を部分エッチングする段階と、
    エッチング領域の幅がビットラインとビットラインとの間の間隔より小さいか同一であるように前記第２絶縁層をエッチングすることを特徴とする請求項１２記載の半導体装置の製造方法。
  25. 前記ストレージノードコンタクトパッドを形成する段階は、
    前記ストレージノードコンタクトホールを埋立てるように前記コンタクトパターン上に第２導電層を蒸着する段階と、
    各ビットライン上面の上の第２絶縁層の表面が露出されるまで前記第２導電層を除去してストレージノードコンタクトパッドをノード分離する段階と、を含むことを特徴とする請求項２４記載の半導体装置の製造方法。
  26. 前記コンタクトパターンは前記ビットラインと直交する方向に隣接する複数個のストレージノードコンタクトホールを併合して（ｍｅｒｇｅｄ）開口するライン形態で形成することを特徴とする請求項１２記載の半導体装置の製造方法。
  27. 前記コンタクトパターンはストレージノードコンタクトホール領域を１つずつ開口するコンタクト形態で形成することを特徴とする請求項１２記載の半導体装置の製造方法。
  28. 前記第２絶縁層を部分エッチングする段階で、前記第１導電性パターン上の５００Å以上になる地点まで前記第２絶縁層をエッチングすることを特徴とする請求項１２記載の半導体装置製造方法。
  29. キャパシターコンタクト領域を有する半導体基板上に第１絶縁層を形成する段階と、
    前記キャパシターコンタクト領域の間の第１絶縁層上に第１導電性パターン及び前記第１導電性パターン上に積層されたビットラインマスクパターンを含むビットラインを形成する段階と、
    前記ビットライン及び第１絶縁層上に酸化物系の物質からなる第２絶縁層を形成する段階と、
    前記ビットラインの上面まで前記第２絶縁層を平坦化する段階と、
    各ビットラインの上面の上にストレージノードコンタクトホール領域を開口するように前記第２絶縁層に対してエッチング選択比を有する物質からなるコンタクトパターンを形成する段階と、
    各コンタクトパターンの側壁に前記第２絶縁層に対してエッチング選択比を有する物質からなる第１スペーサを形成する段階と、
    前記コンタクトパターン及びコンタクトスペーサをマスクとして利用して前記第２絶縁層及び第１絶縁層をエッチングして前記キャパシターコンタクト領域を露出するストレージノードコンタクトホールを形成すると同時に、各ビットラインの側面に前記第２絶縁層からなる第２スペーサを形成する段階と、
    前記ストレージノードコンタクトホールを第２導電層で埋立ててストレージノードコンタクトパッドを形成する段階と、を含むことを特徴とする半導体装置の製造方法。
  30. 前記第１導電性パターンはダングステン層を含むことを特徴とする請求項２９記載の半導体装置の製造方法。
  31. 前記ビットラインマスクパターンは窒化物からなることを特徴とする請求項２９記載の半導体装置の製造方法。
  32. 前記コンタクトパターンはポリシリコンまたはチタン窒化物からなることを特徴とする請求項２９記載の半導体装置の製造方法。
  33. 前記第１スペーサはポリシリコン、窒化物、ダングステン及びチタン窒化物のうち選択されたいずれか１つで形成することを特徴とする請求項２９記載の半導体装置の製造方法。
  34. 前記コンタクトパターンは前記ビットラインの幅より小さい幅で形成することを特徴とする請求項２９記載の半導体装置の製造方法。
  35. 前記コンタクトパターンは前記ビットラインと直交する方向に隣接するストレージノードコンタクトホールを併合して（ｍｅｒｇｅｄ）開口するライン形態で形成することを特徴とする請求項２９記載の半導体装置の製造方法。
  36. 前記ストレージノードコンタクトパッドを形成する段階は、
    前記ストレージノードコンタクトホールを埋立てるように前記コンタクトパターン上に第２導電層を蒸着する段階と、
    前記ビットラインマスクパターンの上面が露出されるまで前記第２導電層を除去してストレージノードコンタクトパッドをノード分離する段階と、を含むことを特徴とする請求項２９記載の半導体装置の製造方法。
  37. 前記ストレージノードコンタクトパッドをノード分離する段階は化学機械的研摩ＣＭＰ工程、エッチバック工程またはＣＭＰとエッチバックとを組み合わせた工程で実施することを特徴とする請求項３６記載の半導体装置の製造方法。
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