KR100752644B1 - 반도체 소자의 셀영역 레이아웃 및 이를 이용한 콘택패드제조방법 - Google Patents

반도체 소자의 셀영역 레이아웃 및 이를 이용한 콘택패드제조방법 Download PDF

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Abstract

최외곽부의 활성영역이 병합된 반도체소자의 셀영역 레이아웃 및 이를 이용한 콘택패드 제조방법에 대해 개시한다. 그 레이아웃 및 방법은 셀영역의 최외곽부에, 셀영역 최외곽부의 안쪽에 위치하는 내부 활성영역과 동일한 형상을 가진 제1 활성영역과, 내부 활성영역과 각각 다른 형상을 가진 적어도 2 이상의 제2 활성영역이 병합된 제3 활성영역을 포함한다. 또한, 제3 활성영역을 지나는 비트라인의 하부는 절연막으로 채워진다. 셀영역 최외곽부의 활성영역을 병합함으로써 활성영역이 형성되지 않는 리프팅 현상을 방지할 수 있고, 비트라인 하부를 절연막으로 채움으로써 비트라인, 비트라인 콘택 및 게이트 라인이 서로 전기적으로 접촉하는 브릿지 현상을 억제할 수 있다.
셀영역, 최외곽부, 활성영역, 리프팅, 브릿지

Description

반도체 소자의 셀영역 레이아웃 및 이를 이용한 콘택패드 제조방법{Cell region layout of semiconductor device and method of manufacturing contact pad using the same}
도 1은 종래의 셀영역을 포함하는 레이아웃을 나타낸 평면도이다.
도 2는 종래의 셀영역에 콘택패드를 형성하는 방법을 설명하기 위한 평면도이다.
도 3a 및 도 3b는 본 발명의 실시예에 의한 셀영역을 포함하는 레이아웃을 나타낸 평면도들이다.
도 4a는 본 발명의 실시예에 의한 콘택패드 형성방법을 나타낸 평면도이고, 도 4b 내지 도 4e는 도 4a의 4B-4B선, 4C-4C선, 4D-4D선 및 4E-4E선을 따라 절단한 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
102; 소자분리막 104; 내부 활성영역
106; 제1 활성영역 108; 제2 활성영역
110; 제3 활성영역 112; 제5 활성영역
114; 워드라인 구동부 116; 감지증폭기
130; 게이트라인 150; 제1 비트라인
154; 제2 비트라인
본 발명은 반도체소자 및 그 제조방법에 관한 것으로, 특히 반도체소자의 셀영역 최외곽의 레이아웃과 이를 이용한 콘택패드의 제조방법에 관한 것이다.
반도체소자가 고집적화됨에 따라, 셀영역을 이루는 패턴의 크기도 점점 작아지고 있다. 미세한 패턴을 형성하기 위하여, 위상쉬프트법이나 변형조명법 등의 다양한 해상기술이 응용되고 있으나, 셀영역의 최외곽부는 광회절이나 간섭 등이 일어나 원하지 않는 패턴이 전사되기도 한다.
도 1은 종래의 셀영역을 포함하는 레이아웃을 나타낸 평면도이다.
도 1을 참조하면, 소자분리막(10)에 의해 정의된 활성영역이 포함된 셀영역(a 영역)이 형성되어 있다. 셀영역(a 영역)의 최외곽부는 제1 최외곽부(c 영역)와 제2 최외곽부(b 영역)로 구분될 수 있다. 제1 최외곽부(c 영역)는 제1 최외곽부(c 영역)와 소정의 간격만큼 이격되어 평행하게 배열되는 감지증폭기(22)와 인접한다. 제2 최외곽부(b 영역)는 제2 최외곽부(b 영역)와 소정의 간격만큼 이격되어 평행하게 배열되는 워드라인 구동부(20)와 인접한다. 이때, 셀영역(a 영역)의 모서리(corner)는 제1 최외곽부(c 영역)에 포함되는 것으로 본다.
제1 최외곽부(c 영역)는 제1 최외곽부의 안쪽에 위치하는 내부 활성영역(12)과 동일한 형상을 가진 제1 활성영역(14)을 포함한다. 또한, 제1 최외곽부(c 영역) 는 제1 활성영역(14)의 적어도 일측과 소정의 거리만큼 이격되어 인접하며, 제1 최외곽부(c 영역)의 안쪽에 위치하는 내부 활성영역(12)과 각각 다른 형상을 가진 적어도 2 이상의 제2 활성영역(16a, 16b)을 포함한다.
그런데, 셀영역(a 영역)의 최외곽부, 특히 제1 최외곽부(c 영역)에 형성된 활성영역은 내부 활성영역(12)이 부분적으로 형성된 불완전한 형상을 가진다. 이로 인해, 제2 활성영역(16a, 16b)의 크기는 내부 활성영역(12)에 비해 작아지므로, 마스크 상의 제2 활성영역(16a, 16b)이 기판에 제대로 전사되지 않을 수 있다. 심지어, 마스크 상에 패터닝된 제2 활성영역이 기판에 전사되지 않는 리프팅(lifting) 현상이 일어나기도 한다. 한편, 제2 최외곽부(b 영역)는 제1 최외곽부(c 영역)와는 정도의 차이는 있으나, 리프팅 현상이 일어날 수 있다.
도 2는 종래의 셀영역에 콘택패드를 형성하는 방법을 설명하기 위한 평면도이다.
도 2를 참조하면, 게이트라인(30)은 내부 활성영역(12)의 길이방향과 예각을 이루면서 연장된다. 비트라인(36)은 게이트라인(30)과 수직으로 만나면서 비트라인 콘택패드(34)와 접촉하면서 지나간다. 게이트라인(30) 사이의 활성영역(12) 상에는 하부전극 콘택패드(32)가 형성된다. 그런데, 제2 활성영역(16a, 16b) 상에 비트라인이나 커패시터 하부전극을 연결하기 위한 콘택패드 등이 제대로 형성되지 않는 문제점이 발생한다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 셀영역의 최외곽부의 활 성영역이 형성되지 않는 것을 방지하는 셀영역의 레이아웃을 제공하는 데 있다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 셀영역의 최외곽부에 신뢰성이 있는 구조물을 형성하기 위한 콘택패드 제조방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 의한 반도체소자의 셀영역 레이아웃은 소자분리막에 의해 정의된 활성영역이 형성된 셀영역을 포함한다. 상기 셀영역의 최외곽부에 형성되고, 상기 셀영역 최외곽부의 안쪽에 위치하는 내부 활성영역과 동일한 형상을 가진 제1 활성영역을 포함한다. 상기 셀영역의 최외곽부에 형성되고, 상기 제1 활성영역의 적어도 일측과 소정의 거리만큼 이격되어 인접하며, 상기 내부 활성영역과 각각 다른 형상을 가진 적어도 2 이상의 제2 활성영역이 병합된 제3 활성영역을 포함한다.
상기 셀영역의 최외곽부는 상기 최외곽부와 소정의 간격만큼 이격되어 평행하게 배열되는 감지증폭기와 인접한 제1 최외곽부를 포함할 수 있다. 상기 제1 최외곽부는 상기 제1 활성영역과 제3 활성영역이 교대로 반복되면서 배열될 수 있다.
상기 셀영역 최외곽부는 상기 최외곽부와 소정의 간격만큼 이격되어 평행하게 배열되는 워드라인 구동부와 인접한 제2 최외곽부를 포함할 수 있다. 상기 제2 최외곽부는 상기 최외곽부의 안쪽에 위치하는 활성영역과 다른 형상을 가진 제5 활성영역을 포함할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 의한 콘택패드 형성방법 은 먼저 소자분리막에 의해 정의된 활성영역이 형성된 셀영역의 최외곽부에 상기 셀영역 최외곽부의 안쪽에 위치하는 내부 활성영역과 동일한 형상을 가진 제1 활성영역을 형성하는 것과 동시에, 상기 셀영역의 최외곽부에 상기 제1 활성영역의 적어도 일측과 소정의 거리만큼 이격되어 인접하며, 상기 내부 활성영역과 각각 다른 형상을 가진 적어도 2 이상의 제2 활성영역이 병합된 제3 활성영역을 형성한다. 이어서, 상기 제1 활성영역 상에 형성되며, 상기 제1 활성영역의 상부를 지나는 제1 비트라인의 하부에 제1 비트라인과 연결되는 제1 비트라인 콘택패드를 형성하는 것과 동시에, 상기 제3 활성영역의 상에 형성되며, 상기 제3 활성영역의 상부를 지나는 제2 비트라인의 하부에 절연막을 형성한다.
상기 제1 활성영역과 제3 활성영역을 형성하는 단계는 반도체기판 상에 패드산화막, 마스크용 질화막을 순차적으로 형성하는 단계와, 상기 마스크용 질화막 상에 상기 제1 및 제3 활성영역을 정의하는 제1 포토레지스트 패턴을 형성하는 단계와, 상기 제1 포토레지스트 패턴을 식각마스크로 하여 상기 마스크용 질화막, 패드산화막을 제거하여 상기 반도체기판을 노출시키는 마스크용 패턴을 형성하는 단계와, 상기 마스크용 패턴의 형상대로 상기 반도체기판을 식각하여 소자분리영역을 형성하는 단계 및 상기 소자분리영역에 소자분리용 절연막을 채워 소자분리막을 형성하는 단계를 포함할 수 있다.
상기 제1 최외곽부의 상기 제1 활성영역은 2개의 하부전극 콘택패드와 1개의 제1 비트라인 콘택패드가 형성될 수 있다.
상기 제3 활성영역 상에는 2개의 하부전극 콘택패드가 형성될 수 있다. 상기 2개의 하부전극 콘택패드를 형성하는 단계는 상기 제3 활성영역을 포함하는 상기 반도체기판 상에 게이트절연막, 게이트전극을 포함하는 게이트라인을 형성하는 단계와, 상기 게이트라인이 형성된 상기 반도체기판의 전면에 층간절연막을 형성하는 단계와, 상기 층간절연막 상에 상기 2개의 하부전극 콘택패드를 정의하는 제2 포토레지스트 패턴을 형성하는 단계와, 상기 제2 포토레지스트 패턴을 식각마스크로 하여 상기 층간절연막을 제거하여 상기 반도체기판을 노출시키는 콘택홀을 형성하는 단계 및 상기 콘택홀에 도전성 물질을 매립하여 2개의 하부전극 콘택패드를 형성하는 단계를 포함할 수 있다.
상기 제2 활성영역 상에는 1개의 하부전극 콘택패드가 형성될 수 있다. 상기 1개의 하부전극 콘택패드를 형성하는 단계는 상기 제3 활성영역을 포함하는 상기 반도체기판 상에 게이트절연막, 게이트전극을 포함하는 게이트라인을 형성하는 단계와, 상기 게이트라인이 형성된 상기 반도체기판의 전면에 층간절연막을 형성하는 단계와, 상기 층간절연막 상에 상기 1개의 하부전극 콘택패드를 정의하는 제2 포토레지스트 패턴을 형성하는 단계와, 상기 제2 포토레지스트 패턴을 식각마스크로 하여 상기 층간절연막을 제거하여 상기 반도체기판을 노출시키는 콘택홀을 형성하는 단계 및 상기 콘택홀에 도전성 물질을 매립하여 1개의 하부전극 콘택패드를 형성하는 단계를 포함할 수 있다.
상기 셀영역 최외곽부는 상기 최외곽부와 소정의 간격만큼 이격되어 평행하게 배열되는 워드라인 구동부와 인접한 제2 최외곽부를 포함할 수 있다.
이하 첨부된 도면을 참조하면서 본 발명의 바람직한 실시예를 상세히 설명한 다. 다음에서 설명되는 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술되는 실시예에 한정되는 것은 아니다. 본 발명의 실시예들은 당분야에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명의 실시예는 셀영역의 최외곽부에 위치하는 활성영역을 병합하여 활성영역을 크게 하는 것(도 3a 및 도 3b 참조)과 상기 면적이 증대된 활성영역 상에 형성되는 비트라인과 게이트라인 사이에 전기적인 접촉을 방지하기 위하여 비트라인에 콘택패드 대신에 절연막으로 채우는 것(도 4a 내지 도 4e 참조)으로 나눌 수 있다.
도 3a 및 도 3b는 본 발명의 실시예에 의한 셀영역을 포함하는 레이아웃을 나타낸 평면도들이다.
도 3a 및 도 3b를 참조하면, 소자분리막(102)에 의해 정의된 활성영역이 포함된 셀영역(a 영역)이 형성되어 있다. 셀영역(a 영역)의 최외곽부는 제1 최외곽부(c 영역)와 제2 최외곽부(b 영역)로 구분될 수 있다. 제1 최외곽부(c 영역)는 제1 최외곽부(c 영역)와 소정의 간격만큼 이격되어 평행하게 배열되는 감지증폭기(116)와 인접한다. 제2 최곽부(b 영역)는 제2 최외곽부(b 영역)와 소정의 간격만큼 이격되어 평행하게 배열되는 워드라인 구동부(114)와 인접한다. 이때, 셀영역(a 영역)의 모서리(corner)는 최1 최외곽부(c 영역)에 포함하는 것으로 본다.
셀영역(a 영역)은 셀영역(a 영역) 상에 형성되는 게이트라인(도 4a의 130)과 예각을 이루면서 연장되는 1개의 직선 상에 배열되는 복수개의 활성영역을 포함할 수 있다. 또한, 셀영역(a 영역)은 셀영역(a 영역) 상에 형성되는 게이트라인(130) 과 예각을 이루면서 연장되며 인접하는 2개의 직선 상에 배열되는 활성영역이 서로 지그재그 형태를 이루도록 배열될 수 있다.
제1 최외곽부(c 영역)는 제1 최외곽부(c 영역)의 안쪽에 위치하는 내부 활성영역(104)과 동일한 형상을 가진 제1 활성영역(106)을 포함한다. 또한, 제1 최외곽부(c 영역)는 제1 활성영역(106)의 적어도 일측과 소정의 거리만큼 이격되어 인접하며. 내부 활성영역(104)과 각각 다른 형상을 가진 적어도 2 이상의 제2 활성영역(108a, 108b)이 병합된 제3 활성영역(110)을 포함한다.
제1 활성영역(106)과 제3 활성영역(110)은 먼저 반도체기판(100) 상에 패드산화막(도시 안됨), 마스크용 질화막(도시 안됨)을 순차적으로 형성한다. 그후, 마스크용 질화막 상에 제1 및 제3 활성영역(106, 110)을 정의하는 제1 포토레지스트 패턴(도시 안됨)을 형성한다. 제1 포토레지스트 패턴을 식각마스크로 하여 마스크용 질화막, 패드산화막을 제거하여 반도체기판(100)을 노출시키는 마스크용 패턴을 형성한다. 마스크용 패턴의 형상대로 반도체기판(100)을 식각하여 소자분리영역을 형성한다. 소자분리영역에 소자분리용 절연막을 채워 소자분리막(102)을 형성한다. 제1 최외곽부(c 영역)는 제1 활성영역(106)과 제3 활성영역(110)이 교대로 반복되면서 배열될 수 있다.
또한, 제1 최외곽부(c 영역)는 제1 활성영역(106)과 제2 활성영역(108a, 108b) 중의 하나가 병합된 제4 활성영역(120, 122)을 포함할 수 있다. 제2 최외곽부(b 영역)는 내부 활성영역(104)과 다른 형상을 가진 제5 활성영역(112)을 포함할 수 있다. 제1 최외곽부(c 영역)와 제2 최외곽부(b 영역)가 만나는 부위는 제3 활성 영역(110)이 적어도 하나 이상 배치될 수 있다.
도 4a는 본 발명의 실시예에 의한 콘택패드 형성방법을 나타낸 평면도이고, 도 4b 내지 도 4e는 도 4a의 4B-4B선, 4C-4C선, 4D-4D선 및 4E-4E선을 따라 절단한 단면도들이다. 이때, 제1 비트라인(150)은 내부 활성영역(104)과 동일한 형상을 가진 제1 최외곽부(c 영역)의 제1 활성영역(106)을 지난다. 제2 비트라인(154)은 내부 활성영역(104)과 다른 형상을 가진 제1 최외곽부(c 영역)의 활성영역, 예를 들어 제3 활성영역(110)을 지난다. 도 4a 내지 도 4e는 제1 활성영역(106)과 제3 활성영역(110)이 형성된 셀영역(a 영역)을 중심으로 설명하기로 한다.
도 4a 및 도 4b를 참조하면, 제1 최외곽부(c 영역)의 제1 활성영역(106) 상에는 2개의 하부전극 콘택패드(138)와 1개의 제1 비트라인 콘택패드(139)가 형성된다. 구체적으로, 먼저 제1 활성영역(106)을 포함하는 반도체기판(100) 상에 게이트절연막(131), 게이트전극(132), 캡핑막(133) 및 스페이서(134)를 포함하는 게이트라인 (130)을 통상의 방식으로 형성한다. 그후, 게이트라인(130)이 형성된 반도체기판(100)의 전면에 제1 층간절연막(136)을 형성한다. 제1 층간절연막(136) 상에 2개의 하부전극 콘택패드(138)와 제1 비트라인 콘택패드(139)를 정의하는 제2 포토레지스트 패턴(도시 안됨)을 형성한다. 상기 제2 포토레지스트 패턴을 식각마스크로 하여 제1 층간절연막(136)을 제거하여 반도체기판(100)을 노출시키는 콘택홀을 형성한다. 상기 콘택홀에 도전성 물질을 매립하여 2개의 하부전극 콘택패드(138)와 1개의 제1 비트라인 콘택패드(139)를 형성한다.
이어서, 제1 비트라인 콘택패드(139) 상에 제1 비트라인(150)을 형성한다. 이때, 제1 비트라인(150)은 비트라인물질층(151), 보호층(153) 및 스페이서(153)로 이루어질 수 있다. 그후, 제1 비트라인(150)을 덮는 제2 층간절연막(156)을 형성한다.
도 4a 및 도 4c를 참조하면, 제3 활성영역(100) 상에는 2개의 하부전극 콘택패드(138)가 형성될 수 있다. 여기서는 편의를 위하여 제3 활성영역(110)을 포함하는 부분(d 영역)의 일부를 단면으로 도시하였다. 구체적으로, 제3 활성영역(110)을 포함하는 반도체기판(100) 상에 게이트절연막, 게이트전극을 포함하는 게이트라인(130)을 형성한다. 그후, 게이트라인(130)이 형성된 반도체기판(100)의 전면에 제1 층간절연막(136)을 형성한다. 제1 층간절연막(136) 상에 2개의 하부전극 콘택패드(138)를 정의하는 제2 포토레지스트 패턴(도시 안됨)을 형성한다. 제2 포토레지스트 패턴을 식각마스크로 하여 제1 층간절연막(136)을 제거하여 반도체기판(100)을 노출시키는 콘택홀을 형성한다. 상기 콘택홀에 도전성 물질을 매립하여 2개의 하부전극 콘택패드(138)를 형성한다.
이때, 제2 비트라인(154)의 하부는 콘택패드가 형성되지 않고, 제1 층간절연막(136)으로 채워져 제1 층간절연막 영역(143)이 된다. 이어서, 제1 층간절연막(143) 상에 제2 비트라인(154)을 형성한다. 이때, 제2 비트라인(154)은 비트라인 물질층(151), 보호층(152) 및 스페이서(153)로 이루어질 수 있다. 그후, 제2 비트라인(154)을 덮는 제2 층간절연막(156)을 형성한다.
도 4a 및 도 4d를 참조하면, 예컨대, 제2 활성영역(108b) 상에는 1개의 하부전극 콘택패드(138)를 형성할 수 있다. 구체적으로, 제2 활성영역(108b)을 포함하 는 반도체기판(100) 상에 게이트절연막, 게이트전극을 포함하는 게이트라인(130)을 형성한다. 게이트라인(130)이 형성된 반도체기판(100)의 전면에 제1 층간절연막(136)을 형성한다. 제1 층간절연막(136) 상에 1개의 하부전극 콘택패드(138)를 정의하는 제2 포토레지스트 패턴(도시 안됨)을 형성한다. 상기 제2 포토레지스트 패턴을 식각마스크로 하여 제1 층간절연막(136)을 제거하여 반도체기판(100)을 노출시키는 콘택홀을 형성한다. 상기 콘택홀에 도전성 물질을 매립하여 1개의 하부전극 콘택패드(138)를 형성한다.
이때, 제2 비트라인(154)의 하부는 콘택패드가 형성되지 않고, 제1 층간절연막(136)으로 채워져 제1 층간절연막 영역(143)이 된다. 경우에 따라, 제1 층간절연막 영역(143)에 도전물질을 채워 제2 비트라인 콘택패드(141)를 형성할 수 있다. 이어서, 제1 층간절연막(143) 상에 제2 비트라인(154)을 형성한다. 이때, 제2 비트라인(154)은 비트라인 물질층(151), 보호층(152) 및 스페이서(153)로 이루어질 수 있다. 그후, 제2 비트라인(154)을 덮는 제2 층간절연막(156)을 형성한다.
도 4b 내지 도 4d에서, 제2 비트라인 콘택패드(141)는 형성되지 않고 그 자리에 제1 층간절연막(136)으로 채워진다. 병합된 셀영역(a 영역)의 최외곽부의 활성영역은 내부 활성영역(104)에 비해 확장된 형태를 가진다. 또한, 상기 활성영역은 내부 활성영역(104)과는 불규칙한 모양을 가진다. 이로 인해, 후속공정에서 제2 비트라인 콘택패드를 형성하면, 비트라인과 비트라인 또는 비트라인과 게이트라인 사이에 전기적인 접촉이 일어나는 브릿지 현상이 일어날 수 있다. 이에 따라, 제2 비트라인 콘택패드를 형성하지 않으면, 상기 브릿지 현상을 방지할 수 있다.
도 4a 및 도 4e를 참조하면, 제2 최외곽부(b 영역) 상에는 제2 최외곽부(b 영역)의 안쪽에 위치하는 활성영역(104)과 다른 형상을 가진 제5 활성영역(112)을 포함할 수 있다. 이때, 제1 활성영역(106) 상에 형성된 콘택패드와 동일한 방법으로 제5 활성영역(112) 상에는 1개의 하부전극 콘택패드(138)와 1개의 제2 비트라인 콘택패드(141)가 형성될 수 있다. 도 4e에서, 상기 브릿지 현상을 방지하기 위하여 제2 비트라인 콘택패드(141)를 형성하지 않을 수 있다. 그런데, 제2 최외곽부(b 영역)의 활성영역은 제1 최외곽부(c 영역)의 활성영역에 비해 규칙적인 배열을 하고 있으므로, 상기 브릿지 현상이 일어나지 않을 수 있다. 따라서, 제2 최외곽부(b 영역)의 활성영역 상에는 제2 비트라인 콘택패드(141)를 형성할 수 있다.
도 4b 내지 도 4e에서 사용되는 제2 포토레지스트 패턴은 동일한 것으로, 상기 콘택패드들은 동시에 형성될 수 있다.
이상, 본 발명은 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상의 범위내에서 당분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
상술한 본 발명에 따른 반도체소자의 셀영역 레이아웃 및 그 제조방법에 의하면, 셀영역 최외곽부의 활성영역을 병합함으로써 활성영역이 형성되지 않는 리프팅 현상을 방지할 수 있다.
또한, 셀영역 최외곽부의 병합된 활성영역 상에는 비트라인 콘택패드를 형성하지 않고 절연막으로 채움으로써, 비트라인, 비트라인 콘택 및 게이트 라인이 서 로 전기적으로 접촉하는 브릿지 현상을 억제할 수 있다.

Claims (23)

  1. 소자분리막에 의해 정의된 활성영역이 형성된 셀영역;
    상기 셀영역의 최외곽부에 형성되고, 상기 셀영역 최외곽부의 안쪽에 위치하는 내부 활성영역과 동일한 형상을 가진 제1 활성영역;
    상기 셀영역의 최외곽부에 형성되고, 상기 제1 활성영역의 적어도 일측과 소정의 거리만큼 이격되어 인접하며, 상기 내부 활성영역과 각각 다른 형상을 가진 적어도 2 이상의 제2 활성영역이 병합된 제3 활성영역을 포함하는 반도체소자의 셀영역 레이아웃.
  2. 제1항에 있어서, 상기 셀영역은 상기 셀영역 상에 형성되는 게이트라인과 예각을 이루면서 연장되는 1개의 직선 상에 배열되는 복수개의 활성영역을 포함하는 것을 특징으로 하는 반도체소자의 셀영역 레이아웃.
  3. 제1항에 있어서, 상기 셀영역은 상기 셀영역 상에 형성되는 게이트라인과 예각을 이루면서 연장되며 인접하는 2개의 직선 상의 복수개의 활성영역이 서로 지그재그 형태를 이루면서 배열되는 것을 특징으로 하는 반도체소자의 셀영역 레이아웃.
  4. 제1항에 있어서, 상기 셀영역의 최외곽부는 상기 최외곽부와 소정의 간격만 큼 이격되어 평행하게 배열되는 감지증폭기와 인접한 제1 최외곽부를 포함하는 것을 특징으로 하는 반도체소자의 셀영역 레이아웃.
  5. 제4항에 있어서, 상기 제1 최외곽부는 상기 제1 활성영역과 제3 활성영역이 교대로 반복되면서 배열하는 것을 특징으로 하는 반도체소자의 셀영역 레이아웃.
  6. 제4항에 있어서, 상기 제1 최외곽부는 상기 제1 활성영역과 상기 제2 활성영역 중의 하나가 병합된 제4 활성영역을 포함하는 것을 특징으로 하는 반도체소자의 셀영역 레이아웃.
  7. 제1항에 있어서, 상기 셀영역 최외곽부는 상기 최외곽부와 소정의 간격만큼 이격되어 평행하게 배열되는 워드라인 구동부와 인접한 제2 최외곽부를 포함하는 것을 특징으로 하는 반도체소자의 셀영역 레이아웃.
  8. 제7항에 있어서, 상기 제2 최외곽부는 상기 최외곽부의 안쪽에 위치하는 활성영역과 다른 형상을 가진 제5 활성영역을 포함하는 것을 특징으로 하는 반도체소자의 셀영역 레이아웃.
  9. 제7항에 있어서, 상기 제1 최외곽부와 제2 최외곽부가 만나는 부위는 상기 제3 활성영역이 적어도 하나 이상 배치되는 것을 특징으로 하는 반도체소자의 셀영 역 레이아웃.
  10. 소자분리막에 의해 정의된 활성영역이 형성된 셀영역의 최외곽부에 상기 셀영역 최외곽부의 안쪽에 위치하는 내부 활성영역과 동일한 형상을 가진 제1 활성영역을 형성하는 것과 동시에,
    상기 셀영역의 최외곽부에 상기 제1 활성영역의 적어도 일측과 소정의 거리만큼 이격되어 인접하며, 상기 내부 활성영역과 각각 다른 형상을 가진 적어도 2 이상의 제2 활성영역이 병합된 제3 활성영역을 형성하는 단계; 및
    상기 제1 활성영역 상에 형성되며, 상기 제1 활성영역의 상부를 지나는 제1 비트라인의 하부에 제1 비트라인과 연결되는 제1 비트라인 콘택패드를 형성하는 것과 동시에,
    상기 제3 활성영역의 상에 형성되며, 상기 제3 활성영역의 상부를 지나는 제2 비트라인의 하부에 절연막을 형성하는 단계를 포함하는 반도체소자의 콘택패드 형성방법.
  11. 제10항에 있어서, 상기 제1 활성영역과 제3 활성영역을 형성하는 단계는,
    반도체기판 상에 패드산화막, 마스크용 질화막을 순차적으로 형성하는 단계;
    상기 마스크용 질화막 상에 상기 제1 및 제3 활성영역을 정의하는 제1 포토레지스트 패턴을 형성하는 단계;
    상기 제1 포토레지스트 패턴을 식각마스크로 하여 상기 마스크용 질화막, 패 드산화막을 제거하여 상기 반도체기판을 노출시키는 마스크용 패턴을 형성하는 단계;
    상기 마스크용 패턴의 형상대로 상기 반도체기판을 식각하여 소자분리영역을 형성하는 단계; 및
    상기 소자분리영역에 소자분리용 절연막을 채워 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 콘택패드 형성방법.
  12. 제10항에 있어서, 상기 셀영역 최외곽부는 상기 최외곽부와 소정의 간격만큼 이격되어 평행하게 배열되는 감지증폭기와 인접한 제1 최외곽부를 포함하는 것을 특징으로 하는 반도체소자의 콘택패드 형성방법.
  13. 제12항에 있어서, 상기 제1 최외곽부 상에는 상기 제1 비트라인과 제2 비트라인이 교대로 반복되면서 배열되는 것을 특징으로 하는 반도체소자의 콘택패드 형성방법.
  14. 제12항에 있어서, 상기 제1 최외곽부의 상기 제1 활성영역은 2개의 하부전극 콘택패드와 1개의 제1 비트라인 콘택패드가 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 콘택패드 형성방법.
  15. 제14항에 있어서, 상기 하부전극 콘택패드와 제1 비트라인 콘택패드를 형성하는 단계는,
    상기 제1 활성영역을 포함하는 반도체기판 상의 상기 셀영역에 게이트절연막, 게이트전극을 포함하는 게이트라인을 형성하는 단계;
    상기 게이트라인이 형성된 상기 반도체기판의 전면에 층간절연막을 형성하는 단계;
    상기 층간절연막 상에 상기 2개의 하부전극 콘택패드와 1개의 비트라인 콘택패드를 정의하는 제2 포토레지스트 패턴을 형성하는 단계;
    상기 제2 포토레지스트 패턴을 식각마스크로 하여 상기 층간절연막을 제거하여 상기 반도체기판을 노출시키는 콘택홀을 형성하는 단계; 및
    상기 콘택홀에 도전성 물질을 매립하여 2개의 하부전극 콘택패드와 1개의 제1 비트라인 콘택패드를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 콘택패드 형성방법.
  16. 제12항에 있어서, 상기 제3 활성영역 상에는 2개의 하부전극 콘택패드가 형성된 것을 특징으로 하는 반도체소자의 콘택패드 형성방법.
  17. 제16항에 있어서, 상기 2개의 하부전극 콘택패드를 형성하는 단계는,
    상기 제3 활성영역을 포함하는 반도체기판 상의 상기 셀영역에 게이트절연막, 게이트전극을 포함하는 게이트라인을 형성하는 단계;
    상기 게이트라인이 형성된 상기 반도체기판의 전면에 층간절연막을 형성하는 단계;
    상기 층간절연막 상에 상기 2개의 하부전극 콘택패드를 정의하는 제2 포토레지스트 패턴을 형성하는 단계;
    상기 제2 포토레지스트 패턴을 식각마스크로 하여 상기 층간절연막을 제거하여 상기 반도체기판을 노출시키는 콘택홀을 형성하는 단계; 및
    상기 콘택홀에 도전성 물질을 매립하여 2개의 하부전극 콘택패드를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 콘택패드 형성방법.
  18. 제12항에 있어서, 상기 제2 활성영역 상에는 1개의 하부전극 콘택패드가 형성된 것을 특징으로 하는 반도체소자의 콘택패드 형성방법.
  19. 제18항에 있어서, 상기 1개의 하부전극 콘택패드를 형성하는 단계는,
    상기 제3 활성영역을 포함하는 반도체기판 상의 상기 셀영역에 게이트절연막, 게이트전극을 포함하는 게이트라인을 형성하는 단계;
    상기 게이트라인이 형성된 상기 반도체기판의 전면에 층간절연막을 형성하는 단계;
    상기 층간절연막 상에 상기 1개의 하부전극 콘택패드를 정의하는 제2 포토레지스트 패턴을 형성하는 단계;
    상기 제2 포토레지스트 패턴을 식각마스크로 하여 상기 층간절연막을 제거하여 상기 반도체기판을 노출시키는 콘택홀을 형성하는 단계; 및
    상기 콘택홀에 도전성 물질을 매립하여 1개의 하부전극 콘택패드를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 콘택패드 형성방법.
  20. 제12항에 있어서, 상기 제1 최외곽부는 상기 제1 활성영역과 상기 제2 활성영역 중의 하나가 병합된 제4 활성영역을 포함하는 것을 특징으로 하는 반도체소자의 콘택패드 형성방법.
  21. 제10항에 있어서, 상기 셀영역 최외곽부는 상기 최외곽부와 소정의 간격만큼 이격되어 평행하게 배열되는 워드라인 구동부와 인접한 제2 최외곽부를 포함하는 것을 특징으로 하는 반도체소자의 콘택패드 형성방법.
  22. 제21항에 있어서, 상기 제2 최외곽부 상에는 상기 최외곽부의 안쪽에 위치하는 활성영역과 다른 형상을 가진 제5 활성영역을 포함하는 것을 특징으로 하는 반도체소자의 콘택패드 형성방법.
  23. 제22항에 있어서, 상기 제5 활성영역 상에는 1개의 하부전극 콘택패드와 1개의 제2 비트라인 콘택패드가 형성된 것을 특징으로 하는 반도체소자의 콘택패드 형성방법.
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