TWI636491B

TWI636491B - 記憶元件及其製造方法

Info

Publication number: TWI636491B
Application number: TW104112566A
Authority: TW
Inventors: 朴哲秀; 江明崇; 董大衛
Original assignee: 華邦電子股份有限公司
Priority date: 2015-04-20
Filing date: 2015-04-20
Publication date: 2018-09-21
Also published as: TW201639001A

Abstract

一種記憶元件包括：多條位元線、多個電容器、多個接觸插塞以及多個半導體層。所述位元線位於基底上。所述電容器位於所述位元線之間的所述基底上。所述接觸插塞位於所述電容器與所述基底之間。所述半導體層位於所述接觸插塞與所述基底之間。

Description

記憶元件及其製造方法

本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種記憶元件及其製造方法。

一般而言，記憶元件中常利用摻雜多晶矽(Doped Poly)填入儲存節點接觸窗(Storage Node Contact)中，以電性連接儲存電容(Storage Capacitor)與主動區(Active Area，AA)。但隨著科技日新月異，提高記憶元件的積集度且縮小關鍵尺寸已然逐漸成為一種趨勢。因此，在記憶元件的積集度提高與關鍵尺寸縮小的情況下，記憶元件中的接觸窗尺寸亦逐漸縮小，其導致記憶元件中的儲存節點接觸窗與主動區之間的接觸電阻增加，產生較慢的電阻-電容延遲(RC Delay)，進而影響所述記憶元件的操作速度。因此，如何降低儲存節點接觸窗與主動區之間的電阻值，以提高記憶元件的操作速度將變成相當重要的一門課題。

本發明提供一種記憶元件及其製造方法，其可降低儲存節點接觸窗與主動區之間的電阻值，以提高記憶元件的操作速度。

本發明提供一種記憶元件包括：多條位元線、多個電容器、多個接觸插塞以及多個半導體層。所述位元線位於基底上。所述電容器位於所述位元線之間的所述基底上。所述接觸插塞位於所述電容器與所述基底之間。所述半導體層位於所述接觸插塞與所述基底之間。所述半導體層的材料包括矽鍺(SiGe)、碳化矽(SiC)或其組合。

在本發明的一實施例中，所述半導體層的厚度為5nm至30nm。

在本發明的一實施例中，所述接觸插塞的材料包括鎢(W)。

在本發明的一實施例中，更包括多個阻障層位於所述接觸插塞與所述半導體層之間。所述阻障層的材料包括鈦(Ti)、氮化鈦(TiN)或其組合。

在本發明的一實施例中，更包括多個隔離結構，位於所述位元線下方的所述基底中。

本發明提供一種記憶元件的製造方法，其步驟如下。於基底上形成多條位元線。進行選擇性磊晶成長製程，以於所述位元線之間的所述基底上形成多個半導體層，其中所述半導體層的材料包括矽鍺、碳化矽或其組合。所述位元線之間的所述半導體層上形成多個接觸插塞。於所述接觸插塞上形成多個電容器。

本發明提供另一種記憶元件的製造方法，其步驟如下。於基底上形成多條位元線。於所述基底上共形形成半導體層。所述半導體層覆蓋所述位元線的表面，其中所述半導體層的材料包括矽鍺、碳化矽或其組合。進行回蝕刻製程，移除部份所述半導體層，以暴露所述位元線的頂面。所述位元線之間的所述半導體層上形成多個接觸插塞。於所述接觸插塞上形成多個電容器。

在本發明的一實施例中，所述半導體層的厚度為5nm至30nm。

在本發明的一實施例中，所述接觸插塞的材料包括鎢。

在本發明的一實施例中，在形成所述接觸插塞之前，更包括於所述半導體層上形成多個阻障層，其中所述阻障層的材料包括鈦、氮化鈦或其組合。

基於上述，本發明利用選擇性磊晶成長製程，在位元線之間的基底上形成多個半導體層，或是在位元線之間的基底上共形形成半導體層。所述半導體層的材料可例如是低電阻值的矽鍺、碳化矽或其組合。相較於先前技術中的摻雜多晶矽，本發明之半導體層可降低儲存節點接觸窗與主動區之間的電阻值，產生較快的電阻-電容延遲，進而提升所述記憶元件的操作速度。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

10‧‧‧開口

100‧‧‧基底

101‧‧‧隔離結構

102‧‧‧位元線

104‧‧‧閘介電層

106‧‧‧導體層

108、120‧‧‧阻障層

110‧‧‧導體層

112‧‧‧頂蓋層

114、128‧‧‧介電層

116‧‧‧間隙壁

118‧‧‧半導體層

118a‧‧‧半導體結構

122‧‧‧接觸插塞

124‧‧‧電容器

124a‧‧‧下電極

124b‧‧‧介電層

124c‧‧‧上電極

126‧‧‧保護層

圖1A至圖1F為本發明之第一實施例的記憶元件之製造流程的剖面示意圖。

圖2A至圖2G為本發明之第二實施例的記憶元件之製造流程的剖面示意圖。

請參照圖1A，本發明之第一實施例提供一種記憶元件的製造方法，其步驟如下。首先，提供基底100(可例如是主動區)。在本實施例中，基底100可例如為半導體基底、半導體化合物基底或是絕緣層上有半導體基底(SOI)。

接著，於基底100上形成多條位元線102，相鄰位元線102之間具有開口10。詳細地說，位元線102由閘介電層104、導體層106、阻障層108、導體層110、頂蓋層112以及介電層114依序堆疊而成。在本實施例中，閘介電層104的材料可例如是氧化矽，其形成方法可以是化學氣相沉積法、熱氧化法等。導體層106的材料可例如是摻雜多晶矽、非摻雜多晶矽或其組合，其形成方法可以是化學氣相沈積法。阻障層108的材料可例如是鈦(Ti)、氮化鈦(TiN)或其組合，其形成方法可以是化學氣相沈積法。導體層110的材料可例如是鎢(W)，其形成方法可以是物理氣相沈積法。頂蓋層112的材料可例如是氮化矽，其形成方法可以是化學氣相沈積法。介電層114的材料可例如是氧化矽，其形成方法可以是化學氣相沉積法、熱氧化法等。位元線102的兩側具有間隙壁116。具體來說，如圖1A所示，間隙壁116位於位元線102的兩側，且間隙壁116自頂蓋層112的側壁延伸並完全覆蓋至閘介電層104的側壁。間隙壁116的材料可例如是氧化矽、氮化矽或其組合，其形成方法為本領域具有通常知識者所習知，於此便不再詳述。

此外，本實施例更包括於位元線102下方的基底100中形成隔離結構101。所述隔離結構101的材料可例如是摻雜或未摻雜的氧化矽、高密度電漿氧化物、氮氧化矽、旋塗式氧化矽、低介電常數介電材料或其組合。隔離結構101可例如是淺溝渠隔離結構。

請參照圖1B，進行選擇性磊晶成長(SEG)製程，以於開口10中形成半導體層118。詳細地說，由於選擇性磊晶成長製程僅會在被暴露的基底100的表面上進行，因此，半導體層118僅位於位元線102之間的基底100上。在本實施例中，半導體層118的材料可例如是矽鍺(SiGe)、碳化矽(SiC)或其組合。半導體層118的厚度可介於5nm至30nm之間。以矽鍺為例，由於矽鍺的電阻值小於摻雜多晶矽的電阻值，因此，本實施例將具有矽鍺的半導體層118填入開口10中，其可降低後續接觸插塞122與基底100(可例如是主動區)之間的電阻值，產生較快的電阻-電容延遲，進而提升所述記憶元件的操作速度。在另一實施例中，在形成半導體層118之前，亦可在基底100上形成摻雜多晶矽層(未繪示)，使得所述摻雜多晶矽層位於基底100與後續形成的半導體層118之間。

請參照圖1B與圖1C，於開口10中共形地形成阻障層120，阻障層120覆蓋半導體層118的表面。在本實施例中，阻障層120的材料可例如是鈦(Ti)、氮化鈦(TiN)或其組合，其厚度可介於5nm至30nm之間，其形成方法可以是物理氣相沈積法。

接著，請參照圖1C與圖1D，於開口10中形成接觸插塞122。詳細來說，於基底100上形成導體材料層(未繪示)，導體材料層填入開口10中。導體材料層的材料可包括金屬，所述金屬可例如是鎢，其形成方法可以是物理氣相沈積法。之後，利用化學機械研磨法(CMP)移除介電層114表面上的導體材料層，以在開口10中形成接觸插塞122。在本實施例中，每一開口10中的接觸插塞122以及阻障層120可視為儲存節點接觸窗，其可用以電性連接基底100(可例如是主動區)、半導體層118以及後續形成的電容器124(如下圖1F所示)。

請參照圖1E與圖1F，於接觸插塞122上形成多個電容器124。詳細地說，先於位元線102與接觸插塞122上形成保護層126。在本實施例中，保護層126的材料可例如是氧化矽、氮化矽或其組合。之後，再於保護層126上形成介電層128。介電層128 可例如是氧化矽、氮化矽、硼磷矽玻璃(BPSG)等，其形成方法可以是化學氣相沈積法(如圖1E所示)。接著，再於保護層126與介電層128中形成電容器124(如圖1F所示)。具體來說，每一電容器124包括下電極124a、上電極124c以及介電層124b。每一介電層124b位於下電極124a與上電極124c之間。每一下電極124a與所對應的接觸插塞122電性連接。在一實施例中，介電層124b可包括高介電常數材料層，其材料可例如是氧化鉿(HfO)、氧化鋯(ZrO)、氧化鋁(AlO)、氮化鋁(AlN)、氧化鈦(TiO)、氧化鑭(LaO)、氧化釔(YO)、氧化釓(GdO)、氧化鉭(TaO)或其組合。下電極124a與上電極124c的材料可例如是氮化鈦(TiN)、氮化鉭(TaN)、鎢(W)、鈦鎢(TiW)、鋁(Al)、銅(Cu)或金屬矽化物。所述下電極124a、上電極124c以及介電層124b的形成方法為本領域具有通常知識者所習知，於此便不再詳述。

請參照圖1F，本實施例提供一種記憶元件包括：多條位元線102、多個接觸插塞122、多個電容器124以及多個半導體層118。位元線102位於基底100上，且位元線102由閘介電層104、導體層106、阻障層108、導體層110、頂蓋層112以及介電層114依序堆疊而成。接觸插塞122位於相鄰位元線102之間的基底100上。半導體層118位於接觸插塞122與基底100之間。所述半導體層118的材料可例如是矽鍺、碳化矽或其組合。電容器124位於位元線102之間的基底100上，且接觸插塞122位於電容器124與基底100之間。在本實施例中更包括多個阻障層120位於接觸插塞122與半導體層118之間。

由於本實施例之具有低電阻值的半導體層118位於接觸插塞122與基底100之間，因此，其可降低接觸插塞122與基底100(可例如是主動區)之間的電阻值，產生較快的電阻-電容延遲，進而提升所述記憶元件的操作速度。此外，本實施例中的半導體層118的材料可例如是矽鍺、碳化矽或其組合。矽鍺或是碳化矽不僅具有較低的電阻值，其與基底100(可例如是主動區)的材料的性質接近。因此，相較於其他金屬材料而言，具有矽鍺或是碳化矽的半導體層118亦可降低接觸插塞122與基底100之間的漏電流。

以下的實施例中，相同或相似的元件、構件、層以相似的元件符號來表示。舉例來說，圖1A之位元線102與圖2A之位元線102為相同或相似的構件。於後便不再逐一贅述。

請參照圖2A，本發明之第二實施例提供另一種記憶元件的製造方法，其步驟如下。由於圖1A與圖2A的基底100、隔離結構101、位元線102、閘介電層104、導體層106、阻障層108、導體層110、頂蓋層112、介電層114以及間隙壁116的配置、材料以及形成方法相似，於此便不再贅述。

請參照圖2B，於基底100上共形形成半導體層118。半導體層118覆蓋位元線102的表面。詳細地說，半導體層118覆蓋基底100、間隙壁116以及介電層114的表面。所述半導體層118的材料可例如是矽鍺、碳化矽或其組合，其厚度可介於5nm至30nm之間。在本實施例中，半導體層118的形成方法可例如是在爐管(Furnace)中通入反應氣體，在反應溫度介於400℃至550℃之間，並且持續進行60分鐘至600分鐘。以矽鍺為例，所述反應氣體至少包括含矽氣體、含鍺氣體或其組合。含矽氣體可例如是矽甲烷、矽乙烷或二氯矽甲烷；含鍺氣體可例如是鍺烷。

請參照圖2B與圖2C，進行回蝕刻製程，移除部份半導體層118，以暴露位元線102的頂面。詳細地說，回蝕刻製程暴露介電層114的表面以及部分間隙壁116的表面，其使得連續的半導體層118變成多個不連續的半導體結構118a。所述半導體結構118a位於位元線102之間(亦即開口10中)的基底100上。在本實施例中，回蝕刻製程可例如是乾式蝕刻製程。

請參照圖2C與圖2D，於基底100上共形地形成阻障層120。阻障層120覆蓋介電層114、部分間隙壁116以及半導體層118的表面。在本實施例中，阻障層120的材料可例如是鈦、氮化鈦或其組合，其厚度可介於5nm至30nm之間，其形成方法可以是物理氣相沈積法。

接著，請參照圖2D與圖2E，於開口10中形成接觸插塞122。詳細來說，於基底100上形成導體材料層(未繪示)，導體材料層填入開口10中。導體材料層的材料可包括金屬，所述金屬可例如是鎢，其形成方法可以是物理氣相沈積法。之後，利用化學機械研磨法(CMP)移除介電層114表面上的導體材料層以及部分阻障層120，以在開口10中形成接觸插塞122。在本實施例中，每一開口10中的接觸插塞122以及阻障層120可視為儲存節點接觸窗，其可用以電性連接基底100(可例如是主動區)、半導體層118以及後續形成的電容器124(如下圖2G所示)。

請參照圖2F與圖2G，於接觸插塞122上形成多個電容器124。具體來說，先於位元線102與接觸插塞122上依序形成保護層126以及介電層128(如圖2F所示)。接著，再於保護層126與介電層128中形成電容器124(如圖2G所示)。每一電容器124與所對應的接觸插塞122電性連接。由於圖2G之保護層126、介電層128以及電容器124的結構、材料以及形成方法與所述圖1F之保護層126、介電層128以及電容器124的結構、材料以及形成方法相同，於此便不再贅述。

綜上所述，本發明利用選擇性磊晶成長製程，在位元線之間的基底上形成多個半導體層，或是在位元線之間的基底上共形形成半導體層。所述半導體層的材料可例如是低電阻值的矽鍺、碳化矽或其組合。相較於先前技術中的摻雜多晶矽，本發明之半導體層可降低儲存節點接觸窗與主動區之間的電阻值，產生較快的電阻-電容延遲，進而提升所述記憶元件的操作速度。

此外，由於具有矽鍺或是碳化矽的半導體層與基底(可例如是主動區)的材料的性質接近。因此，相較於其他金屬材料而言，本發明之半導體層亦可降低接觸插塞與基底之間的漏電流。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

Claims

一種記憶元件，包括：多條位元線，位於基底上，其中各所述位元線由閘介電層、第一導體層、第一阻障層、第二導體層、頂蓋層以及介電層依序堆疊而成，且所述閘介電層與所述第一導體層直接接觸；多個間隙壁，分別位於所述位元線的兩側，所述間隙壁自所述頂蓋層的側壁延伸並完全覆蓋至所述閘介電層的側壁；多個電容器，位於所述位元線之間的所述基底上；多個接觸插塞，位於所述電容器與所述基底之間；以及多個半導體層，位於所述接觸插塞與所述基底之間，所述半導體層的頂面高於所述閘介電層的頂面，其中所述半導體層的材料包括矽鍺、碳化矽或其組合。
如申請專利範圍第1項所述的記憶元件，其中所述半導體層的厚度為5nm至30nm。
如申請專利範圍第1項所述的記憶元件，其中所述接觸插塞的材料包括鎢。
如申請專利範圍第1項所述的記憶元件，更包括多個第二阻障層位於所述接觸插塞與所述半導體層之間，其中所述第二阻障層的材料包括鈦、氮化鈦或其組合。
如申請專利範圍第1項所述的記憶元件，更包括多個隔離結構，位於所述位元線下方的所述基底中。
一種記憶元件的製造方法，包括：於基底上形成多條位元線，其中各所述位元線由閘介電層、第一導體層、第一阻障層、第二導體層、頂蓋層以及介電層依序堆疊而成，且所述閘介電層與所述第一導體層直接接觸；於所述位元線的兩側分別形成多個間隙壁，所述間隙壁自所述頂蓋層的側壁延伸並完全覆蓋至所述閘介電層的側壁；進行選擇性磊晶成長製程，以於所述位元線之間的所述基底上形成多個半導體層，所述半導體層的頂面高於所述閘介電層的頂面，其中所述半導體層的材料包括矽鍺、碳化矽或其組合；所述位元線之間的所述半導體層上形成多個接觸插塞；以及於所述接觸插塞上形成多個電容器。
一種記憶元件的製造方法，包括：於基底上形成多條位元線，其中各所述位元線由閘介電層、第一導體層、第一阻障層、第二導體層、頂蓋層以及介電層依序堆疊而成，且所述閘介電層與所述第一導體層直接接觸；於所述位元線的兩側分別形成多個間隙壁，所述間隙壁自所述頂蓋層的側壁延伸並完全覆蓋至所述閘介電層的側壁；於所述基底上共形形成半導體層，所述半導體層覆蓋所述位元線的頂面與側壁，其中所述半導體層的材料包括矽鍺、碳化矽或其組合；進行回蝕刻製程，移除部份所述半導體層，以暴露所述位元線的頂面與部分側壁，使得所述半導體層的頂面高於所述閘介電層的頂面；所述位元線之間的所述半導體層上形成多個接觸插塞；以及於所述接觸插塞上形成多個電容器。
如申請專利範圍第6項或第7項所述的記憶元件的製造方法，其中所述半導體層的厚度為5nm至30nm。
如申請專利範圍第6項或第7項所述的記憶元件的製造方法，其中所述接觸插塞的材料包括鎢。
如申請專利範圍第6項或第7項所述的記憶元件的製造方法，在形成所述接觸插塞之前，更包括於所述半導體層上形成多個第二阻障層，其中所述第二阻障層的材料包括鈦、氮化鈦或其組合。