TWI579928B - 形成層間介電層的方法 - Google Patents

Description

形成層間介電層的方法

本發明係關於一種形成層間介電層的方法，且特別係關於一種形成抗蝕刻的層間介電層的方法。

多重金屬化製程(multilevel metallization process)已被廣泛地應用在超大型積體電路(very large scale integration,VLSI)的製程上。在進行半導體的金屬化製程之前，必須先於半導體晶片表面沈積一層間介電層(interdielectric layer,ILD)，用來隔離半導體晶片上的MOS電晶體以及後續製作的金屬內連線，以避免接觸短路。而隨著半導體製程的線寬越來越細，層間介電層的特性與品質亦越來越被重視。

因此，如何能在半導體晶片表面沈積一均勻且無孔洞(void)的層間介電層，以提升所形成之半導體元件之可靠度等電性品質，已成為今日半導體製程的主要課題。

本發明提出一種形成層間介電層的方法，其藉由形成一無摻雜氧化層、一含磷氧化層以及一無摻雜氧化層之三明治結構，俾使所形成之層間介電層具有優良的抗蝕刻以及金屬抓附能力。

本發明提供一種形成層間介電層的方法，包含有下述步驟。首先，提供一MOS電晶體於一基底上。接著，沈積一第一無摻雜氧化層覆蓋 基底以及MOS電晶體。之後，平坦化第一無摻雜氧化層。而後，沈積一含磷氧化層於第一無摻雜氧化層上。其後，沈積一第二無摻雜氧化層於含磷氧化層上。

基於上述，本發明提出一種形成層間介電層的方法，其先形成第一無摻雜氧化層覆蓋基底以及MOS電晶體；之後，平坦化第一無摻雜氧化層並進行一清洗製程，清洗第一無摻雜氧化層的頂面，俾使後續形成於其上之氧化層可緊密接合而使所形成之半導體元件具有更好之可靠度。在此強調，由於第一無摻雜氧化層為無摻雜的氧化層，故可相較於含磷氧化層更抗蝕刻，而能防止因清洗製程而於第一無摻雜氧化層中產生孔洞，導致後續形成於其中之接觸插塞彼此電連接而短路；接續，依序沈積一含磷氧化層以及一第二無摻雜氧化層於第一無摻雜氧化層上，以彌補第一無摻雜氧化層之含磷量的不足，因而能產生所需之金屬抓附能力。並且，再藉由調整第二無摻雜氧化層之厚度，以達到所需之層間介電層之厚度。

10、70‧‧‧MOS電晶體

12‧‧‧介電層

14‧‧‧電極層

16‧‧‧蓋層

18‧‧‧間隙壁

19‧‧‧源/汲極

20、40‧‧‧金屬閘極

22、46‧‧‧功函數金屬層

24、48‧‧‧低電阻率材料

30‧‧‧絕緣結構

42‧‧‧緩衝層

44‧‧‧高介電常數閘極介電層

110‧‧‧基底

120‧‧‧接觸洞蝕刻停止層

130‧‧‧第三無摻雜氧化層

140、140’‧‧‧含磷氧化層

150‧‧‧蓋層氧化層

160‧‧‧金屬

162‧‧‧橋接段的金屬部分

240‧‧‧第一無摻雜氧化層

262‧‧‧含磷氧化層

264‧‧‧第二無摻雜氧化層

C1、C2、C3、C4、C5‧‧‧接觸插塞

K‧‧‧閘極通道

P‧‧‧清洗製程

Q‧‧‧堆疊結構

R1、R2、R5、R6、R7‧‧‧接觸洞

R3、R4‧‧‧凹槽

T1、T2‧‧‧頂面

T3‧‧‧底面

V‧‧‧孔洞

第1-5圖係繪示本發明一第一實施例之形成層間介電層的方法的剖面示意圖。

第6-10圖係繪示本發明一第二實施例之形成層間介電層的方法的剖面示意圖。

第1-5圖係繪示本發明一第一實施例之形成層間介電層的方法的剖面示意圖。本實施例係以一前置高介電常數閘極介電層之後閘極(Gate-Last for High-K First)製程為例，但本發明不以此為限，本發明亦可應用於一後置高介電常數閘極介電層之後閘極(Gate-Last for High-K Last)製程、一前閘極(Gate-First)製程或者一多晶矽閘極製程等。如第1圖所示， 提供一基底110。基底110例如是一矽基底、一含矽基底、一三五族覆矽基底(例如GaN-on-silicon)、一石墨烯覆矽基底(graphene-on-silicon)或一矽覆絕緣(silicon-on-insulator,SOI)基底等半導體基底。

接著，形成二電晶體10於基底110。為簡化並清晰說明本發明，在本實施例中所繪示之電晶體10之個數為二，但本發明不以此為限。詳細而言，電晶體10之製程可包含下述步驟。依序形成堆疊之一介電層(未繪示)、一電極層(未繪示)以及一蓋層(未繪示)。接著，圖案化蓋層(未繪示)、電極層(未繪示)以及氧化層(未繪示)，而形成由下而上分別包含一介電層12、一電極層14以及一蓋層16之二堆疊結構Q。而後，全面覆蓋一間隙壁材料(未繪示)於各堆疊結構Q以及基底110，再圖案化間隙壁材料(未繪示)以分別形成二間隙壁18於各堆疊結構Q側邊的基底110上，因而定義欲形成於基底110中之源/汲極的位置。接續，進行一離子佈植製程，以分別形成二源/汲極19於各間隙壁18側邊的基底110中。

在本實施例中，介電層12包含一高介電常數閘極介電層，其例如為一含金屬介電層，可包含有鉿(Hafnium)氧化物、鋯(Zirconium)氧化物，但本發明不以此為限。更進一步而言，高介電常數閘極介電層係可選自氧化鉿(hafnium oxide,HfO2)、矽酸鉿氧化合物(hafnium silicon oxide,HfSiO4)、矽酸鉿氮氧化合物(hafnium silicon oxynitride,HfSiON)、氧化鋁(aluminum oxide,Al2O3)、氧化鑭(lanthanum oxide,La2O3)、氧化鉭(tantalum oxid,,Ta2O5)、氧化釔(yttrium oxide,Y2O3)、氧化鋯(zirconium oxide,ZrO2)、鈦酸鍶(strontium titanate oxide,SrTiO3)、矽酸鋯氧化合物(zirconium silicon oxide,ZrSiO4)、鋯酸鉿(hafnium zirconium oxide,HfZrO4)、鍶鉍鉭氧化物(strontium bismuth tantalate,SrBi2Ta2O9,SBT)、鋯鈦酸鉛(lead zirconate titanate,PbZrxTi1-xO3,PZT)與鈦酸鋇鍶(barium strontium titanate,BaxSr1-xTiO3,BST)所組成之群組。另外，介電層12可更包含一緩衝層(未繪示)，形成於高介電常數閘極介電層以及基底110之間，用以作為緩衝之用，其中緩衝層(未繪示)可例如為一氧化層，其例如以一熱氧化(Thermal Oxide)製程或一化學氧化(Chemical Oxide)製程形成，但本發明不以此為限。在其他實施例中，介電層12亦可僅為一氧化層，用以作為一般多晶矽閘極之介電層、或者作為一犧牲材料層，於後續製程中移除。另外，在形成高介電常數閘極介電層之後，可選擇性地在高介電常數閘極介電層上再形成一底阻障層(未繪示)，以防止後續位於其上之金屬成分向下擴散污染高介電常數閘極介電層，其中底阻障層(未繪示)可例如由氮化鈦所組成，但本發明不以此為限。電極層14則可例如為一多晶矽層，但本發明不以此為限。由於本實施例係以一前置高介電常數閘極介電層之後閘極(Gate-Last for High-K First)製程為例，電極層14則為一犧牲電極層，其將於後續製程中移除，並以金屬閘極取代。間隙壁18例如是以氮化矽或氧化矽等材質所組成之單層或多層複合結構。源/汲極19可例如以含硼或磷等三價或五價離子之摻雜雜質形成，但本發明不以此為限。

當然，在形成間隙壁18定義源/汲極19的位置以及形成源/汲極19之前，可先選擇性分別形成二側壁子(未繪示)於各堆疊結構Q側邊的基底110上，並以此些側壁子(未繪示)定義欲形成於基底110中之輕摻雜源/汲極的位置，然後依電性之需求進行一輕摻雜離子佈植製程，以分別形成二輕摻雜源/汲極(未繪示)於各側壁子(未繪示)側邊的基底110中。再者，亦可選擇性在形成源/汲極19之前/之後或者與源/汲極19同時形成磊晶結構(未繪示)於堆疊結構Q側邊的基底110中或基底110上。輕摻雜源/汲極(未繪示)可例如以含硼或磷等三價或五價離子之摻雜雜質形成，而磊晶結構(未繪示)則可例如為一矽鍺磊晶結構、一矽碳磊晶結構或一矽磷磊晶結構等，視所欲形成之電晶體10之電性而定，但本發明不以此為限。

接著，請繼續參閱第1圖，選擇性形成一接觸洞蝕刻停止層120覆蓋基底110以及各MOS電晶體10，其中接觸洞蝕刻停止層120可例如為一已摻雜的氮化層等，用以施加應力於各MOS電晶體10之一閘極通道K，俾增加其中之載子遷移率，但本發明不以此為限。然後，沈積一第三無摻雜氧化層130覆蓋基底110以及各MOS電晶體10(或接觸洞蝕刻停止層120)。第三無摻雜氧化層130例如為一未摻雜矽玻璃(Undoped Silicate Glass,USG)，但本發明不以此為限。在本實施例中，第三無摻雜氧化層130之厚度約為450埃(Angstroms)，其係由進行一熱氧化製程形成。相較於例如電漿輔助化學氣相沉積(Plasma-Enhanced Chemical Vapor Deposition,PECVD)製程等其他製程，本實施例所採用之熱氧化製程之沈積速率較慢可適於形成厚度較薄之氧化層，且能使所形成之氧化層具有更佳之覆蓋能力，俾使氧化層順應地覆蓋基底110以及各MOS電晶體10(或接觸洞蝕刻停止層120)，並且當半導體之尺寸微縮而各電晶體10之間的間隙縮小時可具有更佳之填洞能力。

接續，沈積一含磷氧化層140覆蓋第三無摻雜氧化層130，其中含磷氧化層140例如為一磷矽玻璃(Phosphosilicate Glass,PSG)或一矽磷酸玻璃(Borophosphosilicate Glass,BPSG)，且其含磷量的重量百分濃度約為3%，以具有抓附金屬的能力，但本發明不以此為限。在本實施例中，由於含磷氧化層140所欲形成之厚度約達4000埃(Angstroms)，故以電漿輔助化學氣相沉積(Plasma-enhanced Chemical Vapor Deposition,PECVD)製程形成之。雖然電漿輔助化學氣相沉積製程不如熱氧化製程之較優秀之覆蓋能力以及填洞能力，但由於本實施例已先形成一層第三無摻雜氧化層130，因此可直接採用電漿輔助化學氣相沉積製程來製備此含磷氧化層140，覆蓋於輪廓曲線較平緩之第三無摻雜氧化層130上，以加快製程速率，進而降低製 程成本。

接續，如第2圖所示，例如進行一化學機械研磨(Chemical Mechanical Polishing,CMP)製程平坦化含磷氧化層140，而形成平坦化的一含磷氧化層140’，並同時移除蓋層16而暴露出電極層14。此時，平坦化後之含磷氧化層140’的厚度可例如為1500~1600埃(Angstroms)。之後，進行一清洗製程P，清洗含磷氧化層140’的一頂面T1，以進一步移除位於含磷氧化層140’表面的殘留物，俾使後續覆蓋於其上之材料層可與含磷氧化層140’接合更緊密而能增進所形成之半導體元件之可靠度。清洗製程P包含一濕蝕刻製程，且其可例如為一含稀釋氫氟酸(Dilute Hydrofluoric Acid,DHF)的濕蝕刻製程，但本發明不以此為限。然而，由於本實施例所採用之含磷氧化層140’容易被清洗製程P的蝕刻液所侵蝕，而擴大原先位於含磷氧化層140’表面之平坦化後的小細縫，是以會造成如圖所示在指向紙面的含磷氧化層140’中形成孔洞V。

之後，如第3圖所示，進行一金屬閘極置換(Metal Gate Replacement)製程，以一金屬閘極20取代電極層14。詳細而言，可先移除電極層14，而於間隙壁18之間的介電層12上形成凹槽(未繪示)。然後，依序填入一選擇性的蝕刻停止層(未繪示)、一功函數金屬層(未繪示)以及一低電阻率材料(未繪示)，並再將此些材料層平坦化而形成金屬閘極20，其包含一選擇性的蝕刻停止層(未繪示)、一功函數金屬層22以及一低電阻率材料24。選擇性的蝕刻停止層(未繪示)可例如為一氮化鉭層；功函數金屬層22可例如為一鋁鈦金屬層或一氮化鈦金屬層等，視所欲形成金屬閘極20之電性而定；低電阻率材料24可例如由鋁、鎢、鈦鋁合金(TiAl)或鈷鎢磷化物(cobalt tungsten phosphide,CoWP)等低電阻材料所構成，但本發明不以此為限。

如第4圖所示，其為第2-3圖之AA’方向之剖面示意圖。在形成金屬閘極20之後，形成一蓋層氧化層150覆蓋含磷氧化層140’，以達到所需之氧化層厚度，例如1800~2000埃(Angstroms)，其中蓋層氧化層150係較佳以電漿輔助化學氣相沉積(Plasma-Enhanced Chemical Vapor Deposition,PECVD)製程，俾以較快的製程速率達到所需之厚度。在其他實施例中，如為一多晶矽閘極製程或一前閘極製程，則可省略進行金屬閘極置換製程的步驟，而在形成含磷氧化層140’之後，直接形成蓋層氧化層150。其後，圖案化蓋層氧化層150、含磷氧化層140’、第三無摻雜氧化層130(以及接觸洞蝕刻停止層120)，而於其中形成接觸洞R1及R2以暴露相對應之源/汲極19，並再將一金屬160填入接觸洞R1及R2中。之後，如第5圖所示，例如以化學機械研磨(Chemical Mechanical Polishing,CMP)製程平坦化金屬160至暴露出含磷氧化層140’，而分別於接觸洞R1及R2中形成接觸插塞C1及C2，其與源/汲極19電連接，而各源/汲極19在AA’方向上以一絕緣結構30電性絕緣。

由第4圖可知，金屬160亦會填入孔洞V中，而於接觸洞R1及R2之間形成一橋接段的金屬部分162。再者，因為其深度位於含磷氧化層140’之頂面T1下方，故即便在平坦化後亦無法完全移除，而導致如第5圖所示，形成於接觸洞R1及R2中之接觸插塞C1及C2彼此電連接而短路。

因此，本發明再提出一第二實施例，其可解決第一實施例之由於清洗製程P所造成之孔洞V問題。第二實施例係以一後置高介電常數閘極介電層之後閘極(Gate-Last for High-K Last)製程為例，但本發明不以此為限，本實施例亦可應用於一前置高介電常數閘極介電層之後閘極(Gate-Last for High-K First)製程、一前閘極(Gate-First)製程或者一多晶矽 閘極製程等。

第6-10圖係繪示本發明一第二實施例之形成層間介電層的方法的剖面示意圖。請參閱第1-2、6圖，首先，先如第1-2圖所示，本實施例係與第一實施例之結構相似，惟其不同之處在於：本實施例將第一實施例之含磷氧化層140’更改為一第一無摻雜氧化層(如第6圖之240)。換言之，本實施例係以一第一無摻雜氧化層(未繪示)直接覆蓋第三無摻雜氧化層130，再將第一無摻雜氧化層(未繪示)平坦化而形成如第6圖所示之平坦化的第一無摻雜氧化層240，是以平坦化後的第一無摻雜氧化層240具有平坦的一頂面T2以及相對不平坦的一底面T3，其中第一無摻雜氧化層(未繪示)係以電漿輔助化學氣相沉積(Plasma-Enhanced Chemical Vapor Deposition,PECVD)製程形成，以加快製程速率，進而降低製程成本。如此一來，本實施例在形成第一無摻雜氧化層240之後，進行同第一實施例之清洗製程P時，因第一無摻雜氧化層240較第一實施例之含磷氧化層140’更抗蝕刻；意即，清洗製程P，例如為一含稀釋氫氟酸(Dilute Hydrofluoric Acid,DHF)的濕蝕刻製程，對於第一無摻雜氧化層240的蝕刻率小於對於含磷氧化層140’的蝕刻率，因而本實施例可防止第一實施例之孔洞V的產生，進而避免後續形成之接觸插塞彼此電連接而短路。

再者，由於本實施例係以一後置高介電常數閘極介電層之後閘極(Gate-Last for High-K Last)製程為例，故介電層12可僅為一犧牲閘極介電層，例如一氧化層，其將於後續製程中移除；另外，其他製程係與第一實施例所述相同，故不再贅述。因此，如第6圖(接續第1-2圖)所示，由於本實施例係以一後置高介電常數閘極介電層之後閘極(Gate-Last for High-K Last)製程為例，故在形成平坦化的第一無摻雜氧化層240並移除蓋層16而暴露出電極層14之後，移除電極層14以及介電層12並暴露出基底110，而於間 隙壁18之間形成凹槽R3及R4。

如第7圖所示，進行一金屬閘極置換(Metal Gate Replacement)製程，以形成二金屬閘極40。詳細而言，在先移除電極層14以及介電層12之後，依序填入一緩衝層(未繪示)、一高介電常數閘極介電層(未繪示)、一選擇性的底阻障層(未繪示)、一功函數金屬層(未繪示)以及一低電阻率材料(未繪示)於凹槽R3及R4中，並再將此些材料層平坦化而形成金屬閘極40，其包含一緩衝層42、一高介電常數閘極介電層44、一選擇性的底阻障層(未繪示)、一功函數金屬層46以及一低電阻率材料48。緩衝層42例如為一氧化層，其例如以一熱氧化(Thermal Oxide)製程或一化學氧化(Chemical Oxide)製程形成；高介電常數閘極介電層44係可選自氧化鉿(hafnium oxide,HfO2)、矽酸鉿氧化合物(hafnium silicon oxide,HfSiO4)、矽酸鉿氮氧化合物(hafnium silicon oxynitride,HfSiON)、氧化鋁(aluminum oxide,Al2O3)、氧化鑭(lanthanum oxide,La2O3)、氧化鉭(tantalum oxide,Ta2O5)、氧化釔(yttrium oxide,Y2O3)、氧化鋯(zirconium oxide,ZrO2)、鈦酸鍶(strontium titanate oxide,SrTiO3)、矽酸鋯氧化合物(zirconium silicon oxide,ZrSiO4)、鋯酸鉿(hafnium zirconium oxide,HfZrO4)、鍶鉍鉭氧化物(strontium bismuth tantalate,SrBi2Ta2O9,SBT)、鋯鈦酸鉛(lead zirconate titanate,PbZrxTi1-xO3,PZT)與鈦酸鋇鍶(barium strontium titanate,BaxSr1-xTiO3,BST)所組成之群組；選擇性的底阻障層(未繪示)可例如由氮化鈦所組成；功函數金屬層46可例如為一鋁鈦金屬層或一氮化鈦金屬層等，視所欲形成金屬閘極40之電性而定；低電阻率材料48則可包含由鋁、鎢、鈦鋁合金(TiAl)或鈷鎢磷化物(cobalt tungsten phosphide,CoWP)等低電阻材料所構成，但本發明不以此為限。

續之，如第8圖所示，沈積一含磷氧化層262於第一無摻雜氧化 層240以及金屬閘極40上。含磷氧化層262例如為一磷矽玻璃(Phosphosilicate Glass,PSG)或一矽磷酸玻璃(Borophosphosilicate Glass,BPSG)。本實施例之含磷氧化層262之厚度約為100埃(Angstroms)，而為維持含磷氧化層262之如第一實施例之具有抓附金屬的能力，本實施例之含磷氧化層262的含磷量的重量百分濃度較佳為3%~5%，但本發明不以此為限。繼之，沈積一第二無摻雜氧化層264於含磷氧化層262上。第二無摻雜氧化層264例如為一未摻雜矽玻璃(Undoped Silicate Glass,USG)，藉由調整第二無摻雜氧化層264之厚度，可進一步達到所需之層間介電層之厚度。

再者，第二無摻雜氧化層264較佳以一電漿輔助化學氣相沉積(Plasma-Enhanced Chemical Vapor Deposition,PECVD)製程形成，以增加其製程速率並降低製程成本，含磷氧化層262則可改以相對製程速率較慢之電漿輔助化學氣相沉積製程，而達到微調其厚度的功能。在本實施例中之含磷氧化層262以及第二無摻雜氧化層264之厚度總和約等於第一實施例之蓋層氧化層150之厚度；換言之，本實施例以含磷氧化層262以及第二無摻雜氧化層264取代第一實施例之蓋層氧化層150。如此一來，本實施例不但不會額外增加所形成之層間氧化層之厚度，亦可進一步維持第一實施例之金屬抓附的能力。

如第9-10圖所示，形成複數個接觸插塞C3、C4、C5於第二無摻雜氧化層264、含磷氧化層262、第一無摻雜氧化層240、第三無摻雜氧化層130(以及接觸洞蝕刻停止層120)中，並且分別電連接二MOS電晶體70之二源/汲極19。詳細而言，如第9圖所示，先圖案化第二無摻雜氧化層264、含磷氧化層262、第一無摻雜氧化層240、第三無摻雜氧化層130(以及接觸洞蝕刻停止層120)，以形成複數個接觸洞R5、R6、R7於第二無摻 雜氧化層264、含磷氧化層262、第一無摻雜氧化層240、第三無摻雜氧化層130(以及接觸洞蝕刻停止層120)中，並分別暴露相對應之源/汲極19。之後，如第10圖所示，填入一金屬(未繪示)於接觸洞R5、R6、R7中並平坦化金屬(未繪示)至暴露出第二無摻雜氧化層264，因而於接觸洞R5、R6、R7中形成接觸插塞C3、C4及C5。之後，可再繼續進行後續之形成上層之內連線結構等製程。

綜上所述，本發明提出一種形成層間介電層的方法，其先形成第三無摻雜氧化層覆蓋基底以及MOS電晶體，而此第三無摻雜氧化層相對於後續之氧化層之厚度較薄，故較佳可選用以熱氧化製程形成，是以可具有較佳之覆蓋品質及填洞能力；接著，形成第一無摻雜氧化層覆蓋第三無摻雜氧化層，此第一無摻雜氧化層則例如為一未摻雜矽玻璃，較佳以電漿輔助化學氣相沉積製程形成，以加速製程速率並降低製程成本；之後，平坦化第一無摻雜氧化層並進行一清洗製程，清洗第一無摻雜氧化層的頂面，俾使後續形成於其上之氧化層可緊密接合而使所形成之半導體元件具有更好之可靠度。在此強調，由於第一無摻雜氧化層為一無摻雜的氧化層，故可相較於含磷氧化層更抗蝕刻，能防止因清洗製程而於第一無摻雜氧化層中產生孔洞，導致後續形成於其中之接觸插塞彼此電連接而短路。

接續，依序沈積一含磷氧化層以及一第二無摻雜氧化層於第一無摻雜氧化層上。較佳者，含磷氧化層之含磷量的重量百分濃度介於3%~5%，以彌補將第一無摻雜氧化層取代含磷氧化層所造成之含磷量的不足，因而能維持金屬之抓附能力。並且，藉由調整第二無摻雜氧化層之厚度，而達到所需之層間介電層之厚度。第二無摻雜氧化層較佳亦以電漿輔助化學氣相沉積製程形成，以加速製程速率並降低製程成本，而含磷氧化層可改以製程速率較慢之電漿輔助化學氣相沉積製程，而更能微調其厚度。

18‧‧‧間隙壁

19‧‧‧源/汲極

40‧‧‧金屬閘極

42‧‧‧緩衝層

44‧‧‧高介電常數閘極介電層

46‧‧‧功函數金屬層

48‧‧‧低電阻率材料

70‧‧‧MOS電晶體

110‧‧‧基底

120‧‧‧接觸洞蝕刻停止層

130‧‧‧第三無摻雜氧化層

240‧‧‧第一無摻雜氧化層

262‧‧‧含磷氧化層

264‧‧‧第二無摻雜氧化層

C3、C4、C5‧‧‧接觸插塞

Claims (19)

1. 一種形成層間介電層的方法，包含有：提供一MOS電晶體於一基底上；沈積一第一無摻雜氧化層覆蓋該基底以及該MOS電晶體；平坦化該第一無摻雜氧化層，因而該第一無摻雜氧化層具有平坦的一頂面；在平坦化該第一無摻雜氧化層之後，沈積一含磷氧化層於該第一無摻雜氧化層上；以及沈積一第二無摻雜氧化層於該含磷氧化層上。
2. 如申請專利範圍第1項所述之形成層間介電層的方法，其中該第一無摻雜氧化層包含一未摻雜矽玻璃(Undoped Silicate Glass,USG)。
3. 如申請專利範圍第1項所述之形成層間介電層的方法，其中該第一無摻雜氧化層包含由一電漿輔助化學氣相沉積(Plasma-Enhanced Chemical Vapor Deposition,PECVD)製程形成。
4. 如申請專利範圍第1項所述之形成層間介電層的方法，其中在沈積該第一無摻雜氧化層之前，更包含：沈積一第三無摻雜氧化層覆蓋該基底以及該MOS電晶體。
5. 如申請專利範圍第4項所述之形成層間介電層的方法，其中該第三無摻雜氧化層係由進行一熱氧化製程形成。
6. 如申請專利範圍第1項所述之形成層間介電層的方法，其中在沈積該第一無摻雜氧化層之前，更包含： 形成一接觸洞蝕刻停止層覆蓋該基底以及該MOS電晶體。
7. 如申請專利範圍第1項所述之形成層間介電層的方法，其中該含磷氧化層係由進行一電漿輔助化學氣相沉積(Plasma-Enhanced Chemical Vapor Deposition,PECVD)製程形成。
8. 如申請專利範圍第1項所述之形成層間介電層的方法，其中該含磷氧化層包含一磷矽玻璃(Phosphosilicate Glass,PSG)或一矽磷酸玻璃(Borophosphosilicate Glass,BPSG)。
9. 如申請專利範圍第1項所述之形成層間介電層的方法，其中該第二無摻雜氧化層包含由進行一電漿輔助化學氣相沉積(Plasma-enhanced Chemical Vapor Deposition,PECVD)製程形成。
10. 如申請專利範圍第1項所述之形成層間介電層的方法，其中該第二無摻雜氧化層包含一未摻雜矽玻璃(Undoped Silicate Glass,USG)。
11. 如申請專利範圍第1項所述之形成層間介電層的方法，其中平坦化後的該第一無摻雜氧化層具有平坦的一頂面以及相對不平坦的一底面。
12. 如申請專利範圍第1項所述之形成層間介電層的方法，在平坦化該第一無摻雜氧化層之後，更包含：進行一清洗製程，清洗該第一無摻雜氧化層的一頂面。
13. 如申請專利範圍第12項所述之形成層間介電層的方法，其中該清洗製程包含一濕蝕刻製程。
14. 如申請專利範圍第13項所述之形成層間介電層的方法，其中該濕蝕刻製程包含一含稀釋氫氟酸(Dilute Hydrofluoric Acid,DHF)的濕蝕刻製程。
15. 如申請專利範圍第12項所述之形成層間介電層的方法，其中該清洗製程對於該第一無摻雜氧化層的蝕刻率小於對於該含磷氧化層的蝕刻率。
16. 如申請專利範圍第1項所述之形成層間介電層的方法，其中該含磷氧化層的厚度實質上為100埃(Angstroms)。
17. 如申請專利範圍第1項所述之形成層間介電層的方法，其中在沈積該第二無摻雜氧化層之後，更包含：形成複數個接觸插塞於該第二無摻雜氧化層、該含磷氧化層以及該第一無摻雜氧化層中，並且電連接該MOS電晶體。
18. 如申請專利範圍第17項所述之形成層間介電層的方法，其中形成該些接觸插塞的步驟，包含：圖案化該第二無摻雜氧化層、該含磷氧化層以及該第一無摻雜氧化層，以形成複數個接觸洞於該第二無摻雜氧化層、該含磷氧化層以及該第一無摻雜氧化層中；填入一金屬於該些接觸洞中；以及平坦化該金屬。
19. 如申請專利範圍第1項所述之形成層間介電層的方法，其中該含磷氧化層的含磷量的重量百分濃度介於3%~5%。