JP4159471B2 - 非平坦性の影響を最小限にするトランジスタ金属ゲート構造の製造方法 - Google Patents
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Description
本発明は、半導体素子に関し、より詳細には非平坦性の影響を最小限にするトランジスタ金属ゲート構造に関する。
本明細書で使用する場合、用語「高ｋ材料」または「高比誘電率材料」とは、二酸化ケイ素よりも大きな比誘電率を有する任意の材料のことを指す。二酸化ケイ素の比誘電率は約３．９である。
薄い二酸化ケイ素層の使用に関連する電気的問題のために業界が高比誘電率材料へと移行するにつれ、ゲート電極としてポリシリコンを使用すると、ポリシリコンゲート内のキャリアが空乏化する可能性がある。このポリシリコンの空乏化問題を軽減するために、金属ゲート構造を使用することができる。
トランジスタの金属ゲート構造の製造に使用される１つの方法は、ゲート溝（後にゲートが形成される溝の位置のことを指す）内に、ゲート溝を包囲する絶縁材料の上部表面に沿って金属層を堆積させることから成る。ゲート溝の外側に存在する金属層の部分を除去するには、エッチバックプロセスまたは研摩プロセスが使用される。
化学的機械研磨（ＣＭＰ）を使用して金属層を除去した場合、半導体ウエハを横切ってディッシングが生じる恐れがある。また、エッチバックを使用した場合、ゲート溝の周囲の絶縁材料が腐食する恐れがある。これにより装置が機能しなくなり、歩留まりが下がる。したがって、ゲート溝の外側の金属層を除去する際の非平坦性の影響を最小限にする半導体プロセスが必要とされる。
（図面の簡単な説明）
本発明を、限定ではなく例示として添付図面に示す。図中、同様な参照符号は同様の要素を示す。
本発明を、限定ではなく例示として添付図面に示す。図中、同様な参照符号は同様の要素を示す。
当業者には、図中の要素が簡潔性と明瞭性を期すよう描かれており、必ずしも正しい縮尺ではないことが理解されるだろう。例えば、本発明の実施形態についての理解をより促すために、図中のいくつかの要素の寸法は、他の要素と比べて誇張されることがある。
（図面の詳細な説明）
制御電極誘電体層は、制御電極溝の全表面に隣接すると共に制御電極溝を超えて延びるように形成される。制御電極層が、制御電極溝内で制御電極誘電体層に隣接して形成される。停止層が、制御電極誘電体層上の制御電極溝内に形成される。制御電極層と停止層はいずれも、制御電極溝の全体より少ない空間を占める。導電層が、停止層の全露出面に隣接すると共にゲート溝を超えて延びるように形成され、制御電極溝の残りの容積の全体を実質的に占めている。制御電極誘電体層、制御電極層、停止層および導電層は、基板のチャンネル領域を覆う制御電極スタックを形成する。この制御電極は、サイドウォールスペーサーによって決定される横方向寸法と、制御電極溝スタックを区画形成する高さとを有する。
（図面の詳細な説明）
制御電極誘電体層は、制御電極溝の全表面に隣接すると共に制御電極溝を超えて延びるように形成される。制御電極層が、制御電極溝内で制御電極誘電体層に隣接して形成される。停止層が、制御電極誘電体層上の制御電極溝内に形成される。制御電極層と停止層はいずれも、制御電極溝の全体より少ない空間を占める。導電層が、停止層の全露出面に隣接すると共にゲート溝を超えて延びるように形成され、制御電極溝の残りの容積の全体を実質的に占めている。制御電極誘電体層、制御電極層、停止層および導電層は、基板のチャンネル領域を覆う制御電極スタックを形成する。この制御電極は、サイドウォールスペーサーによって決定される横方向寸法と、制御電極溝スタックを区画形成する高さとを有する。
停止層より上の導電層の部分は、実質的に除去を遅延させる停止層を使用して除去される。停止層は、積層材料の除去の間に積層材料よりも遅い除去速度を有する導電材料であ
る。所定の高さより上の導電層、停止層、制御電極層および制御電極誘電体の部分も、すべて除去される。本発明は図面に目を向けるとより深く理解され、請求項により定義される。
る。所定の高さより上の導電層、停止層、制御電極層および制御電極誘電体の部分も、すべて除去される。本発明は図面に目を向けるとより深く理解され、請求項により定義される。
図１は、当業者には周知のように、ダミーゲートスタックを除去して置換ゲート集積にゲート溝１９を形成した後の、半導体基板１２、ソース領域１４、ドレイン領域１６、サイドウォールスペーサー１８および層間誘電体層（ＩＬＤ）２０を備えた半導体素子または集積回路１０の断面図を示す。半導体基板１２は、シリコン、ガリウム砒素、シリコンゲルマニウムおよびその他の同等物などの任意の半導体材料であってよい。また、半導体基板１２は、絶縁体上シリコン（ＳＯＩ）基板のシリコン層であってもよい。ソース領域１４とドレイン領域１６はドープされ、もしドープされた場合には半導体基板１２の導電率と反対の導電率となり、また、半導体基板１２にチャンネル領域を区画形成するために互いに分離される。サイドウォールスペーサー１８は絶縁であり、好ましくは、窒化物または酸化物の材料から成る。１実施形態では、サイドウォールスペーサー１８は複数の絶縁材料のスタックである。ＩＬＤ層２０は例えば二酸化ケイ素のような絶縁材料であり、複数の絶縁材料のスタックから成ってもよい。ＩＬＤ層２０はサイドウォールスペーサーの外側周囲に隣接し、後に形成されるトランジスタ構造を絶縁する。
図２に示すように、ゲート誘電体または制御電極誘電体２２と、ゲート電極２４とが、ＣＶＤ（化学蒸着法）、ＰＶＤ（物理蒸着法）、ＡＬＤ（原子層蒸着法）、ＭＢＥ（分子線エピタキシー）、メッキ法、以上の方法の組み合わせ、またはその同等な方法により、ゲート溝１９の中にＩＬＤ層２０の上部表面に沿って形成される。しかしながら、ゲート誘電体層２２とゲート電極２４を同じプロセスで形成する必要はない。ゲート誘電体層２２は、二酸化ケイ素、高ｋ材料、金属酸素窒化物、金属酸化物、金属ケイ酸塩、または金属アルミン酸塩であってよい。例えば、ゲート誘電体層２２は、窒化ケイ素、二酸化ケイ素、ＨｆＯ２、ＺｒＯ２、ＨｆＳｉｘＯｙ、ＳｉＯｘＮｙおよびその他の同等物である。通常、ゲート誘電体層２２は、約１０オングストローム〜６０オングストロームである。
ゲート電極または電流電極２４は、金属窒化物（例、ＴｉＮ、ＴａＮ、ＴｉＳｉＮ、ＴａＳｉＮ）、導電性の金属酸化物（例、ＩｒＯ、ＲｕＯまたは金属アルミニウム窒化物（例、ＴｉｘＡｌｙＮｚ））、金属ケイ素化合物、金属ケイ素窒化物、または適切な仕事関数を有する任意の他の材料であってよい。適切な仕事関数は、トランジスタに対する所望の閾値電圧値を決定する材料特性である。１実施形態では、ゲート電極２４の厚さは、トランジスタのゲート長の半分より小さく、かつ１０オングストロームより大きい厚さである。
図３に示すように、ゲート誘電体層２２とゲート電極２４を形成した後、停止層２６が、ＣＶＤ、ＰＶＤ、ＡＬＤ、ＭＢＥ、メッキ法、これらと同等の方法、または以上の方法の組み合わせにより形成される。停止層２６は導電性であり、純金属（例、Ｔｉ、Ｔａ、Ａｇ、Ａｕ、ＩｒまたはＲｕ）、金属ケイ素化合物（例、コバルトケイ素化合物またはチタンケイ素化合物）、もしくはシリコンであってよい。停止層２６は後に形成される積層のためのエッチング停止層または研摩停止層の少なくともいずれかの層として機能し得る。停止層２６は、積層材料の化学的機械研摩（ＣＭＰ）または物理的機械研摩のための研摩停止層であり得る。停止層２６が研摩停止層である実施形態では、従来のＣＭＰ装置を使用すると５０オングストロームの厚さで十分であることが判明している。エッチング停止層として機能する場合、停止層２６は、積層材料の化学エッチバックのための停止層であり得る。
図４に示すように、停止層２６を形成した後、導電層２８が、ＣＶＤ、ＰＶＤ、ＡＬＤ、ＭＢＥ、メッキ法、これらと同等の方法、または以上の方法の組み合わせにより半導体
素子１０上に形成される。導電層２８は低抵抗の導電材料であり、金属（例、Ｗ、Ａｌ、Ａｕ、Ｃｕ、Ａｇ、Ｐｔ）、金属ケイ素化合物またはシリコン、それらの同等物、もしくは複数の金属の組み合わせであってよい。導電層２８は、停止層２６の材料に対して選択的に研摩またはエッチングされ得る。導電層２８の厚さは、停止層２６、ゲート電極層２４およびゲート誘電体層２２の合計厚さよりも大きい。したがって、停止層２６、ゲート電極層２４およびゲート誘電体層２２は、導電層２８よりも薄い。１実施形態では、導電層２８の厚さはゲート溝１９の深さの約２倍である。
素子１０上に形成される。導電層２８は低抵抗の導電材料であり、金属（例、Ｗ、Ａｌ、Ａｕ、Ｃｕ、Ａｇ、Ｐｔ）、金属ケイ素化合物またはシリコン、それらの同等物、もしくは複数の金属の組み合わせであってよい。導電層２８は、停止層２６の材料に対して選択的に研摩またはエッチングされ得る。導電層２８の厚さは、停止層２６、ゲート電極層２４およびゲート誘電体層２２の合計厚さよりも大きい。したがって、停止層２６、ゲート電極層２４およびゲート誘電体層２２は、導電層２８よりも薄い。１実施形態では、導電層２８の厚さはゲート溝１９の深さの約２倍である。
図５に示すように、導電層２８を形成した後、停止層２６が露出するまで導電層２８の一部が研摩またはエッチングされる。これは、停止層２６用に選択された材料に対する選択的なプロセスを使用して行なわれる。例えば、導電層２８がタングステンで、停止層２６がチタンである場合には、ＦｅＮＯ３を使用するＣＭＰ化学を使用することができる。導電層２８に適した材料を除去するために使用される化学は、金属窒化物または他のゲート電極型の材料に対して選択的ではない傾向があるが、そのような化学は停止層２６に関して開示された材料に対しては選択的である。
図６に示すように、エッチング停止層２６の上に存在する導電層２８の一部を除去した後、停止層２６、ゲート電極層２４およびゲート誘電体層２２を除去するために、異なる研摩またはエッチングプロセスが行なわれる。ＩＬＤ層２０は、積層材料の選択的層除去のための、第２の停止材料として機能する。例えば、導電層２８をＣＭＰにより除去する場合、半導体素子１０は、ＩＬＤ層２０に対して選択的な停止層２６、ゲート電極層２４、およびゲート誘電体層２２を除去するために、異なるスラリーとパッドを備えたＣＭＰツール内の異なるプラテンに切り換えられるだろう。例えば、水酸化アンモニウムを用いる化学を使用して、３つの層２６，２４，２２にＣＭＰを行うことができるが、同じ化学を使用し、かつ同じ処理工程の間に、停止層２６、ゲート電極層２４およびゲート誘電体層２２を除去する必要はない。したがって、層２６、２４および２２を除去するためには、２以上のプロセス化学および工程を行なうことができる。
ＩＬＤ層２０の上にある導電層２８、停止層２６、ゲート電極層２４およびゲート誘電体層２２を含むゲート電極スタックまたは制御電極スタックの一部を除去した後に得られる構造は、ゲートまたは制御電極スタックのディッシングまたは凹みを最小限にしたトランジスタ金属ゲート構造である。ＩＬＤ層２０のディッシングは、半導体基板１２の他の領域でも最小限にされる（図示しない）。有利なことに、ディッシングの減少により歩留まりが増加する。停止層２６の存在により、少なくとも２工程の研摩またはエッチングプロセスの実行が許容される。ダイまたはウエハを横切って良好な均一性で研摩またはエッチングすることは厚い膜より薄い膜で一般に困難なため、停止層の上で停止し、かつ次に別のプロセスを使用して薄層を除去することにより、下にある薄い層に選択的な厚い層を除去する能力は、平坦性の制御を増大させる。
本発明の別の利点は、ゲート電極材料の研摩またはエッチング特性とは無関係に、ゲート電極材料の選択を許容することである。したがって本発明は、停止層２６を使用しない場合よりも、ゲート電極材料に対する広範囲の選択を提供する。
最小限の非平坦性を有するトランジスタ金属ゲートを形成した後、当業者に周知の従来の追加の処理（図示しない）が行なわれる。例えば、第２のＩＬＤ材料が、図６に示した構造の上に堆積され、金属相互接続がその後形成される。
上述の明細書では、本発明を特定の実施形態に関して説明したが、当業者には、請求項に述べる本発明の範囲から逸脱することなく、様々な改変および変更を行なえることが理解される。例えば、拡散層やバリヤ層のような追加の層を、ゲート電極スタックに組み込
んでもよい。従って、明細書と図面は限定的な意味ではなく例証的な意味とみなすべきであり、そのような改変はすべて本発明の範囲内に包含される。
んでもよい。従って、明細書と図面は限定的な意味ではなく例証的な意味とみなすべきであり、そのような改変はすべて本発明の範囲内に包含される。
効果、他の利点および課題解決策を、特定の実施形態に関して上述した。しかしながら、任意の効果、利点または解決策を生じさせ得るかそれ自体より顕著になり得る、そのような効果、利点、課題解決策は、任意またはすべての請求項の重要な、必要な、または必須の特徴もしくは要素と解釈すべきではない。本明細書で使用する場合、用語「〜成る、含む、備える（comprise）」やその変化形は、非排他的な包含物をその範囲内に入れるものとし、ある要素のリストを含むプロセス、方法、物、または装置は、その要素のみを含むわけではなく、明示的に列挙されていない他の要素やそのようなプロセス、方法、物、または装置に固有の要素を含みうる。
Claims (2)
- トランジスタ（１０）を提供する方法であって、
基板（１２）を提供すること；
基板（１２）にチャンネル領域を区画形成するよう分離された第１の電流電極（１４）と第２の電流電極（１６）を、基板に形成すること；
サイドウォールスペーサー（１８）に包囲された基板（１２）のチャンネル領域の上のダミースタックを除去することにより、サイドウォールスペーサー（１８）内でかつ前記チャンネル領域の上に制御電極の位置を決定する制御電極溝を形成すること；および
制御電極溝の内に前記基板（１２）のチャンネル領域を覆う制御電極スタックを形成すること；から成り、
前記制御電極スタックを形成することが、さらに、
制御電極溝の壁に直接隣接し、制御電極溝の第１の部分を占める制御電極誘電体（２２）を、制御電極溝内におよび制御電極溝を超えて形成すること；
制御電極誘電体（２２）に直接隣接し、制御電極溝の第２の部分を占め、トランジスタの閾値電圧値を決定する材料特性を有する制御電極層（２４）を制御電極溝内におよび制御電極溝を超えて形成すること；
制御電極層に直接隣接し、制御電極溝の第３の部分を占め、トランジスタ構造の製造中に積層材料の選択的層除去のために使用される停止材料を提供する導電性停止層（２６）を制御電極溝内におよび制御電極溝を超えて形成すること；
導電性停止層に直接隣接し、制御電極溝の第４の部分を占める導電層（２８）を制御電極溝内におよび制御電極溝を超えて形成することであって、第１の部分、第２の部分、第３の部分、および第４の部分が、制御電極溝の開口部を実質的に占めること；
除去を停止する導電性停止層（２６）を使用することにより、導電性停止層（２６）の上部表面より上の導電層（２８）を除去すること；および
実質的に平坦な上部表面を有するトランジスタの制御電極スタックを形成するために、前記サイドウォールスペーサー（１８）の高さより上の導電層（２８）、導電性停止層（２６）、制御電極層（２４）および制御電極誘電体（２２）とを除去すること；から成る方法。 - 非平坦性の影響を最小限にする金属ゲート構造（１０）をゲート溝内に形成する方法で
あって、
サイドウォールスペーサー（１８）に包囲された基板（１２）の上のダミースタックを除去することにより、サイドウォールスペーサー（１８）内でかつ基板（１２）の上にゲート溝を形成すること、
前記ゲート溝の全表面に隣接し、ゲート溝を超えて延びるゲート誘電体（２２）を形成すること；
ゲート誘電体に隣接し、ゲート溝を超えて延び、ゲート溝の全体より少ない空間を占める、第１の金属から成るゲート電極層（２４）を形成すること；
ゲート電極層の全露出面に隣接し、ゲート溝を超えて延び、ゲート電極層（２４）と同様、ゲート溝の全体より少ない空間を占める、停止層（２６）を形成すること；
停止層の全露出面に隣接し、ゲート溝を超えて延び、ゲート溝を実質的に占める、第２の金属から成る導電層（２８）を形成すること；
実質的に除去を遅延させる停止層（２６）を使用することにより、停止層（２６）より上の導電層（２８）のすべての部分を除去すること；および
サイドウォールスペーサー（１８）の高さより上の導電層（２８）、停止層（２６）、ゲート電極層（２４）およびゲート誘電体（２２）のすべての部分を除去すること；から成る方法。
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