JP2023531202A - 閉じ込められた電荷トラップ層 - Google Patents

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Abstract

メモリデバイスを形成するための窒化ケイ素（SiN）トラップ層の選択的堆積が説明される。選択的トラップ堆積を可能にするために、選択的堆積のために犠牲層が使用される。犠牲層、メモリホール（MH）パターニング、MH側からの犠牲層凹ませ、凹部の側面上に堆積を可能にする層（DEL）を形成すること、及びトラップ層の選択的堆積を含む、モールドの堆積によって、トラップ層が形成される。スリットパターン開口部から犠牲層を除去した後で、堆積を可能にする層（DEL）は、ブロッキング酸化物として使用される酸化物に変換される。【選択図】図２０Ｃ

Description

[0001] 本開示の複数の実施形態は、電子デバイス並びに電子デバイスを製造するための方法及び装置の分野に関する。特に、本開示の複数の実施形態は、3D-NANDモールドスタックを形成するための方法を提供する。
[0002] 半導体技術は急速に進歩し、デバイスの寸法は技術の進歩とともに縮小して、単位空間当たりのより迅速な処理及びより大きな記憶容量を提供してきた。NANDデバイスでは、ストリング電流が、オンセルとオフセルとを区別するのに十分な電流を得るのに十分な高さである必要がある。ストリング電流は、シリコンチャネルの粒径を大きくすることによって増強されるキャリア移動度に依存する。
[0003] 酸化物と窒化物との交互層を有する既存の3D-NANDメモリスタックは、連続トラップ層の堆積によって形成される閉じ込められた窒化ケイ素（SiN）電荷トラップ層を有する。既存の3D-NANDメモリスタックは、セル間距離の低減によって悪化する電荷拡散及びセル間干渉に起因して、電荷トラップベースのメモリにおけるセル性能劣化を有する。
[0004] したがって、当技術分野では、電荷トラップベースのメモリにおける性能劣化を抑制する、閉じ込められた電荷トラップ層を有する3D-NANDデバイスが必要とされている。更に、当技術分野では、3D-NANDデバイスを形成するための方法及び装置が必要とされている。
[0005] 本開示の１以上の実施形態は、メモリデバイスを形成する方法を対象とする。一実施形態では、電子デバイスを形成する方法が、第１の材料層と第２の材料層との交互層を含むメモリスタック内に開口部を形成することであって、メモリスタックは共通ソース線上にある、開口部を形成すること、第１の凹状領域を形成するために、開口部を介して第２の材料層を凹ませること、第１の凹状領域の表面上に堆積を可能にする層（DEL）を形成すること、第２の凹状領域を形成するために、堆積を可能にする層（DEL）を凹ませること、及び、第２の凹状領域内にトラップ層を選択的に堆積させることを含む。
[0006] 本開示の更なる複数の実施形態は、メモリデバイスを対象とする。一実施形態では、不揮発性メモリデバイスが、メモリセル及びメモリホールを備えるメモリスタックを備える。メモリセルは、ゲート、チャネル層、及びゲートとチャネル層との間に閉じ込められたトラップ層を含む。メモリホールは、メモリスタックを貫通して延在し、第１の部分及び第２の部分を有する。第２の部分は、共通ソース層を含む。トラップ層は、共通ソース層の側壁上にある。
[0007] 本開示の更なる複数の実施形態は、処理ツールを対象とする。一実施形態では、処理ツールが、ウエハを移動させるように構成されたロボットを備える中央移送ステーション、複数のプロセスステーションであって、各プロセスステーションが、中央移送ステーションに接続され、隣接するプロセスステーションの処理領域から分離された処理領域を提供する、トラップ層選択的堆積チャンバを備える複数のプロセスステーション、並びに、中央移送ステーション及び複数のプロセスステーションに接続されたコントローラであって、複数のプロセスステーション間でウエハを移動させるようにロボットを起動し、複数のプロセスステーションの各々において行われるプロセスを制御するように構成されたコントローラを備える。
[0008] 上述の本開示の特徴を詳細に理解し得るように、上記で簡単に要約された本開示のより具体的な説明が、実施形態を参照することによって得られ、一部の実施形態は、付随する図面に例示されている。しかし、添付の図面は、本開示の典型的な実施形態のみを示し、したがって、本開示は、他の等しく有効な実施形態を認めることができるので、本開示の範囲を限定すると見なされるべきではないことに留意されたい。本明細書に記載の実施形態では、限定ではなく例示のために添付図面を用いて記載されており、図面においては同様の要素は類似の参照符号で示されている。
[0009] 本明細書で説明される複数の実施形態による、メモリデバイスを形成する方法のプロセスフロー図を示す。 [0010] １以上の実施形態による、メモリスタックを有する電子デバイスの断面図を示す。 [0011] １以上の実施形態による、メモリスタックの階段状パターンを形成した後の電子デバイスの断面図を示す。 [0012] １以上の実施形態による、電子デバイスの断面図を示す。 [0013] １以上の実施形態による、図４Ａの基板の領域１０３の拡大図を示す。 [0014] １以上の実施形態による、電子デバイスの断面図を示す。 [0015] １以上の実施形態による、領域１０３の拡大図を示す。 [0016] １以上の実施形態による、電子デバイスの断面図を示す。 [0017] １以上の実施形態による、領域１０３の拡大図を示す。 [0018] １以上の実施形態による、電子デバイスの断面図を示す。 [0019] １以上の実施形態による、領域１０３の拡大図を示す。 [0020] １以上の実施形態による、電子デバイスの断面図を示す。 [0021] １以上の実施形態による、領域１０３の拡大図を示す。 [0022] １以上の実施形態による、電子デバイスの断面図を示す。 [0023] １以上の実施形態による、領域１０３の拡大図を示す。 [0024] １以上の実施形態による、電子デバイスの断面図を示す。 [0025] １以上の実施形態による、領域１６５の拡大図を示す。 [0026] １以上の実施形態による、領域１６７の拡大図を示す。 [0027] １以上の実施形態による、電子デバイスの断面図を示す。 [0028] １以上の実施形態による、電子デバイスの断面図を示す。 [0029] １以上の実施形態による、電子デバイスの断面図を示す。 [0030] １以上の実施形態による、電子デバイスの断面図を示す。 [0031] １以上の実施形態による、電子デバイスの断面図を示す。 [0032] １以上の実施形態による、電子デバイスの断面図を示す。 [0033] １以上の実施形態による、電子デバイスの断面図を示す。 [0034] １以上の実施形態による、電子デバイスの断面図を示す。 [0035] １以上の実施形態による、電子デバイスの断面図を示す。 [0036] １以上の実施形態による、電子デバイスの断面図を示す。 [0037] １以上の実施形態による、領域１８５の拡大図を示す。 [0038] １以上の実施形態による、領域１８７の拡大図を示す。 [0039] １以上の実施形態による、電子デバイスの断面図を示す。 [0040] １以上の実施形態による、クラスタツールを示す。
[0041] 本開示の幾つかの例示的な実施形態を説明する前に、本開示が以下の説明で提示される構成又はプロセスステップの詳細に限定されないことを理解されたい。本開示は、他の実施形態も可能であり、様々な方法で実施又は実行することができる。
[0042] 本明細書及び添付の特許請求の範囲で使用される際に、「前駆体」、「反応物質」、「反応ガス」などの用語は、基板表面と反応することができる任意のガス種を指すために、相互交換可能に使用される。
[0043] 下記の説明において、本発明の１以上の実施形態を詳細に理解することができるようにするために、特定材料、化学的性質、要素の寸法などの多数の具体的な詳細が説明される。しかし、本開示の１以上の実施形態は、これらの具体的な詳細がなくても実施されてよいことが、当業者には明らかであろう。他の事例では、本説明が不必要に曖昧にならないように、半導体の製造プロセス、技法、材料、機器などをあまり詳しく説明していない。当業者は、本明細書に含まれた説明を用いることで、必要以上の実験を行うことなく、適切な機能を実施することが可能になるだろう。
［0044］ 本開示の特定の例示的な複数の実施形態が、説明され、添付の図面に示されているが、かような実施形態は単なる例示に過ぎず、本開示を限定するものではなく、当業者は変形例を想起し得るため、本開示は、図示且つ説明された特定の構造及び配置に限定されないことを理解すべきである。
[0045] ストレージ層としての電荷トラップに基づく既存の3D NANDスタックでは、電荷トラップが連続層である。連続電荷トラップ層は、ワード線（WL）のWL絶縁体へのスケールダウンを妨げる２つの重要な課題、すなわち、セル間干渉及び側方電荷拡散をもたらす。１以上の実施形態では、セル間干渉及び側方電荷拡散を抑制するために、各セルのソース及びドレイン（S／D）の下のトラップ層が除去される（すなわち、トラップカット又は閉じ込められた構造）。既存のトラップカット構造は、ゲートエリアの部分的使用と、堆積及び除去プロセスに起因する窒化ケイ素（SiN）内の形状及び厚さのばらつきと、がある点で問題である。したがって、１以上の実施形態は、所与のワード線の厚さに対して効率的にトラップ層を配置し、トラップ層の形状及び厚さの抑制されたばらつきを可能にする、新規な構造及び方法を提供する。
[0046] １以上の実施形態は、窒化ケイ素（SiN）トラップ層の選択的堆積を提供する。１以上の実施形態では、選択的トラップSiN堆積を可能にするために、選択的堆積用の犠牲層（堆積を可能にする層（DEL）とも呼ばれる）が使用される。１以上の実施形態では、トラップ層が、犠牲層、メモリホール（MH）パターニング、MH側からの犠牲層凹ませ、凹部の側面上に堆積可能層（DEL）を形成すること、及びトラップ層の選択的堆積を含む、モールドの堆積によって形成される。１以上の実施形態では、ブロッキング酸化物が、スリット側から犠牲層を除去した後で形成される。堆積を可能にする層（DEL）を、ブロッキング酸化物として使用される酸化物に変換することが可能である。１以上の実施形態では、次いで、高誘電率誘電体層、バリア層、及びワード線（WL）が形成される。
[0047] １以上の実施形態では、トラップ層が、有利なことに、トンネル酸化物とワード線との間のみに閉じ込められる。セル間干渉及び側方拡散は、有利なことに抑制される。１以上の実施形態では、トラップ層の選択的堆積が、有利なことに、トラップ層の形状及び厚さのばらつきを抑制する。
[0048] １以上の実施形態では、金属堆積及び他のプロセスが、隔離された環境（例えば、クラスタプロセスツール）内で実施され得る。したがって、本開示の幾つかの実施形態は、本方法を実施するための関連するプロセスモジュールを有する統合ツールシステムを提供する。
[0049] 図１は、メモリデバイスを形成するための例示的な方法１０のためのフローチャートを示している。当業者は、方法１０が、図示されているプロセスのいずれか又は全てを含み得ることを認識するであろう。更に、個々のプロセスの順序は、幾つかの部分について変更され得る。方法１０は、本開示から逸脱することなく、列挙されたプロセスのいずれかで開始し得る。図１を参照すると、動作１５では、メモリスタックが形成される。動作２０では、ワード線階段が、メモリスタック内に形成される。動作２５では、メモリホールチャネルが、ワード線階段の中にパターニングされる。動作３０では、任意選択的に、第１の層、例えば窒化物層が、メモリホールチャネルを介して凹まされてよい。動作３５では、ポリシリコン層が堆積される。動作４０では、ポリシリコン層が凹まされる。動作４５では、トラップ層が堆積される。動作５０では、ビット線パッドが形成される。動作５５では、メモリ階段がスリットパターニングされる。動作６０では、犠牲層が除去され、置換される。動作６５では、第１の層、例えば窒化物層が除去される。動作７０では、ポリシリコン層が酸化されて、ブロッキング酸化物を形成する。動作７５では、ワード線材料が堆積される。動作８０では、スリットが充填され、動作８５では、ワード線接点が形成される。
[0050] 図２～図２１は、図１の方法１０について示されたプロセスフローの後のメモリデバイス１００の一部分を示している。
[0051] 図２では、本開示の１以上の実施形態による、電子デバイス１００の初期又は開始メモリスタックを示している。幾つかの実施形態では、図２で示されている電子デバイス１００は、図示されているように、層内のベア基板１０２上に形成される。図２の電子デバイスは、基板１０２、共通ソース線１２０、及びメモリスタック１３０から構成されている。
[0052] 基板１０２は、当業者に知られている任意の適切な材料であり得る。本明細書及び添付の特許請求の範囲において使用されるときに、「基板」という用語は、プロセスが行われる表面又は表面の部分を指す。基板に対する言及は、文脈で別様に明示されない限り、基板の一部分のみに対する言及であり得ることも、当業者には理解されよう。更に、基板上への堆積に対する言及は、ベア基板と、１以上の膜又はフィーチャが表面上に堆積又は形成された基板と、の両方を意味し得る。
[0053] 本明細書で使用されるときに、「基板」は、その上で製造プロセス中に膜処理が実行されるところの、任意の基板又は基板上に形成された材料表面のことを指す。例えば、処理が実施され得る基板表面には、用途に応じて、シリコン、酸化ケイ素、ストレインドシリコン、シリコン・オン・インシュレータ（ＳＯＩ：:silicon on insulator）、炭素がドープされた酸化ケイ素、アモルファスシリコン、ドープされたシリコン、ゲルマニウム、ヒ化ガリウム、ガラス、サファイアといった材料、並びに、金属、金属窒化物、金属合金、及びその他の導電性材料といった任意の他の材料が含まれる。基板は、半導体ウエハを含むが、それに限定されるものではない。基板表面を、研磨、エッチング、還元、酸化、ヒドロキシル化、アニール、及び／又はベークするために、基板に前処理プロセスを受けさせてよい。基板自体の表面上で直接膜処理することに加えて、本開示では、開示される任意の膜処理ステップが、以下でより詳細に開示されるように基板上に形成された下層上で実行されてもよい。「基板表面」という用語は、文脈が示すように、そのような下層を含むことが意図されている。したがって、例えば基板表面上に膜／層又は部分的な膜／層が堆積している場合には、新たに堆積した膜／層の露出面が基板表面になる。
[0054] 共通ソース線１２０は、基板１０２上にある。共通ソース線１２０は、半導体層と呼ばれることもある。共通ソース線１２０は、当業者に知られている任意の適切な技法によって形成され得、ポリシリコン（poly-Si）を含むがこれに限定されない任意の適切な材料から作製され得る。幾つかの実施形態では、共通ソース線１２０が、幾つかの異なる導電性材料又は半導体材料を含む。例えば、１以上の実施形態では、図２で示されているように、共通ソース線１２０が、基板１０２上に第１のポリシリコン層１０４を含む。酸化物層１０６が、第１のポリシリコン層１０４上に形成され得る。
[0055] 犠牲層１０８が、酸化物層１０６上に形成されてよく、任意の適切な材料で作製され得る。幾つかの実施形態では、犠牲層１０８が、後のプロセスで除去され、置換される。幾つかの実施形態では、犠牲層１０８が、除去されず、メモリデバイス１００内に残る。この場合、用語「犠牲」は、永久層を含むように拡張された意味を有し、導電層と呼ばれてよい。図示されている一実施形態では、以下で更に説明されるように、犠牲層１０８が、動作６０で除去される。１以上の実施形態では、犠牲層１０８が、隣接する酸化物層１０６に対して選択的に除去され得る材料を含む。第２の酸化物層１０６が、犠牲層１０８の上面上に形成されてよく、その後に、第２のポリシリコン層１０４が、第２の酸化物層１０６上に形成される。
[0056] メモリスタック１３０が、共通ソース線１２０上に形成されている。図示されている一実施形態のメモリスタック１３０は、複数の交互の第１の層１０６と第２の層１１０とを含む。１以上の実施形態では、第１の層１０６が酸化物層を含み、第２の層１１０が窒化物層を含む。幾つかの実施形態では、メモリスタック１３０が、交互の酸化物とポリシリコン（OP）、若しくは交互の酸化物と金属、又は交互の酸化物と犠牲層などのような非置換ゲートを含む。第２の層１１０は、第１の層１０６に対してエッチング選択的な材料を含む。それによって、第２の層１１０は、第１の層１０６に実質的に影響を与えることなしに除去され得る。１以上の実施形態では、第１の層１０６が、酸化ケイ素（SiOx）を含む。１以上の実施形態では、第２の層１１０が窒化ケイ素（SiN）を含む。１以上の実施形態では、第１の層１０６と第２の層１１０が、化学気相堆積（CVD）又は物理的気相堆積（PVD）によって堆積される。
[0057] 個々の交互層は、任意の適切な厚さに形成されてよい。幾つかの実施形態では、各第２の層１１０の厚さが、略等しい。１以上の実施形態では、各第２の層１１０が、第１の第２の層厚さを有する。幾つかの実施形態では、各第１の層１０６の厚さが、略等しい。これ関して使用されるときに、略等しい厚さは、互いに＋／－５％以内である。幾つかの実施形態では、シリコン層（図示せず）が、第２の層１１０と第１の層１０６との間に形成される。シリコン層の厚さは、第２の層１１０又は第１の層１０６の厚さと比較して、比較的薄くてよい。１以上の実施形態では、第１の層１０６が、約１nm、約３nm、約５nm、約７nm、約１０nm、約１２nm、約１５nm、約１７nm、約２０nm、約２２nm、約２５nm、約２７nm、及び約３０nmを含む、約０．５nmから約３０nmの範囲の厚さを有する。１以上の実施形態では、第１の層１０６が、約０．５から約４０nmの範囲の厚さを有する。１以上の実施形態では、第２の層１１０が、約１nm、約３nm、約５nm、約７nm、約１０nm、約１２nm、約１５nm、約１７nm、約２０nm、約２２nm、約２５nm、約２７nm、及び約３０nmを含む、約０．５nmから約３０nmの範囲の厚さを有する。１以上の実施形態では、第２の層１１０が、約０．５から約４０nmの範囲の厚さを有する。
[0058] 図３を参照すると、方法１０の動作２０では、階段構成１３１が生成される。マスク層１４０が、メモリスタック１３０の上面上に堆積される。マスク層１４０は、当業者に知られている任意の適切な材料を含んでよい。１以上の実施形態では、マスク層１４０が窒化物を含む。
[0059] １以上の実施形態では、階段構成１３１が、第１の層１０６の上面１３５を露出させる。上面１３５は、以下で説明されるように、ワード線接点が形成されるためのスペースを提供するために使用され得る。階段構成１３１の外側のスペースを占めるように、適切な充填材料１３７が堆積され得る。当業者によって理解されるように、適切な充填材料１３７は、隣接するワード線間の電気的短絡を防止する任意の材料であり得る。階段構成１３１では、各ワード線が、下のワード線よりも小さい幅（図では左から右に示されている）を有する。「上」及び「下」のような相対的用語の使用は、本開示の範囲を空間内の物理的配向に限定するものとして解釈されるべきではない。
[0060] 図４Ａ及び図４Ｂを参照すると、動作２５では、メモリホールチャネル１５０が、メモリスタック１３０を貫通して開かれる。幾つかの実施形態では、メモリホールチャネル１５０を開くことが、マスク層１４０、メモリスタック１３０、共通ソース線１２０を貫通して、基板１０２の中へエッチングすることを含む。領域１０３の拡大図である図４Ｂを参照すると、メモリホールチャネル１５０は、メモリスタック１３０を貫通して延在する側壁を有し、第２の層１１０の表面１３８及び第１の層１０６の表面１３９を露出させている。
[0061] 犠牲層１０８が、メモリホールチャネル１５０の側壁として露出された表面１２２を有する。メモリホールチャネル１５０は、基板１０２の中にある距離だけ延在する。それによって、メモリホールチャネル１５０の側壁面１１２及び下部１１４が、基板１０２内に形成される。メモリホールチャネル１５０の下部１１４は、基板１０２の厚さの範囲内の任意の箇所において形成され得る。幾つかの実施形態では、メモリホールチャネル１５０が、基板１０２の厚さの約１０％から約９０％の範囲、若しくは約２０％から約８０％の範囲、若しくは約３０％から約７０％の範囲、又は約４０％から約６０％の範囲で、基板１０２の中にある厚さだけ延在する。幾つかの実施形態では、メモリホールチャネル１５０が、基板１０２の厚さの１０％、２０％、３０％、４０％、５０％、６０％、７０％、又は８０％以上、基板１０２の中にある距離だけ延在する。
[0062] 図５Ａは、動作３０を示している。動作３０では、凹状領域１５２を形成するために、第２の層１１０、例えば窒化物層が、メモリホールチャネル１５０を介して選択的に凹まされる。図５Ｂは、図５Ａの領域１０３の拡大図である。１以上の実施形態では、酸素（O2）及び三フッ化窒素（NF3）を含むプロセスガスから遠隔プラズマを介して生成された反応種を使用して、第２の層１１０、例えば窒化物層が、開口部１５０を介して凹まされる。他の複数の実施形態では、熱リン（HP）を使用して、第２の層１１０、例えば窒化物層が、開口部１５０を介して凹まされる。
[0063] 図６Ａ及び図６Ｂは、動作３５を示している。動作３５では、凹状領域１５２を充填するために、ポリシリコン層１５４がメモリホール１５０内に堆積される。図６Ｂは、領域１０３の拡大図である。ポリシリコン層１５４は、原子層堆積（ALD）又は化学気相堆積（CVD）を含むがそれらに限定されない、当業者に知られている任意の適切な手段によって堆積されてよい。幾つかの実施形態では、ポリシリコン層１５４がまた、堆積を可能にする層（DEL）とも呼ばれてよい。
[0064] 図７Ａ及び図７Ｂは、動作４０を示している。動作４０では、凹状領域１５５を形成するために、ポリシリコン層１５４が凹まされる。図７Ｂは、領域１０３の拡大図である。ポリシリコン層１５４は、メモリホールチャネル１５０の側壁面１１２及び下部１１４から除去される。
[0065] 図８Ａ及び図８Ｂは、動作４５を示している。動作４５では、凹状領域１５５内のポリシリコン層１５４上に、ならびに共通ソース線１２０の犠牲層１０８及び酸化物層１０４の側壁面１１２上に、並びにメモリホール１５０の下面１１４上に、トラップ層１５６が選択的に堆積される。図８Ｂは、領域１０３の拡大図である。１以上の実施形態では、トラップ層１５６が、当業者に知られている任意の適切な材料を含んでよい。幾つかの実施形態では、トラップ層１５６が、窒化ケイ素（SiN）を含む。１以上の実施形態では、トラップ層１５６が、水素終端ポリシリコン層１５４上に原子層選択的堆積によって堆積される。１以上の実施形態では、トラップ層１５６が、ジクロロシラン（SiH2Cl2）及びアンモニア（NH3）の交互供給によって堆積される。理論に拘束されることを意図するものではないが、トラップ層１５６は、第１の層１０６の表面上にSi-Hx及びN-Hy結合が存在しないので、有利なことに、ポリシリコン層１５４の水素終端表面上にのみ形成され、第１の層１０６の側壁面上には形成されないと考えられる。１以上の実施形態では、トラップ層１５６が、アンモニア（NH3）プラズマを使用して形成されたトラップ層と比較して、改善された膜品質を有する。
[0066] 図９Ａ及び図９Ｂは、動作５０を示している。動作５０では、トラップ層１５６に隣接するメモリホールチャネル１５０の中に、遷移層が共形に堆積される。図９Ｂは、領域１０３の拡大図である。トランジスタ層が、当業者に知られている任意の適切な技法によって形成され得る。幾つかの実施形態では、トランジスタ層が、共形堆積プロセスによって形成される。幾つかの実施形態では、トランジスタ層が、原子層堆積又は化学気相堆積のうちの１以上によって形成される。
[0067] １以上の実施形態では、トランジスタ層の堆積が、実質的に共形である。本明細書で使用されるときに、「実質的に共形」である層は、厚さが全体にわたって（例えば、メモリホールチャネル１５０の側壁の上側、中間部、及び下側上、並びにメモリホールチャネル１５０の下部上）略同じである層を指す。実質的に共形である層は、厚さが約５％、２％、１％、又は０．５％以下だけ変化する。
[0068] 領域１０３の拡大図である図９Ｂを参照すると、１以上の実施形態では、トランジスタ層が、メモリホールチャネル１５０内の、トンネル酸化物層１５８、及びトンネル酸化物１５８上のポリシリコンチャネル層１６０を含む。１以上の実施形態では、トンネル酸化物層１５８及びポリシリコンチャネル層１６０が、メモリホールチャネル１５０内で、メモリホールチャネル１５０の側壁上又はトラップ層１５６上に堆積される。
[0069] トンネル酸化物層１５８及びポリシリコンチャネル層１６０は、例えば、メモリホールチャネル１５０の寸法に応じて、任意の適切な厚さを有し得る。幾つかの実施形態では、ポリシリコン層１６０が、約０．５nmから約５０nmの範囲、若しくは約０．７５nmから約３５nmの範囲、又は約１nmから約２０nmの範囲の厚さを有する。幾つかの実施形態では、ポリシリコン層１６０が連続膜である。１以上の実施形態では、ポリシリコン層１６０が、トンネル酸化物層１５８上に共形堆積で形成され、ポリシリコン層１６０は、約１nmから約２０nmの範囲の厚さを有する。１以上の実施形態では、次いで、メモリホールチャネル１５０が、誘電材料１６２で充填される。誘電材料１６２は、当業者に知られている任意の適切な誘電材料を含んでよい。本明細書で使用されるときに、「誘電材料」という用語は、電界内で分極し得る電気絶縁体を指す。幾つかの実施形態では、誘電材料１６２が、酸化物、炭素がドープされた酸化物、二酸化ケイ素（SiO2）、多孔性二酸化ケイ素（SiO2）、二酸化ケイ素（SiO2）、窒化ケイ素（SiN）、二酸化ケイ素／窒化ケイ素、炭化物（carbide）、酸炭化物（oxycarbide）、窒化物、酸窒化物（oxynitride）、酸炭窒化物（oxycarbonitride）、ポリマー、リンケイ酸塩ガラス、フッ化ケイ酸塩（SiOF）ガラス、又は有機ケイ酸塩ガラス（SiOCH）のうちの１以上を含む。
[0070] 図１０Ａ～図１０Ｃは、方法１０の動作５５を示している。動作５５では、ビット線パッド１６４が、マスク層１４０内に形成される。ビット線パッド１６４は、ポリシリコンを含むがこれに限定されない、当業者に知られている任意の適切な材料であり得る。
[0071] 領域１６５の拡大図である図１０Ｂを参照すると、１以上の実施形態では、セル１６５が、トンネル酸化物層１５８、ポリシリコン層１６０、及び誘電材料１６２で充填されたメモリホール１５０に隣接して、ポリシリコン層１５４及びトラップ層１５６を含む。
[0072] 領域１６７の拡大図である図１０Ｃを参照すると、１以上の実施形態では、メモリホールの下部領域は、メモリホール１５０の下部をライニングするトラップ層１５６を含み、トンネル酸化物層１５８は、トラップ層１５６に隣接し、ポリシリコン層１６０は、トンネル酸化物層上にあり、誘電材料１６２は、メモリホール１５０を充填する。
[0073] 図１１は、方法１０の動作５５を示している。動作５５では、層間誘電体１４１が、マスク層１４０及びビット線パッド１６４の上面上に堆積される。層間誘電体（ILD）１４１は、当業者に知られている任意の適切な技法によって堆積されてよい。層間誘電体１４１は、当業者に知られている任意の適切な材料を含んでよい。１以上の実施形態では、層間誘電体１４１が、非限定的に、例えば、二酸化ケイ素、酸化ケイ素、炭素がドープされた酸化物（「CDO」）、例えば、炭素がドープされた二酸化ケイ素、多孔性二酸化ケイ素（SiO2）、窒化ケイ素（SiN）、又はそれらの任意の組合せなどの材料を含む、低誘電率誘電体である。「酸化ケイ素」という用語は、層間誘電体１４１を説明するために使用されてよいが、当業者は、本開示が特定の化学量論に限定されないことを認識するだろう。例えば、「酸化ケイ素」と「二酸化ケイ素」という用語は、両方とも、任意の適切な化学量論的比率にあるシリコンと酸素を有する材料を説明するために使用されてよい。同じことが本開示で列挙される他の材料、例えば、窒化ケイ素、酸窒化ケイ素、酸化アルミニウム、酸化ジルコニウムなどにも当てはまる。
[0074] 図１１を参照すると、方法１０の動作５５では、メモリスタック１３０がスリットパターニングされて、層間誘電体１４１の上面から共通ソース線１２０の犠牲層１０８に延在するスリットパターン開口部１７０を形成する。
[0075] 図１２は、スペーサ材料１７２が、スリットパターン開口部１７０内に堆積され、次いで、スペーサ材料１７２が、スリットパターン開口部１７０の側壁上に形成されるようにエッチングバックされることを示している。スペーサ材料１７２は、当業者に知られている任意の適切な材料を含んでよい。１以上の実施形態では、スペーサ材料１７２がポリシリコンを含む。
[0076] 図１３は、方法１０の動作６０を示している。動作６０では、犠牲層１０８、及び共通ソース線１２０内の犠牲層１０８に直接隣接する酸化物層１０６が除去される。犠牲層１０８は、選択的エッチングや熱リン酸などを含むがこれらに限定されない、当業者に知られている任意の適切な技法によって除去され得る。
[0077] 図１４は、共通ソース線１２０の接点上に露出されているポリシリコンチャネル１６０を示している。共通ソース線１２０の接点領域におけるトラップ層１５６及びトンネル酸化物層１５８を除去することにより、ポリシリコンチャネル１６０が露出される。
[0078] 図１５は、方法１０の動作６０を示している。動作６０では、共通ソース線が、ポリシリコン層１７６で充填される。ポリシリコン層１７６は、ドープされても又はドープされなくてもよい。
[0079] 図１６は、スリットパターン開口部１７０からのスペーサ材料１７２の除去を示している。スペーサ材料１７２は、当業者に知られている任意の適切な手段によって除去されてよい。１以上の実施形態では、スペーサ材料１７２が、等方性エッチングプロセス（例えば、水酸化テトラメチルアンモニウム（TMAH）などを使用する湿式エッチング）によって除去される。
[0080] 図１７は、方法１０の動作６５を示している。動作６５では、第２の層（例えば、窒化物）１１０のうちの１以上が除去されて開口部１７７を形成する。
[0081] 図１８は、動作７０を示している。動作７０では、第２の層１１０、例えば窒化物層のうちの１以上を除去することにおいて、第２の層１１０、例えば窒化物層の第１の側が、スリットパターン開口部１７０に露出され、第２の層１１０、例えば窒化物層の第１の側が、スリットパターン開口部１７０を介して酸化剤に曝露されて、ブロッキング酸化物層１７８を形成する。
[0082] 図１９は、方法１０の動作７５を示している。動作７５では、ワード線が形成される。ワード線は、酸化物層１８０、バリア層１８２、及びワード線金属１８４のうちの１以上を含む。酸化物層１８０は、当業者に知られている任意の適切な材料を含んでよい。１以上の実施形態では、酸化物層が、酸化アルミニウムを含む。バリア層１８２は、当業者に知られている任意の適切な材料を含んでよい。１以上の実施形態では、バリア層１８２が、窒化チタン（TiN）や窒化タンタル（TaN）などのうちの１以上を含む。１以上の実施形態では、ワード線金属１８２が、銅（Cu）、コバルト（Co）、タングステン（W）、アルミニウム（Al）、ルテニウム（Ru）、イリジウム（Ir）、モリブデン（Mo）、白金（Pt）、タンタル（Ta）、チタン（Ti）、又はロジウム（Rh）のうちの１以上を含む、バルク金属を含む。１以上の実施形態では、ワード線金属１８４がタングステン（W）を含む。他の実施形態では、ワード線金属１８４がルテニウム（Ru）を含む。
[0083] 図２０Ａ～図２０Ｃは、方法１０の動作８０を示している。動作８０では、スリットパターン開口部１７０が、充填材料１８６で充填される。図２０Ｂは、領域１８５の拡大図である。図２０Ｃは、領域１８７の拡大図である。充填材料１８６は、当業者に知られている任意の適切な材料であってよい。１以上の実施形態では、充填材料１８６が、誘電材料又は導電性材料のうちの１以上を含む。本明細書で使用されるときに、用語「誘電材料」は、電界内で分極し得る電気絶縁体である材料の層を指す。１以上の実施形態では、誘電材料が、酸化物、炭素がドープされた酸化物、酸化ケイ素（SiOx）、多孔性二酸化ケイ素（SiO2）、窒化ケイ素（SiN）、酸化ケイ素／窒化ケイ素、炭化物、酸炭化物、窒化物、酸窒化物、酸炭窒化物、ポリマー、リンケイ酸塩ガラス、フルオロケイ酸塩（SiOF）ガラス、又は有機ケイ酸塩ガラス（SiOCH）のうちの１以上を含む。
[0084] １以上の実施形態では、トラップ層１５６が、有利なことに、ブロッキング酸化物１７８とワード線との間のみに閉じ込められる。セル間干渉及び側方拡散は、有利なことに抑制される。１以上の実施形態では、トラップ層１５６の選択的堆積が、有利なことに、トラップ層１５６の形状及び厚さのばらつきを抑制する。
[0085] 図２１は、方法１０の動作８５を示している。動作８５では、ワード線（W／L）接点が形成される。ワード線接点２３５は、ワード線のうちの１つにおいて終端するのに十分な距離だけメモリスタック１３０を通って延在する。１以上の実施形態では、ワード線接点２３５が、当業者に知られている任意の適切な材料を含み得る。１以上の実施形態では、ワード線接点２３５が、金属、金属シリサイド、ポリシリコン、アモルファスシリコン、又はEPIシリコンのうちの１以上を含む。１以上の実施形態では、ワード線接点が、接触抵抗を低減させるために、Ｎ型ドーパント又はＰ型ドーパントのいずれかによってドープされる。１以上の実施形態では、ワード線接点２３５の金属が、銅（Cu）、コバルト（Co）、タングステン（W）、チタン（Ti）、モリブデン（Mo）、ニッケル（Ni）、ルテニウム（Ru）、銀（Ag）、金（Au）、イリジウム（Ir）、タンタル（Ta）、又は白金（Pt）のうちの１以上から選択される。
[0086] １以上の実施形態では、電子デバイスを形成する方法が、交互の第２の層と第１の層とを含む膜スタックから１以上の第１の層を除去することを含む。第１の層は、第１の層の第１の側から除去されて、ポリシリコン層を含む１以上の膜によって第２の側が境界付けられた開口部を残す。開口部は、第１の厚さを有する。該方法は更に、開口部の厚さを第１の厚さから第２の厚さに増加し、第２の層の厚さを第１の第２の層の厚さよりも小さい第２の酸化物層の厚さに低減させるために、開口部を介して隣接する第２の層を調整（trimming）すること、及び、開口部内にワード線置換材料を堆積させることを含む。
[0087] 本開示の更なる実施形態は、図２２で示されているように、説明されるメモリデバイスの形成及び方法のための処理ツール９００を対象とする。
[0088] クラスタツール９００は、複数の側面を有する少なくとも１つの中央移送ステーション９２１、９３１を含む。ロボット９２５、９３５が、中央移送ステーション９２１、９３１内に配置され、ロボットブレード及びウエハを複数の側面の各々に移動させるように構成されている。
[0089] クラスタツール９００は、中央移送ステーションに接続された、プロセスステーションとも呼ばれる複数の処理チャンバ９０２、９０４、９０６、９０８、９１０、９１２、９１４、９１６、及び９１８を備える。様々な処理チャンバは、隣接する処理ステーションから隔離された別個の処理領域を提供する。処理チャンバは、非限定的に、予洗浄チャンバ、バッファチャンバ、（１以上の）移送スペース、ウエハ配向器／ガス抜きチャンバ、低温冷却チャンバ、堆積チャンバ、アニーリングチャンバ、エッチングチャンバ、選択酸化チャンバ、酸化物層薄化チャンバ、又はワード線堆積チャンバを含む、任意の適切なチャンバであり得る。プロセスチャンバ及び構成要素の特定の配置は、クラスタツールに応じて変更することができ、本開示の範囲を限定するものとして解釈されるべきではない。
[0090] 幾つかの実施形態では、クラスタツール９００が、酸化物層薄化チャンバを含む。幾つかの実施形態の酸化物層薄化チャンバは、１以上のフッ素系ドライクリーニングチャンバを備える。幾つかの実施形態では、クラスタツール９００が、中央移送ステーションに接続された予洗浄チャンバを含む。
[0091] 図２２で示されている実施形態では、ファクトリインターフェース９５０が、クラスタツール９００の前面に接続されている。ファクトリインターフェース９５０は、ファクトリインターフェース９５０の前面９５１上にローディングチャンバ９５４及びアンローディングチャンバ９５６を含む。ローディングチャンバ９５４が左側に示され、アンローディングチャンバ９５６が右側に示されているが、当業者は、これが１つの可能な構成の単なる典型に過ぎないことを理解するだろう。
[0092] ローディングチャンバ９５４及びアンローディングチャンバ９５６のサイズ及び形状は、例えば、クラスタツール９００内で処理される基板に応じて変更され得る。図示されている実施形態では、ローディングチャンバ９５４及びアンローディングチャンバ９５６が、複数のウエハがカセット内に配置されたウエハカセットを保持するようにサイズ決定される。
[0093] ロボット９５２が、ファクトリインターフェース９５０内にあり、ローディングチャンバ９５４とアンローディングチャンバ９５６との間を移動することができる。ロボット９５２は、ファクトリインターフェース９５０を通して、ローディングチャンバ９５４内のカセットからロードロックチャンバ９６０までウエハを移送可能である。また、ロボット９５２は、ファクトリインターフェース９５０を通してロードロックチャンバ９６２からアンローディングチャンバ９５６内のカセットまでウエハを移送可能である。当業者には理解されるように、ファクトリインターフェース９５０は、複数のロボット９５２を有することができる。例えば、ファクトリインターフェース９５０は、ローディングチャンバ９５４とロードロックチャンバ９６０との間でウエハを移送する第１のロボットと、ロードロックチャンバ９６２とアンローディングチャンバ９５６との間でウエハを移送する第２のロボットとを有してよい。
[0094] 図示されているクラスタツール９００は、第１のセクション９２０及び第２のセクション９３０を有する。第１のセクション９２０は、ロードロックチャンバ９６０、９６２を通してファクトリインターフェース９５０に接続される。第１のセクション９２０は、少なくとも１つのロボット９２５が内部に配置された第１の移送チャンバ９２１を含む。ロボット９２５は、ロボット式ウエハ移送機構とも呼ばれる。第１の移送チャンバ９２１は、ロードロックチャンバ９６０、９６２、処理チャンバ９０２、９０４、９１６、９１８、及びバッファチャンバ９２２、９２４に対して中央に位置付けられている。幾つかの実施形態のロボット９２５は、一度に複数のウエハを独立して移動させることができるマルチアームロボットである。幾つかの実施形態では、第１の移送チャンバ９２１が、複数のロボット式ウエハ移送機構を備える。第１の移送チャンバ９２１内のロボット９２５は、第１の移送チャンバ９２１の周囲のチャンバ間でウエハを移動させるように構成される。個々のウエハは、第１のロボット式機構の遠位端に位置付けられたウエハ移送ブレード上に担持される。
[0095] 第１のセクション９２０内のウエハを処理した後で、ウエハは、通過チャンバを通して第２のセクション９３０まで移動し得る。例えば、チャンバ９２２、９２４は、単方向又は双方向の通過チャンバであり得る。通過チャンバ９２２、９２４は、例えば、第２のセクション９３０における処理前に、ウエハを低温冷却するために使用することができ、又は第１のセクション９２０に戻る前にウエハ冷却又は後処理を可能にする。
[0096] システムコントローラ９９０は、第１のロボット９２５、第２のロボット９３５、第１の複数の処理チャンバ９０２、９０４、９１６、９１８、及び第２の複数の処理チャンバ９０６、９０８、９１０、９１２、９１４と通信する。システムコントローラ９９０は、処理チャンバ及びロボットを制御することができる任意の適切な構成要素であり得る。例えば、システムコントローラ９９０は、中央処理装置、メモリ、適切な回路、及びストレージを含む、コンピュータであり得る。
[0097] プロセスは、概して、プロセッサによって実行されたときに、プロセスチャンバに本開示のプロセスを実行させるソフトウェアルーチンとして、システムコントローラ９９０のメモリ内に記憶され得る。ソフトウェアルーチンはまた、プロセッサによって制御されるハードウェアから遠隔に位置付けられた第２のプロセッサ（図示せず）によって、記憶及び／又は実行することもできる。本開示の方法の一部又は全部をハードウェア内で実行することもできる。したがって、プロセスは、ソフトウェア内に実装され、コンピュータシステムを使用して、例えば、特定用途向け集積回路若しくは他の種類のハードウェア実施態様としての、又はソフトウェアとハードウェアとの組み合わせとしてのハードウェア内で実行され得る。ソフトウェアルーチンは、プロセッサよって実行されたときに、汎用コンピュータを、プロセスが実行されるようにチャンバ動作を制御する専用コンピュータ（コントローラ）に変換する。
[0098] 幾つかの実施形態では、システムコントローラ９９０が、水素（H2）ガス及び酸素（O2）ガスの雰囲気中、大気圧で約４００℃から約９００℃の範囲の温度で、選択的堆積チャンバを制御して、トラップ層をウエハ上に選択的に堆積させる構成を有する。
[0099] 一実施形態では、処理ツールが、ウエハを移動させるように構成されたロボットを備える中央移送ステーション、複数のプロセスステーションであって、各プロセスステーションが、中央移送ステーションに接続され、隣接するプロセスステーションの処理領域から分離された処理領域を提供する、トラップ層選択堆積チャンバを備える複数のプロセスステーション、並びに、中央移送ステーション及び複数のプロセスステーションに接続されたコントローラであって、ロボットを起動して、ウエハをプロセスステーション間で移動させ、プロセスステーションの各々において行われるプロセスを制御するように構成されたコントローラを含む。
[00100] 本明細書で説明される材料及び方法を説明する文脈において（殊に、以下の特許請求の範囲の文脈において）、用語「１つの（ａ）」及び「１つの（ａｎ）」並びに「その（ｔｈｅ）」と、類似の指示物の使用は、本明細書でその逆が示されているか又は明らかに文脈から矛盾する場合を除いて、単数と複数の両方をカバーすると解釈される。本明細書での値の範囲の列挙は、本明細書で特に明記しない限り、範囲内に入る各個別の値を個別に参照する略記法として機能することを単に意図しており、各個別の値は、本明細書で個別に引用されているかのように明細書に組み込まれる。本明細書で説明される全ての方法は、本明細書でその逆が示されているか又はさもなければ文脈から明らかに矛盾しない限り、任意の適切な順序で実行されてよい。本明細書で提供されている任意の及び全ての実施例又は例示的な言葉（例えば、「などの」）の使用は、単に材料及び方法をより良く説明することを意図したものであり、特に請求されない限り、範囲を限定しない。明細書中の言葉は、開示された材料及び方法の実施に不可欠であると主張されていない要素を示すと解釈されるべきではない。
[00101] この明細書全体を通じて、「一実施形態（one embodiment）」、「特定の実施形態（certain embodiments）」、「１以上の実施形態（one or more embodiments）」、又は「実施形態（an embodiment）」に対する言及は、実施形態に関連して説明されている特定のフィーチャ、構造、材料、又は特性が、本開示の少なくとも１つの実施形態に含まれることを意味する。故に、この明細書全体の様々な箇所での「１以上の実施形態で」、「特定の実施形態で」、「一実施形態で」、又は「実施形態で」などの表現は、必ずしも、本開示の同一の実施形態に言及するものではない。更に、特定の特徴、構造、材料、又は特質は、１以上の実施形態において、任意の適切なやり方で組み合わされ得る。
[00102] 本明細書の開示は特定の実施形態を参照して説明されているが、これらの実施形態は、本開示の原理及び用途の例示にすぎないことを理解されたい。本開示の精神及び範囲から逸脱することなく、本開示の方法及び装置に対して様々な改変及び変形を行い得ることが、当業者には明らかになろう。したがって、本発明は、添付の特許請求の範囲及びその均等物の範囲内にある修正及び変形を含むことが意図されている。

Claims (20)

  1. 電子デバイスを形成する方法であって、
    第１の材料層と第２の材料層との交互層を含むメモリスタック内に開口部を形成することであって、前記メモリスタックは共通ソース線上にある、開口部を形成すること、
    第１の凹状領域を形成するために、前記開口部を介して前記第２の材料層を凹ませること、
    前記第１の凹状領域の表面上に、堆積を可能にする層（DEL）を形成すること、
    第２の凹状領域を形成するために、前記堆積を可能にする層（DEL）を凹ませること、及び
    前記第２の凹状領域内にトラップ層を選択的に堆積させることを含む、方法。
  2. 前記第１の材料層は酸化物層を含み、前記第２の材料層は窒化物層を含む、請求項１に記載の方法。
  3. 前記第１の層は酸化ケイ素を含み、前記第２の層は窒化ケイ素を含む、請求項２に記載の方法。
  4. 前記トラップ層は窒化ケイ素を含み、前記堆積を可能にする層（DEL）はポリシリコンを含む、請求項１に記載の方法。
  5. 前記開口部内の前記トラップ層上に１以上のトランジスタ層を堆積させることを更に含む、請求項１に記載の方法。
  6. 前記トランジスタ層は、トンネル酸化物層、ポリシリコンチャネル層、及び誘電材料のうちの１以上を含む、請求項５に記載の方法。
  7. 前記トランジスタ層上にビット線パッドを形成することを更に含む、請求項５に記載の方法。
  8. 前記メモリスタックを貫通するスリットパターン開口部を形成することを更に含む、請求項５に記載の方法。
  9. 前記スリットパターン開口部内にスペーサ材料を形成することを更に含む、請求項８に記載の方法。
  10. 前記共通ソース線は、犠牲層、酸化物層、及びポリシリコン層のうちの１以上を含む、請求項９に記載の方法。
  11. 共通ソース線開口部を形成するために前記犠牲層を除去し、前記共通ソース線開口部内で前記ポリシリコンチャネル層を露出させることを更に含む、請求項１０に記載の方法。
  12. 前記共通ソース線開口部を充填すること、
    前記スペーサ材料を除去すること、
    前記第２の材料層を除去すること、及び
    ブロッキング酸化物層を形成するために、前記ポリシリコン層を酸化することを更に含む、請求項１１に記載の方法。
  13. ワード線を形成し、前記スリットパターン開口部を充填材料で充填することを更に含む、請求項１２に記載の方法。
  14. 前記ワード線は、酸化物層、バリア層、及びワード線金属のうちの１以上を含む、請求項１３に記載の方法。
  15. 前記ワード線と電気的に通じているワード線接点を形成することを更に含む、請求項１３に記載の方法。
  16. 不揮発性メモリデバイスであって、
    メモリセル及びメモリホールを備えるメモリスタックを含み、
    前記メモリセルは、ゲート、チャネル層、及び前記ゲートと前記チャネル層との間に閉じ込められたトラップ層を含み、
    前記メモリホールは、メモリスタックを貫通して延在し、第１の部分及び第２の部分を有し、前記第２の部分は共通ソース層を含み、前記トラップ層は、前記共通ソース層の側壁上にある、デバイス。
  17. 前記トラップ層は窒化ケイ素を含む、請求項１６に記載のデバイス。
  18. 前記メモリスタックは、交互の第１の材料層とワード線とを含む、請求項１６に記載のデバイス。
  19. 前記第１の材料層は、酸化物層を含み、前記ワード線は、酸化物、バリア材料、及びワード線金属のうちの１以上を含む、請求項１８に記載のデバイス。
  20. ウエハを移動させるように構成されたロボットを備える中央移送ステーション、
    複数のプロセスステーションであって、各プロセスステーションが、前記中央移送ステーションに接続され、隣接するプロセスステーションの処理領域から分離された処理領域を提供する、トラップ層選択的堆積チャンバを備える複数のプロセスステーション、並びに
    前記中央移送ステーション及び前記複数のプロセスステーションに接続されたコントローラであって、前記複数のプロセスステーション間で前記ウエハを移動させるように前記ロボットを起動し、前記複数のプロセスステーションの各々において行われるプロセスを制御するように構成されたコントローラを備える、処理ツール。
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