KR20210094636A - 3d nand 애플리케이션들을 위한 메모리 셀 제작 - Google Patents

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KR20210094636A
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KR
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layer
substrate
film stack
opening
memory device
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KR1020217020153A
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창석 강
도모히코 기타지마
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어플라이드 머티어리얼스, 인코포레이티드
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Abstract

본 개시내용의 실시예들은 3차원(3D) 적층형 메모리 셀 반도체 디바이스들을 제조하기 위해 정확한 프로파일들 및 치수 제어에 따라 계단형 구조들을 형성하기 위한 장치 및 방법을 제공한다. 일 실시예에서, 메모리 셀 디바이스는 기판 상에 수평으로 형성된 유전체 층들과 전도성 구조들의 교대 쌍들을 포함하는 막 적층물, 및 막 적층물에 형성된 개구를 포함하며, 개구는 금속 유전체 층, 다층 구조 및 중심 충전 층으로 충전되고, 개구 내의 금속 유전체 층은 전도성 구조와 계면 결합된다.

Description

3D NAND 애플리케이션들을 위한 메모리 셀 제작
[0001] 본 개시내용의 실시예들은 일반적으로 수직형 메모리 셀 반도체 디바이스를 제조하는 방법들에 관한 것으로, 보다 구체적으로는 반도체 제조 애플리케이션들을 위한 계단형 구조들을 갖는 수직형 메모리 셀 반도체 디바이스를 제조하는 방법들에 관한 것이다.
[0002] 1/2 미크론 이하 및 더 작은 피처들을 신뢰성 있게 생산하는 것은 반도체 디바이스들의 차세대 VLSI(very large scale integration) 및 ULSI(ultra large-scale integration)에 대한 핵심 기술 과제들 중 하나이다. 그러나 회로 기술이 한계들에 부딪힘에 따라, VLSI 및 ULSI 상호 연결 기술의 축소 치수들은 프로세싱 능력들에 추가 요구들을 부과하였다. 기판 상의 게이트 구조들의 신뢰성 있는 형성은 VLSI 및 ULSI 성공에 그리고 개개의 기판들 및 다이의 회로 밀도 및 품질을 향상시키기 위한 지속적인 노력에 중요하다.
[0003] 포토레지스트 층과 같은 패터닝된 마스크는 일반적으로 에칭 프로세스에 의해 기판 상에 게이트 구조, STI(shallow trench isolation), 바이트 라인들 등과 같은 구조들을 형성하는 데 사용된다. 패터닝된 마스크는 종래 방식으로는 리소그래피 프로세스를 사용하여 원하는 임계 치수들을 갖는 패턴을 포토레지스트 층에 광학적으로 전사함으로써 제작된다. 그런 다음, 포토레지스트 층이 현상되어 포토레지스트의 원하지 않는 부분을 제거함으로써, 나머지 포토레지스트에 개구들을 생성한다.
[0004] 차세대 디바이스들 및 구조들의 제작을 가능하게 하기 위해, 트랜지스터들의 성능을 향상시키는 데 반도체 메모리 칩들의 3차원(3D: three dimensional) 적층이 흔히 이용된다. 종래의 2차원 대신 3차원으로 트랜지스터들을 배열함으로써, 다수의 트랜지스터들이 서로 매우 가깝게 IC(integrated circuit)들에 배치될 수 있다. 반도체 칩들의 3차원(3D) 적층은 배선 길이들을 줄이고 배선 지연을 낮게 유지한다. 반도체 칩들의 3차원(3D) 적층을 제조할 때는, 여러 개의 상호 연결 구조들이 위에 배치되어 고밀도의 수직 트랜지스터 디바이스들을 형성할 수 있게 하는 데 계단형 구조들이 종종 이용된다.
[0005] 기판 상에 배치된 막 적층물에 계단형 구조들을 형성할 때, 포토레지스트 트리밍(trimming) 프로세스와 함께 에칭 프로세스가 반복적으로 수행되어, 순차적으로 트리밍된 포토레지스트 층을 에칭 마스크들로서 이용해 막 적층물을 에칭한다. 도 1a에 도시된 예시적인 실시예에서, (도시되지 않은) 트리밍된 포토레지스트 층은 반도체 디바이스(100)를 형성하기 위해, 기판(104) 상에 배치된 막 적층물(120)로 구조들을 전사하여 기판(104) 상에 계단형 구조들(110)을 형성하는 에칭 마스크 층의 역할을 할 수 있다. 막 적층물(120)은 통상적으로 도 1b에 도시된 바와 같이, 전도성 층들 또는 절연 층들인 (120a1, 120b1, 120a2, 120b2, ……, 120a5, 120b5로서 도시된) 층들(120a, 120b)의 교대 층들을 포함한다. 에칭 동안, 포토레지스트 층은 서로 다른 폭들을 갖는 계단형 구조들(110)을 형성하기 위한 에칭 마스크의 역할을 하면서 서로 다른 치수들로 순차적으로 트리밍된다.
[0006] 기판(104) 상에 계단형 구조들(110)을 제조하는 동안, 계단형 구조들(110)에 형성된 각각의 계단은 도 1a 및 도 1b에 도시된 바와 같이, 채널들(125)(예컨대, 개구들)이 위에 형성될 수 있게 하도록 각각의 의도한 폭을 갖는다. 더 높은 디바이스 성능이 요구되는 일부 실시예들에서, 서로 다른 재료들의 교대 층들(120a, 120b)이 이용될 수 있다. 예를 들어, 더 높은 전기 이동성의 디바이스 성능이 요구되는 경우, 계단형 구조들(110)에 금속 전도성 재료가 종종 이용된다. 일례로, 교대 층들(120a, 120b) 중 (도 1b에 120b1,……,120b5로 도시된) 제2 층(120b)은 도 1c에 도시된 바와 같이, 계단형 구조들(110)로부터 제거되고 금속 함유 층(150)으로 대체되어 디바이스(100)의 전기적 성능을 향상시킬 수 있다. 그러나 도 1c에 도시된 바와 같이, 계단형 구조들(110)로부터 (도 1b에 120b1,……,120b5로 도시된) 원래의 제2 층(120b)을 제거하여 금속 함유 층(150)으로 대체 또는 삽입할 때, 금속 함유 층(150) 사이의 계면(130)에서의 선택적 에칭으로 인해 계면에서 잔류물들 및/또는 표면 거칠기(152)가 종종 발견되며, 따라서 계면(130)에서 불량한 전기 접촉을 생성하여, 결국 디바이스 고장 또는 전기적 성능 저하로 이어진다.
[0007] 따라서 반도체 디바이스들의 3차원(3D) 적층에 대한 정확한 프로파일들 및 치수 제어에 따라 계단형 구조들을 형성하기 위한 개선된 방법들 및 장치가 필요하다.
[0008] 본 개시내용의 실시예들은 3차원(3D) 적층형 메모리 셀 반도체 디바이스들을 제조하기 위해 정확한 프로파일들 및 치수 제어에 따라 계단형 구조들을 형성하기 위한 장치 및 방법을 제공한다. 일 실시예에서, 메모리 셀 디바이스는, 기판 상에 수평으로 형성된 유전체 층들과 전도성 구조들의 교대 쌍들을 포함하는 막 적층물, 및 막 적층물에 형성된 개구를 포함하며, 개구는 금속 유전체 층, 다층 구조 및 중심 충전 층으로 충전되고, 개구 내의 금속 유전체 층은 전도성 구조와 계면 결합된다.
[0009] 다른 실시예에서, 기판 상의 메모리 디바이스 방법은, 제1 층과 제2 층을 포함하는 막 적층물에 개구를 형성하는 단계, 제1 층의 측벽 상에 산화 층을 형성하도록 제1 층을 선택적으로 산화시키는 단계, 금속 유전체 층을 포함하는 하나 이상의 층들로 개구를 충전하는 단계, 산화 층을 노출하도록 막 적층물로부터 제1 층을 선택적으로 제거하는 단계, 막 적층물 내에 공간을 한정하도록 막 적층물로부터 산화 층을 선택적으로 제거하는 단계, 및 전도성 구조로 공간을 충전하는 단계를 포함한다.
[0010] 또 다른 실시예에서, 기판 상에 계단형 구조들을 형성하는 방법은, 제1 층과 제2 층을 포함하는 막 적층물에서 제1 층을 선택적으로 산화시키는 단계, 산화 층과 접촉하게 금속 유전체 층을 형성하는 단계, 산화 층을 노출하도록 제1 층을 선택적으로 제거하는 단계, 막 적층물로부터 산화 층을 제거하는 단계, 및 금속 유전체 층과 접촉하게 전도성 구조를 형성하는 단계를 포함한다.
[0011] 본 개시내용의 상기 열거된 특징들이 상세히 이해될 수 있는 방식으로, 앞서 간략히 요약된 본 개시내용의 보다 구체적인 설명이 실시예들을 참조로 하여 이루어질 수 있는데, 이러한 실시예들의 일부는 첨부된 도면들에 예시되어 있다. 그러나 첨부된 도면들은 본 개시내용의 단지 전형적인 실시예들을 예시하는 것이므로 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0012] 도 1a는 기판 상에 형성된 종래의 계단형 구조들의 개략적인 단면도를 도시한다.
[0013] 도 1b 및 도 1c는 도 1a의 기판 상에 형성된 종래의 계단형 구조들의 개략적인 부분 단면도들을 도시한다.
[0014] 도 2는 본 개시내용의 일 실시예에 따라 기판 상의 계단형 구조들에 금속 함유 층을 형성하는 데 이용되는 장치를 도시한다.
[0015] 도 3은 본 개시내용의 일 실시예에 따라 기판 상에 계단형 구조들을 형성하는 데 이용되는 장치를 도시한다.
[0016] 도 4는 도 2 및 도 3의 장치를 포함하는 클러스터 프로세싱 시스템의 개략도를 도시한다.
[0017] 도 5는 본 개시내용의 일 실시예에 따라 기판 상에 형성된 메모리 셀 구조들을 위한 방법의 흐름도를 도시한다.
[0018] 도 6a - 도 6b, 도 7, 도 8a - 도 8b, 도 9a - 도 9b, 도 10a - 도 10b, 도 11a - 도 11b, 도 12a - 도 12b, 도 13a - 도 13c, 및 도 14a - 도 14c는 도 5에 도시된 실시예에 따라 기판 상에 형성된 메모리 셀 구조들을 제조하기 위한 순서를 도시한다.
[0019] 이해를 용이하게 하기 위해, 도면들에 대해 공통인 동일한 엘리먼트(element)들을 가리키는 데, 가능한 경우, 동일한 참조 부호들이 사용되었다. 한 실시예의 엘리먼트들 및 특징들은 추가 언급 없이 다른 실시예들에 유리하게 포함될 수 있다는 것이 고려된다.
[0020] 그러나 첨부된 도면들은 본 개시내용의 단지 예시적인 실시예들을 예시하는 것이므로 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0021] 본 개시내용은 반도체 디바이스들의 3차원(3D) 메모리 셀들에 대한 기판 상에 계단형 구조들을 형성하기 위한 방법들을 제공한다. 일례로, 선택적 증착 및 선택적 패터닝/에칭 프로세스와 함께 계면에서 보호 산화 층(예컨대, 희생 산화 층)을 이용함으로써 제조 중에 양호한 계면 관리, 우수한 전기적 성능 및 양호한 프로세스 제어가 얻어질 수 있다. 일례로, 3차원(3D) 적층형 반도체 디바이스들을 위한 메모리 셀들을 형성하는 방법은 계단형 구조들을 형성하기 위해 막 적층물로부터 특정 타입의 재료를 제거할 때 보호/희생 산화 층을 이용할 수 있다. 따라서 제거 프로세스 동안 계면들이 계속 보호되고 손상되지 않은 상태로 유지될 수 있어, 계면 프로파일 및 지형의 양호한 제어를 제공할 수 있다. 그 결과, 이후에 전도성 구조가 내부에 형성될 때, 계면에서의 양호한 전기적 접촉이 얻어질 수 있어, 메모리 셀들에 원하는 전기적 성능을 제공할 수 있다.
[0022] 도 2는 반도체 디바이스 제조를 위한 반도체 상호 연결 구조들로서 이용될 수 있는 플라즈마 증착 프로세스(예컨대, 플라즈마 강화 CVD 또는 금속 유기 CVD)를 수행하기에 적합한 플라즈마 프로세싱 챔버(232)의 단면도이다. 프로세싱 챔버(232)는 California, Santa Clara 소재의 Applied Materials, Inc.로부터 입수 가능한 적절하게 구성된 CENTURA®, PRODUCER® SE 또는 PRODUCER® GT 또는 PRODUCER® XP 프로세싱 시스템일 수 있다. 다른 제조업체들에 의해 생산된 것들을 포함하는 다른 프로세싱 시스템들이 본 명세서에서 설명되는 실시예들로부터 이익을 얻을 수 있다는 점이 고려된다.
[0023] 프로세싱 챔버(232)는 챔버 본체(251)를 포함한다. 챔버 본체(251)는 내부 볼륨(226)을 한정하는 덮개(225), 측벽(201) 및 바닥 벽(222)을 포함한다.
[0024] 기판 지지 페디스털(250)이 챔버 본체(251)의 내부 볼륨(126)에 제공된다. 페디스털(250)은 알루미늄, 세라믹, 알루미늄 질화물 및 다른 적절한 재료들로 제작될 수 있다. 일 실시예에서, 페디스털(250)은 페디스털(250)에 열적 손상을 일으키지 않으면서 플라즈마 프로세스 환경과 같은 고온 환경에서 사용하기에 적합한 재료인 질화 알루미늄과 같은 세라믹 재료로 제작된다. 페디스털(250)은 (도시되지 않은) 리프트 메커니즘을 사용하여 챔버 본체(251) 내부에서 수직 방향으로 이동될 수 있다.
[0025] 페디스털(250)은 페디스털(250) 상에 지지된 기판(290)의 온도를 제어하기에 적절한 내장형 히터 엘리먼트(270)를 포함할 수 있다. 일 실시예에서, 페디스털(250)은 전원 장치(206)로부터 히터 엘리먼트(270)로 전류를 인가함으로써 저항식으로 가열될 수 있다. 일 실시예에서, 히터 엘리먼트(270)는 니켈-철-크롬 합금(예컨대, INCOLOY®) 시스 튜브(sheath tube)에 캡슐화된 니켈-크롬 와이어로 만들어질 수 있다. 전원 장치(206)로부터 공급되는 전류는 히터 엘리먼트(270)에 의해 발생되는 열을 제어하여, 임의의 적절한 온도 범위에서 막 증착 동안 기판(290) 및 페디스털(250)을 실질적으로 일정한 온도로 유지하도록 제어기(210)에 의해 조절된다. 다른 실시예에서, 페디스털은 필요에 따라 실온에서 유지될 수 있다. 또 다른 실시예에서, 페디스털(250)은 또한 필요에 따라 실온보다 낮은 범위에서 페디스털(250)을 냉각시키기 위해 필요에 따라 (도시되지 않은) 냉각기를 포함할 수 있다. 공급되는 전류는 페디스털(250)의 온도를 약 100℃ 내지 약 700℃로 선택적으로 제어하도록 조정될 수 있다.
[0026] 열전쌍과 같은 온도 센서(272)는 종래의 방식으로 기판 지지 페디스털(250)의 온도를 모니터링하도록 페디스털(250)에 내장될 수 있다. 측정된 온도는 기판을 원하는 온도로 유지하도록 히터 엘리먼트(270)에 공급되는 전력을 제어하기 위해 제어기(210)에 의해 사용된다.
[0027] 페디스털(250)은 일반적으로 이를 관통하여 배치되어, 페디스털(250)로부터 기판(290)을 들어올리고 종래의 방식으로 (도시되지 않은) 로봇에 의한 기판(290)의 교환을 가능하게 하도록 구성된 (도시되지 않은) 복수의 리프트 핀들을 포함한다.
[0028] 페디스털(250)은 페디스털(250) 상에 기판(290)을 유지하기 위한 적어도 하나의 전극(292)을 포함한다. 전극(292)은 종래에 알려진 바와 같이, 페디스털 표면에 기판(290)을 유지하는 정전기력을 전개하도록 척킹 전원(208)에 의해 구동된다. 대안으로, 기판(290)은 클램핑, 진공 또는 중력에 의해 페디스털(250)에 유지될 수 있다.
[0029] 일 실시예에서, 페디스털(250)은 도 2에 2개의 RF 바이어스 전원들(284, 286)로서 도시된 적어도 하나의 RF 바이어스 전원에 결합된 전극(292)이 내부에 매립된 캐소드로 구성된다. 도 2에 도시된 예는 2개의 RF 바이어스 전원들(284, 286)을 도시하지만, RF 바이어스 전원들의 수는 필요에 따라 임의의 수일 수 있다는 점이 주목된다. RF 바이어스 전원들(284, 286)은 페디스털(250)에 배치된 전극(292)과 프로세싱 챔버(232)의 가스 분배판(242) 또는 덮개(225)와 같은 다른 전극 사이에 결합된다. RF 바이어스 전원(284, 286)은 프로세싱 챔버(232)의 프로세싱 영역에 배치된 가스들로부터 형성된 플라즈마 방전을 여기시키고 지속시킨다.
[0030] 도 2에 도시된 실시예에서는, 이중 RF 바이어스 전원들(284, 286)이 정합 회로(204)를 통해 페디스털(250)에 배치된 전극(292)에 결합된다. RF 바이어스 전원(284, 286)에 의해 생성된 신호는 정합 회로(204)를 거쳐, 플라즈마 프로세싱 챔버(232)에 제공된 가스 혼합물을 이온화하기 위한 단일 공급부를 통해 페디스털(250)로 전달됨으로써, 증착 또는 다른 플라즈마 강화 프로세스를 수행하는 데 필요한 이온 에너지를 제공한다. RF 바이어스 전원들(284, 286)은 일반적으로, 약 50㎑ 내지 약 200㎒의 주파수 및 약 0와트 내지 약 5000와트의 전력을 갖는 RF 신호를 발생시킬 수 있다.
[0031] 진공 펌프(202)가 챔버 본체(251)의 바닥(222)에 형성된 포트에 결합된다. 진공 펌프(202)는 챔버 본체(251) 내에서 원하는 가스 압력을 유지하는 데 사용된다. 진공 펌프(202)는 또한, 후처리 가스들 및 챔버 본체(251)로부터의 프로세스의 부산물들을 진공배기한다.
[0032] 프로세싱 챔버(232)는 프로세싱 챔버(232)의 덮개(225)를 통해 결합된 하나 이상의 가스 전달 통로들(244)을 포함한다. 가스 전달 통로들(244) 및 진공 펌프(202)는 내부 볼륨(226) 내에서 층류(laminar flow)를 유도하여 미립자 오염을 최소화하도록 프로세싱 챔버(232)의 대향 단부들에 포지셔닝된다.
[0033] 가스 전달 통로(244)는 원격 플라즈마 소스(RPS: remote plasma source)(248)를 통해 가스 패널(293)에 결합되어 내부 볼륨(226) 내로 가스 혼합물을 제공한다. 일 실시예에서, 가스 전달 통로(244)를 통해 공급된 가스 혼합물은 가스 전달 통로(244) 아래에 배치된 가스 분배판(242)을 통해 추가로 전달될 수 있다. 일례로, 복수의 구멍들(243)을 갖는 가스 분배판(242)은 페디스털(250) 위의 챔버 본체(251)의 덮개(225)에 결합된다. 가스 분배판(242)의 구멍들(243)은 가스 패널(293)로부터 챔버 본체(251)로 프로세스 가스들을 도입하는 데 이용된다. 구멍들(243)은 서로 다른 프로세스 요건들에 대해 다양한 프로세스 가스들의 유동을 가능하게 하기 위해 서로 다른 크기들, 수, 분포들, 형상, 설계 및 직경들을 가질 수 있다. 기판(290)의 표면(291) 상에 재료의 증착을 야기하는 프로세스 가스들의 열분해를 향상시키기 위해, 가스 분배판(242)을 빠져나가는 프로세스 가스 혼합물로부터 플라즈마가 형성된다.
[0034] 가스 분배판(242) 및 기판 지지 페디스털(250)은 내부 볼륨(226)에 한 쌍의 이격된 전극들을 형성할 수 있다. 가스 분배판(242)과 페디스털(250) 사이에서 플라즈마의 생성을 가능하게 하기 위해 하나 이상의 RF 소스들(247)이 정합 회로망(245)을 통해 가스 분배판(242)에 바이어스 전위를 제공한다. 대안으로, RF 소스들(247) 및 정합 회로망(245)은 가스 분배판(242)이나 기판 지지 페디스털(250)에 결합되거나, 가스 분배판(242)과 기판 지지 페디스털(250) 모두에 결합되거나, 챔버 본체(251) 외부에 배치된 (도시되지 않은) 안테나에 결합될 수 있다. 일 실시예에서, RF 소스들(247)은 약 30㎑ 내지 약 13.6㎒의 주파수에서 약 10와트 내지 약 3000와트를 제공할 수 있다. 대안으로, RF 소스(247)는 내부 볼륨(226)에서의 플라즈마의 생성을 돕는 마이크로파 전력을 가스 분배판(242)에 제공하는 마이크로파 발생기일 수 있다.
[0035] 가스 패널(293)로부터 공급될 수 있는 가스들의 예들은 실리콘 함유 가스, 불소 함유 가스, 산소 함유 가스, 수소 함유 가스 불활성 가스 및 캐리어 가스들을 포함할 수 있다. 반응 가스들의 적절한 예들은 실리콘 함유 가스, 이를테면 SiH4, Si2H6, SiF4, SiH2Cl2, Si4H10, Si5H12, TEOS 등을 포함한다. 적절한 캐리어 가스는 질소(N2), 아르곤(Ar), 수소(H2), 알칸, 알켄, 헬륨(He), 산소(O2), 오존(O3), 수증기(H2O) 등을 포함한다.
[0036] 일 실시예에서, 원격 플라즈마 소스(RPS)(248)는 대안으로 가스 전달 통로들(244)에 결합되어, 가스 패널(293)로부터 내부 볼륨(226) 내로 공급되는 가스들로부터 플라즈마를 형성하는 데 도움을 줄 수 있다. 원격 플라즈마 소스(248)는 가스 패널(293)에 의해 제공된 가스 혼합물로부터 형성된 플라즈마를 프로세싱 챔버(232)에 제공한다.
[0037] 제어기(210)는 CPU(central processing unit)(212), 메모리(216), 및 프로세스 시퀀스를 제어하고 가스 패널(293)로부터의 가스 유동들을 조절하는 데 이용되는 지원 회로(214)를 포함한다. CPU(212)는 산업 환경에서 사용될 수 있는 범용 컴퓨터 프로세서의 임의의 형태일 수 있다. 소프트웨어 루틴들이 메모리(216), 이를테면 랜덤 액세스 메모리, 판독 전용 메모리, 플로피 또는 하드 디스크 드라이브, 또는 다른 형태의 디지털 저장소에 저장될 수 있다. 지원 회로(214)는 종래 방식으로 CPU(212)에 결합되며, 캐시, 클록 회로들, 입력/출력 시스템들, 전원 공급 장치들 등을 포함할 수 있다. 제어기(210)와 프로세싱 챔버(232)의 다양한 컴포넌트들 간의 양방향 통신들은, 신호 버스들(218)로 집합적으로 지칭되는 다수의 신호 케이블들을 통해 처리되며, 그러한 신호 케이블들 중 일부는 도 2에 예시된다.
[0038] 도 3은 금속 층을 에칭하기 위한 예시적인 프로세싱 챔버(300)에 대한 단순화된 절개도이다. 예시적인 프로세싱 챔버(300)는 기판(290)으로부터 하나 이상의 막 층들을 제거하기에 적합하다. 본 발명으로부터 이익을 얻도록 구성될 수 있는 프로세스 챔버의 일례는 California, Santa Clara 소재의 Applied Materials, Inc.로부터 입수 가능한 AdvantEdge Mesa Etch 프로세싱 챔버이다. 다른 제조업체들로부터의 프로세스 챔버들을 포함하는 다른 프로세스 챔버들이 본 발명의 실시예들을 실시하도록 구성될 수 있다는 점이 고려된다.
[0039] 프로세싱 챔버(300)는 챔버 볼륨(301)이 내부에 형성된 챔버 본체(305)를 포함한다. 챔버 본체(305)는 접지(326)에 결합되는 측벽들(312) 및 바닥(318)을 갖는다. 측벽들(312)은 측벽들(312)을 보호하고 프로세싱 챔버(300)의 유지보수 주기들 사이의 시간을 연장하기 위한 라이너(315)를 갖는다. 챔버 본체(305) 및 프로세싱 챔버(300)의 관련 컴포넌트의 치수들은 제한되지 않고 일반적으로, 여기서 프로세싱될 기판(290)의 크기보다 비례하여 더 크다. 기판 크기들의 예들은 특히, 200㎜ 직경, 250㎜ 직경, 300㎜ 직경 및 450㎜ 직경을 포함한다.
[0040] 챔버 본체(305)는 챔버 볼륨(301)을 둘러싸도록 챔버 덮개 어셈블리(310)를 지지한다. 챔버 본체(305)는 알루미늄 또는 다른 적절한 재료들로 제작될 수 있다. 챔버 본체(305)의 측벽(312)을 통해 기판 접근 포트(313)가 형성되어, 프로세싱 챔버(300) 안팎으로 기판(290)의 이송을 가능하게 한다. 접근 포트(313)는 이송 챔버 및/또는 (도시되지 않은) 기판 프로세싱 시스템의 다른 챔버들에 결합될 수 있다.
[0041] 펌핑 포트(345)가 챔버 본체(305)의 측벽(312)을 통해 형성되어 챔버 볼륨(301)에 연결된다. (도시되지 않은) 펌핑 디바이스가 펌핑 포트(345)를 통해 챔버 볼륨(301)에 결합되어 챔버 볼륨(301)을 진공배기하고 그 안의 압력을 제어한다. 펌핑 디바이스는 하나 이상의 펌프들 및 스로틀 밸브들을 포함할 수 있다.
[0042] 가스 패널(360)이 가스 라인(367)에 의해 챔버 본체(305)에 연결되어 챔버 볼륨(301) 내로 프로세스 가스들을 공급한다. 가스 패널(360)은 하나 이상의 프로세스 가스 소스들(361, 362, 363, 364)을 포함할 수 있으며 원한다면 불활성 가스들, 비반응성 가스들 및 반응성 가스들을 추가로 포함할 수 있다. 가스 패널(360)에 의해 제공될 수 있는 프로세스 가스들의 예들은 메탄(CH4)을 포함하는 탄화수소 함유 가스, 황 육불화물(SF6), 탄소 사불화물(CF4), 수소 브롬화물(HBr), 탄화수소 함유 가스, 아르곤 가스(Ar), 염소(Cl2), 질소(N2) 및 산소 가스(O2)를 포함한다(그러나 이에 제한되는 것은 아님). 추가로, 프로세스 가스들은 염소, 불소, 산소 및 수소 함유 가스들, 이를테면 특히, BCl3, C4F8, C4F6, CHF3, CH2F2, CH3F, NF3, CO2, SO2, CO 및 H2를 포함할 수 있다.
[0043] 밸브들(366)은 가스 패널(360)로부터의 소스들(361, 362, 363, 364)로부터의 프로세스 가스들의 유동을 제어하며 제어기(365)에 의해 관리된다. 가스 패널(360)로부터 챔버 본체(305)에 공급되는 가스들의 유동은 가스들의 조합을 포함할 수 있다.
[0044] 덮개 어셈블리(310)는 노즐(314)을 포함할 수 있다. 노즐(314)은 가스 패널(360)의 소스들(361, 362, 363, 364)로부터 챔버 볼륨(301) 내로 프로세스 가스들을 도입하기 위한 하나 이상의 포트들을 갖는다. 프로세싱 챔버(300) 내에 프로세스 가스들이 도입된 후, 가스들에 에너지가 공급되어 플라즈마를 형성한다. 하나 이상의 인덕터 코일들과 같은 안테나(348)가 프로세싱 챔버(300)에 인접하게 제공될 수 있다. 프로세싱 챔버(300)의 챔버 볼륨(301)에서 프로세싱 가스로부터 형성된 플라즈마를 유지하기 위해 안테나 전원 공급 장치(342)가 정합 회로(341)를 통해 안테나(348)에 전력을 공급하여 RF 에너지와 같은 에너지를 프로세스 가스에 유도 결합할 수 있다. 대안으로 또는 안테나 전원 공급 장치(342)에 추가하여, 기판(290) 아래 및/또는 기판(290) 위의 프로세스 전극들이 RF 전력을 프로세스 가스들에 용량 결합하여 챔버 볼륨(301) 내에 플라즈마를 유지하는 데 사용될 수 있다. 안테나 전원 공급 장치(342)의 동작은 제어기(365)와 같은 제어기에 의해 제어될 수 있는데, 이 제어기는 프로세싱 챔버(300)의 다른 컴포넌트들의 동작을 또한 제어한다.
[0045] 기판 지지 페디스털(335)이 프로세싱 동안 기판(290)을 지지하도록 챔버 볼륨(301) 내에 배치된다. 기판 지지 페디스털(335)은 프로세싱 동안 기판(290)을 유지하기 위한 정전 척(322)을 포함할 수 있다. 정전 척(ESC; electro-static chuck)(322)은 정전기 인력을 사용하여 기판(290)을 기판 지지 페디스털(335)에 유지한다. ESC(322)는 정합 회로(324)와 통합된 RF 전원 공급 장치(325)에 의해 전력을 공급받는다. ESC(322)는 유전체 본체 내에 매립된 전극(321)을 포함한다. RF 전원 공급 장치(325)는 전극(321)에 약 200볼트 내지 약 2000볼트의 RF 척킹 전압을 제공할 수 있다. RF 전원 공급 장치(325)는 또한, 기판(290)을 척킹 및 디척킹하기 위해 전극(321)으로 DC 전류를 보냄으로써 전극(321)의 동작을 제어하기 위한 시스템 제어기를 포함할 수 있다.
[0046] ESC(322)는 그 내부에 배치된 전극(351)을 또한 포함할 수 있다. 전극(351)은 전원(350)에 결합되며, 챔버 볼륨(301) 내에서 프로세스 가스들에 의해 형성된 플라즈마 이온들을 ESC(322) 및 그 위에 포지셔닝된 기판(290)으로 끌어당기는 바이어스를 제공한다. 전원(350)은 기판(290)의 프로세싱 동안 온 및 오프, 또는 펄스를 순환할 수 있다. ESC(322)는 ESC(322)의 측벽에 플라즈마가 덜 끌리게 하여 ESC(322)의 유지보수 수명 주기를 늘릴 목적으로 아이솔레이터(isolator)(328)를 갖는다. 추가로, 기판 지지 페디스털(335)은 플라즈마 가스들로부터 기판 지지 페디스털(335)의 측벽들을 보호하고 프로세싱 챔버(300)의 유지보수 사이의 시간을 연장하기 위한 캐소드 라이너(336)를 가질 수 있다.
[0047] ESC(322)는 기판을 가열하기 위해, 그 내부에 배치되어 (도시되지 않은) 전원에 연결되는 히터들을 포함할 수 있는 한편, ESC(322)를 지지하는 냉각 베이스(329)는 ESC(322) 및 그 위에 배치된 기판(290)의 온도를 유지하도록 열 전달 유체를 순환시키기 위한 도관들을 포함할 수 있다. ESC(322)는 기판(290) 상에 제작되는 디바이스의 열 예산에 의해 요구되는 온도 범위 내에서 수행되도록 구성된다. 예를 들어, ESC(322)는 특정 실시예들의 경우 약 -25℃ 내지 약 500℃의 온도로 기판(290)을 유지하도록 구성될 수 있다.
[0048] 냉각 베이스(329)는 기판(290)의 온도 제어를 돕기 위해 제공된다. 프로세스 드리프트 및 시간을 줄이기 위해, 기판(290)의 온도는 기판(290)이 프로세싱 챔버(300)에 있는 시간 내내 냉각 베이스(329)에 의해 실질적으로 일정하게 유지될 수 있다. 일 실시예에서, 기판(290)의 온도는 후속 에칭 프로세스들 전반에 걸쳐 약 70℃ 내지 90℃로 유지된다.
[0049] ESC(322) 상에 그리고 기판 지지 페디스털(335)의 외주를 따라 커버 링(330)이 배치된다. 커버 링(330)은 프로세싱 챔버(300) 내부의 플라즈마 환경으로부터 기판 지지 페디스털(335)의 최상부 표면을 차폐하면서, 기판(290)의 노출된 최상부 표면의 원하는 부분으로 에칭 가스들을 한정하도록 구성된다. 기판 지지 페디스털(335) 위로 기판(290)을 들어올려 (도시되지 않은) 이송 로봇 또는 다른 적절한 이송 메커니즘에 의해 기판(290)에 대한 접근을 가능하게 하도록 (도시되지 않은) 리프트 핀들이 기판 지지 페디스털(335)을 통해 선택적으로 이동된다.
[0050] 제어기(365)는 프로세스 시퀀스를 제어하여, 가스 패널(360)로부터 프로세싱 챔버(300)로의 가스 유동들 및 다른 프로세스 파라미터들을 제어하는 데 이용될 수 있다. 소프트웨어 루틴들은 CPU에 의해 실행될 때, 프로세스들이 본 발명에 따라 수행되도록 프로세싱 챔버(300)를 제어하는 특수 목적 컴퓨터(제어기)로 CPU를 변환한다. 소프트웨어 루틴들은 또한 프로세싱 챔버(300)와 함께 배치되는 (도시되지 않은) 제2 제어기에 의해 저장 및/또는 실행될 수 있다.
[0051] 기판(290)은 그 위에 배치된 다양한 막 층들을 갖는데, 이러한 막 층들은 적어도 하나의 금속 층을 포함할 수 있다. 다양한 막 층들은 기판(290)의 다른 막 층들의 서로 다른 조성들에 대해 고유한 에칭 레시피들을 필요로 할 수 있다. VLSI 및 ULSI 기술의 핵심에 있는 다중 레벨 상호 연결부들은 비아들 및 다른 상호 연결부들과 같은 고 종횡비 피처들의 제작을 필요로 할 수 있다. 다중 레벨 상호 연결부들을 구성하는 것은 다양한 막 층들에 패턴들을 형성하기 위해 하나 이상의 에칭 레시피들을 필요로 할 수 있다. 이러한 레시피들은 단일 에칭 프로세싱 챔버에서 또는 여러 에칭 프로세싱 챔버들에 걸쳐 수행될 수 있다. 각각의 에칭 프로세싱 챔버는 에칭 레시피들 중 하나 이상으로 에칭하도록 구성될 수 있다. 일 실시예에서, 프로세싱 챔버(300)는 적어도 금속 층을 에칭하여 전도성 구조를 형성하도록 구성된다. 본 명세서에서 제공되는 프로세싱 파라미터들에 대해, 프로세싱 챔버(300)는 300 직경의 기판, 즉 약 0.0707㎡의 평면 영역을 갖는 기판을 프로세싱하도록 구성된다. 유동 및 전력과 같은 프로세스 파라미터들은 일반적으로 챔버 볼륨 또는 기판 평면 영역의 변화에 비례하여 스케일링될 수 있다.
[0052] 도 4는 본 명세서에서 설명되는 방법들이 실시될 수 있는 반도체 프로세싱 시스템(400)의 평면도를 도시한다. 본 발명으로부터 이익을 얻도록 구성될 수 있는 하나의 프로세싱 시스템은 California, Santa Clara 소재의 Applied Materials, Inc.로부터 상업적으로 입수 가능한 300㎜ 또는 450㎜ PRODUCER® 프로세싱 시스템이다. 프로세싱 시스템(400)은 일반적으로, FOUP들(414)에 포함된 기판 카세트들(418)이 지지되고 기판들이 로드록(loadlock) 챔버(409)로 로딩되고 로드록 챔버(409)로부터 언로딩되는 전방 플랫폼(402), 기판 핸들러(413)를 수용하는 이송 챔버(411), 및 이송 챔버(411) 상에 장착되는 일련의 직렬 프로세싱 챔버들(406)을 포함한다.
[0053] 직렬 프로세싱 챔버들(406) 각각은 기판들을 프로세싱하기 위한 2개의 프로세스 영역들을 포함한다. 두 프로세스 영역들은 가스들의 공통 공급, 공통 압력 제어 및 공통 프로세스 가스 배출/펌핑 시스템을 공유한다. 시스템의 모듈식 설계는 한 구성에서 임의의 다른 구성으로의 신속한 변환을 가능하게 한다. 챔버들의 배열 및 결합은 특정 프로세스 단계들을 수행할 목적들로 변경될 수 있다. 직렬 프로세싱 챔버들(406) 중 임의의 프로세싱 챔버는, 도 2 및/또는 도 3에 도시된 프로세싱 챔버들(232, 300)을 참조하여 앞서 설명한 하나 이상의 챔버 구성들을 포함하는, 아래에서 설명되는 바와 같은 본 발명의 양상들에 따른 덮개를 포함할 수 있다. 프로세싱 시스템(400)은 필요에 따라 증착 프로세스, 에칭 프로세스, 경화 프로세스들 또는 가열/어닐링 프로세스를 수행하도록 구성될 수 있다는 점이 주목된다. 일 실시예에서, 도 2 및 도 3에 설계된 단일 챔버로서 도시된 프로세싱 챔버들(232, 300)은 반도체 프로세싱 시스템(400)에 통합될 수 있다.
[0054] 일 구현에서, 프로세싱 시스템(400)은 화학 기상 증착(CVD: chemical vapor deposition), 물리 기상 증착(PVD: physical vapor deposition), 에칭, 경화 또는 가열/어닐링 등과 같은 다양한 다른 공지된 프로세스들을 수용하는 것으로 알려진 지지 챔버 하드웨어를 갖는 직렬 프로세싱 챔버들 중 하나 이상으로 구성될 수 있다. 예를 들어, 시스템(400)은 금속 막과 같은 증착을 위한 플라즈마 증착 챔버로서 도 2의 프로세싱 챔버들(232) 중 하나, 또는 기판들 상에 형성된 재료 층들을 에칭하기 위한 플라즈마 에칭 챔버로서 도 3에 도시된 프로세싱 챔버들(300) 중 하나로 구성될 수 있다. 이러한 구성은 연구 및 개발 제작 이용을 최대화할 수 있으며, 원한다면 에칭된 막들의 대기로의 노출을 없앨 수 있다.
[0055] CPU(central processing unit)(444), 메모리(442), 및 지원 회로들(446)을 포함하는 제어기(440)가 반도체 프로세싱 시스템(400)의 다양한 컴포넌트들에 결합되어 본 발명의 프로세스들의 제어를 가능하게 한다. 메모리(442)는 임의의 컴퓨터 판독 가능 매체, 이를테면 랜덤 액세스 메모리(RAM: random access memory), 판독 전용 메모리(ROM: read only memory), 플로피 디스크, 하드 디스크, 또는 반도체 프로세싱 시스템(400) 또는 CPU(444)에 대해 원격 또는 로컬인 임의의 다른 형태의 디지털 저장소일 수 있다. 종래의 방식으로 CPU를 지원하기 위해 지원 회로들(446)이 CPU(444)에 결합된다. 이러한 회로들은 캐시, 전원 공급 장치들, 클록 회로들, 입력/출력 회로 및 서브시스템들 등을 포함한다. 메모리(442)에 저장된 소프트웨어 루틴 또는 일련의 프로그램 명령들은 CPU(444)에 의해 실행될 때 직렬 프로세싱 챔버들(406)을 실행한다.
[0056] 도 5는 시스템(400) 또는 필요에 따라 다른 적절한 프로세싱 챔버들 및 시스템에 통합되는 도 2에 도시된 프로세싱 챔버(232) 및 도 3에 도시된 프로세싱 챔버(300)와 같은 프로세싱 챔버에서 수행될 수 있는, 기판 상에 배치된 막 적층물에 메모리 셀 구조들을 형성하기 위한 방법(500)의 일 실시예의 흐름도이다. 도 6a - 도 6b, 도 7, 도 8a - 도 8b, 도 9a - 도 9b, 도 10a - 도 10b, 도 11a - 도 11b, 도 12a - 도 12b, 도 13a - 도 13b 및 도 14a - 도 14b는 방법(500)에 따라 기판 상에 배치된 막 적층물로 메모리 셀 구조들을 형성하기 위한 시퀀스를 예시하는 개략적인 단면도들이다. 이 방법(500)은 3차원 반도체 디바이스들을 위한 막 적층물로 메모리 셀 구조들을 제조하는 데 이용되는 기판과 관련하여 아래에서 설명되지만, 이 방법(500)은 또한 다른 디바이스 제조 애플리케이션들에서 유리하게 사용될 수 있다.
[0057] 이 방법(500)은 동작(502)에서, 도 6a에 도시된 바와 같이, 막 적층물(604)이 위에 형성된 기판(602)과 같은 기판을 제공함으로써 시작된다. 기판(602)― 기판(602) 상에 막 적층물(604)이 배치됨 ―은 필요에 따라, 막 적층물(604)로 메모리 셀 구조들을 형성하는 데 이용될 수 있는 실리콘계 재료 또는 임의의 적절한 절연 재료들 또는 전도성 재료들일 수 있다.
[0058] 도 6a에 도시된 예시적인 실시예에 도시된 바와 같이, 기판(602)은 실질적으로 평평한 표면, 고르지 않은 표면, 또는 상부에 구조가 형성된 실질적으로 평평한 표면을 가질 수 있다. 막 적층물(604)은 기판(602) 상에 형성된다. 일 실시예에서, 막 적층물(604)은 프론트 엔드 또는 백 엔드 프로세스들에서 게이트 구조, 접촉 구조 또는 상호 접속 구조를 형성하는 데 이용될 수 있다. 이 방법(500)은 VNAND 구조들과 같은 메모리 셀 구조들에 사용되는 계단형 구조들을 막 적층물(604) 내에 형성하도록 막 적층물(604)에 대해 수행될 수 있다. 일 실시예에서, 기판(602)은 결정질 실리콘(예컨대, Si<100> 또는 Si<111>), 실리콘 산화물, 변형 실리콘, 실리콘 게르마늄, 도핑 또는 비도핑 폴리실리콘, 도핑 또는 비도핑 실리콘 웨이퍼들 및 패터닝된 또는 패터닝되지 않은 웨이퍼들인 SOI(silicon on insulator), 탄소 도핑 실리콘 산화물들, 실리콘 질화물, 도핑 실리콘, 게르마늄, 갈륨 비화물, 유리, 사파이어와 같은 재료일 수 있다. 기판(602)은 200㎜, 300㎜, 450㎜ 또는 다른 직경의 웨이퍼들과 같은 다양한 치수들뿐만 아니라 직사각형 또는 정사각형 패널들을 가질 수 있다. 달리 언급되지 않는 한, 본 명세서에서 설명되는 실시예들 및 예들은 200㎜ 직경, 300㎜ 직경, 450㎜ 직경의 기판을 갖는 기판들에 대해 수행된다. SOI 구조가 기판(602)에 이용되는 실시예에서, 기판(602)은 실리콘 결정질 기판 상에 배치된 매립 유전체 층을 포함할 수 있다. 본 명세서에 도시된 실시예에서, 기판(602)은 결정질 실리콘 기판일 수 있다.
[0059] 일 실시예에서, 기판(600) 상에 배치된 막 적층물(604)은 수직으로 적층된 다수의 층들을 갖는 막 적층물(604)을 가질 수 있다. 막 적층물(604)은 막 적층물(604)로 반복적으로 형성된 제1 층(604a) 및 제2 층(604b)을 포함하는 쌍들을 포함할 수 있다. 이 쌍들은 교대하는 제1 층(604a)과 제2 층(604b)을 포함하는데, 이들은 제1 층들과 제2 층들의 쌍들의 원하는 수들에 도달할 때까지 반복적으로 형성된다.
[0060] 막 적층물(604)은 3차원(3D) 메모리 디바이스와 같은 메모리 셀 디바이스의 일부이다. 도 6a에는 제1 층들(604a)과 제2 층들(604b)의 11개의 반복하는 층들이 도시되어 있지만, 필요에 따라 제1 및 제2 층들의 임의의 원하는 수의 반복 쌍들이 이용될 수 있다는 점이 주목된다.
[0061] 일 실시예에서, 막 적층물(604)은 3차원(3D) 메모리 디바이스에 대한 다수의 게이트 구조들을 형성하는 데 이용될 수 있다. 막 적층물(604)로 형성된 제1 층들(604a)은 제1 유전체 층일 수 있고, 제2 층들(604b)은 제2 유전체 층일 수 있다. 적절한 유전체 층들은 무엇보다도, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 실리콘 산탄화물, 티타늄 질화물, 산화물과 질화물의 합성물, 질화물 층을 샌드위치하는 적어도 하나 이상의 산화물 층들, 및 이들의 조합들을 포함하는 제1 층들(604a)과 제2 층들(604b)을 형성하는 데 이용될 수 있다.
[0062] 하나의 특정 예에서, 제1 층들(604a)은 실리콘 질화물 층들인 반면, 제2 층들(604b)은 실리콘 산화물 층들 또는 폴리실리콘 층들이다. 일 실시예에서, 제1 층들(604a)의 두께는 약 50Å 내지 약 1000Å, 이를테면 약 500Å으로 제어될 수 있고, 각각의 제2 층들(604b)의 두께는 약 50Å 내지 약 1000Å, 이를테면 약 500Å으로 제어될 수 있다. 막 적층물(604)의 총 두께는 약 3미크론 내지 10미크론이며, 기술이 발전함에 따라 변할 것이다.
[0063] 실리콘 질화물 층들인 제1 층들(604a)과 실리콘 산화물 층들인 제2 층들(604b)의 막 적층물(604)이 기판(602) 상에 형성된다. 막 적층물(604)은 절연 구조(610)로 둘러싸인 계단형 구조들로 형성되고 패터닝된다. 하드 마스크 층(608)이 막 적층물(604) 상에 형성되어 막 적층물(604)에 개구들(606)(예컨대, 소위 트렌치들, 비아들, 구멍들 또는 홀들)의 형성을 가능하게 할 수 있다. 개구들(606)은 제조 프로세스가 완료될 때 디바이스 구조에서 채널들로서 형성하는 데 이용될 수 있다. 막 적층물(604)에 개구들(606)이 형성된 후에, 에피택셜 증착 프로세스가 수행되어 개구들(606)의 바닥 부분들에 실리콘 재료 또는 SiGe 재료와 같은 실리콘 함유 포스트들(612)을 성장시킨다. 디바이스 구조들 및 구성들은 서로 다른 디바이스 성능 요건들에 대해 필요에 따라 달라질 수 있다는 점이 주목된다.
[0064] 도 6b는 제1 층(604a) 및 제2 층(606b)에 의해 둘러싸인 개구(606)를 도시하는, 원으로 표시된 막 적층물(604)의 일부의 확대도를 도시한다. 설명의 편의상, 도 6a에 도시된 막 적층물(604)의 전체 단면도 대신에 막 적층물(604)의 확대도가 다음 설명들에서 이용될 것이다.
[0065] 동작(503)에서, 도 7에 도시된 바와 같이, 제어 층 또는 에칭 정지 층(702)이 선택적으로, 개구(606)에 형성될 수 있다. 제어 층/에칭 정지 층(702)은 막 적층물(604)로부터 제1 층(604a)을 제거할 때 후속 에칭 프로세스 또는 제거 프로세스에서의 계면 관리를 지원할 수 있다. 제어 층/에칭 정지 층(702)은 개구들(606)에 의해 노출된 측벽들(704a, 704b)에 의해 제1 층(604a) 및 제2 층(604b)과 직접 접촉한다. 제어 층/에칭 정지 층(702)은 후속 에칭 프로세스들로부터의 공격적인 에칭제들이 개구(606) 내로 스니킹(sneak)하는 것을 방지하여, 개구(606)에 나중에 형성되는 구조들 또는 막 층들을 바람직하지 않게 공격할 수 있다. 일 실시예에서, 제어 층/에칭 정지 층(702)은 SiN, SiON 또는 다른 적절한 재료들과 같은 절연 재료로 형성된다. 제어 층(702)은 10Å 미만의 얇은 두께를 가질 수 있다. 제어 층(702)이 존재하지 않는 실시예에서는, 다음 동작들에서 설명되는 다음 층들이 각각 제1 층(106a) 및 제2 층(106b)의 측벽들(704a, 704b)과 직접 접촉하여 개구(606)에 직접 형성될 수 있다.
[0066] 동작(504)에서는, 도 8a 및 도 8b에 도시된 바와 같이, 개구(606)의 측벽(704a)으로부터 제1 층(604a)을 선택적으로 산화시키도록 선택적 산화 프로세스가 수행되어 산화 층(802)을 형성한다. 도 8a에 도시된 예는 개구(606)에 제어 층(702)이 존재함을 도시하는 한편, 도 8b에 도시된 예는 개구(606)에 제어 층(702)이 존재하지 않음을 도시한다. "A" 표기로 끝나는 다음 도면들은 개구(606)에 존재하는 제어 층(702)을 이용한 프로세싱의 다양한 경우들의 단면도들을 예시하고, "B" 표기로 끝나는 다음 도면들은 개구(606)에 존재하는 제어 층(702) 없이 프로세싱하는 다양한 경우들의 단면도들을 예시한다. 일부 도면들에서, 본 명세서에서 예시되는 컴포넌트들 또는 피처들의 일부 참조 번호들은 생략되어, 다른 컴포넌트들 또는 피처들을 모호하게 하는 것을 피할 수 있으며; 이는 도면들의 도시를 쉽게 하기 위한 것이다.
[0067] 제어 층/에칭 정지 층(702)이 형성될 때(특히 에칭 정지 층이 형성될 때), 에칭 정지 층 자체가 공격적인 에칭제들이 개구(606) 내로 스니킹하여 개구(606)의 층들을 공격하는 것을 방지하기 위해 높은 에칭 선택성을 제공하는 차단 층의 역할을 할 수 있으므로, 산화 층(802)이 제거될 수 있다는 점이 주목된다.
[0068] 제1 층(604a)이 SiN 층과 같은 실리콘 함유 재료일 때, 선택적 산화 프로세스 동안 공급되는 산소 원소들이 제1 층(604a)으로부터의 실리콘 원소와 반응하여, 제1 층(604a)의 측벽(704a)에 산화 층(802)을 형성한다. 제2 층(604b)으로부터의 실리콘 소스로 인해 제2 층(604b)에 상대적으로 적은 양의 산화 층이 형성될 수 있다는 점이 주목된다.
[0069] 일례로, 선택적 산화 프로세스는 제1 층(604a)의 측벽(704a)을 산화시키는 데 이용되는 라디칼 플라즈마 산화 프로세스이다. 선택적 산화 프로세스는 제1 층(604a)의 측벽(704a) 상에 산화 층(802)을 형성한다. 일례로, 라디칼 플라즈마 산화 프로세스와 같은 선택적 산화는 개별 산화 챔버들에서 수행될 수 있다. 특정 실시예들에서, 산화 챔버들은 도 4에 도시된 클러스터 시스템(400)과 같은 통합 프로세싱 도구에 결합되거나 그 일부가 될 수 있다. 본 명세서에서 설명되는 방법들은 다른 프로세싱 챔버들 및 그에 결합된 적절한 프로세스 챔버들을 갖는 클러스터 도구들을 사용하여 실행될 수 있음이 고려된다.
[0070] 일례로, 본 명세서에서 설명되는 선택적 산화 프로세스는 ISSG(in-situ steam generation)로도 또한 알려진 라디칼 산화 등을 위해 구성된 임의의 적절한 챔버에서 수행될 수 있다. 적절한 산화 챔버들은 California, Santa Clara 소재의 Applied Materials, Inc.로부터 입수 가능한 RADIANCE®P3I(Plasma Immersion Ion Implantation), VANTAGE® RADOX™, VANTAGE® RADIANCE® Plus, CENTURA® RADOX™ 챔버들을 포함할 수 있다(그러나 이에 제한되는 것은 아님). 예시적인 표면 산화 프로세스, 소위 라디칼 플라즈마 산화 프로세스는 산소(O2), 산화질소(NO), 아산화질소(N2O) 등 중 하나 이상과 같은 산화성 가스들을 포함하는, 그리고 선택적으로 질소 가스(N2), 헬륨(He), 아르곤(Ar), 네온(Ne) 및 크세논(Xe) 중 하나 이상과 같은 비반응성 가스들을 포함하는 산화성 가스 혼합물 내에 수소(H2), 암모니아(NH3) 등 중 하나 이상과 같은 환원성 가스에 대한 다양한 환원성 가스 농도를 포함하는 다양한 산화성 화학물질들로 수행될 수 있다. 라디칼 플라즈마 산화의 한 형태는 H2 및 O2만을 사용하여 수행된다.
[0071] 동작(504)에서의 선택적 산화 프로세스는 라디칼 플라즈마 산화 프로세스 또는 "ISSG"(in-situ steam generation) 프로세스이다. 선택적 산화 프로세스는 산소화된 환경에서 열적으로 제어되는 제1 층(604a) 상에 산화물 성장을 제공할 수 있다. ISSG(in-situ steam generation) 프로세스는 산화될 기판이 위치되는(즉, 증기가 기판에 인 시튜로 형성되는) 동일한 챔버에서의 증기(H2O)의 형성을 포함한다. 기판이 위치되는 반응 챔버에 H2 및 NH3와 같은(그러나 이에 제한된 것은 아님) 수소 함유 가스, 및 O2 및 N2O와 같은(그러나 이에 제한된 것은 아님) 산소 함유 가스를 포함하는 반응성 가스 혼합물이 공급된다. 산소 함유 가스와 수소 함유 가스는 반응 챔버에서 수분 또는 증기(H2O)를 형성하도록 반응하게 된다. 수소 함유 가스와 산소 함유 가스의 반응은 기판(602)을 증기 반응을 일으키기에 충분한 온도로 가열함으로써 점화되거나 촉진된다. 가열된 기판(602)이 반응을 위한 점화 소스로서 사용되기 때문에, 증기 발생 반응은 기판(602)으로부터 노출된 반응 표면에 매우 근접하게 발생한다.
[0072] 일례로, 표면 산화는 약 2Torr 내지 약 30Torr, 이를테면 약 14Torr의 압력에서, 900℃를 초과하는, 이를테면 약 1000℃ 내지 약 1200℃, 이를테면 약 1050℃의 온도에서, 약 30초 내지 약 300초, 이를테면 약 130초의 기간 동안 수행된다. 유동 볼륨으로 33% 수소와 67% 산소가 포함된 총 가스 유동이 선택적 산화 프로세스 동안 사용된다. 선택적으로 형성된 산화 층(802)은 약 2㎚ 내지 약 100㎚의 두께를 가질 수 있다.
[0073] 형성된 산화 층(802)은, 개구(606)에 형성된 막 층들을 보호하여, 에칭 프로세스 동안 에칭 선택성을 개선하고 향상시키도록 후속 에칭 프로세스 중에 희생 및/또는 보호 층으로서 이용될 수 있다.
[0074] 동작(506)에서, 금속 유전체 층(902)이 도 9a에 도시된 바와 같이, 제어 층/에칭 정지 층(702) 상에 라이닝되어, 또는 도 9b에 도시된 바와 같이, 산화 층(802) 및 제2 층(604b)과 직접 접촉하여 개구(606)에 수직으로 형성된다. 도 9a에 도시된 예에서, 금속 유전체 층(902)은 제어 층/에칭 정지 층(702)과 직접 접촉한다. 도 9b에 도시된 예에서, 금속 유전체 층(902)은 산화 층(802)뿐만 아니라 제2 층(604b)의 측벽들(704b)과 접촉하여 개구(606)에 수직으로 형성된다.
[0075] 금속 유전체 층(902)은 4보다 더 큰 유전상수를 갖는 고(high)-k 재료일 수 있다. 고-k 재료들의 적절한 예들은 무엇보다도, 하프늄 이산화물(HfO2), 지르코늄 이산화물(ZrO2), 하프늄 실리콘 산화물(HfSiO2), 하프늄 알루미늄 산화물(HfAlO), 지르코늄 실리콘 산화물(ZrSiO2), 탄탈륨 이산화물(Ta2O5), 알루미늄 산화물(Al2O3), 알루미늄 도핑 하프늄 이산화물, 비스무스 스트론튬 티타늄(BST: bismuth strontium titanium) 및 플래티늄 지르코늄 티타늄(PZT: platinum zirconium titanium)을 포함한다. 도 9a 및 도 9b에 도시된 예에서, 금속 유전체 층(902)은 알루미늄 산화물 층(Al2O3)일 수 있다.
[0076] 일례로, 금속 유전체 층(902)은 CVD 프로세스, ALD 프로세스, 스퍼터 프로세스 또는 다른 적절한 증착 프로세스와 같은 적절한 증착 프로세스에 의해 형성된다. 하나의 특정 예에서, 금속 유전체 층(902)은 ALD 프로세스에 의해 형성된다. 막 적층물(604)의 개구(606)에 수직으로 형성된 금속 유전체 층(902)은, NAND 또는 VNAND 3차원 반도체 메모리 디바이스들에서 게이트 구조로서 사용될 때, 막 적층물(604)에서 억제된 백 터널링(back tunneling) 전류뿐만 아니라 향상된 유지 요건과 같은 전기적 성능을 효율적으로 개선할 수 있다고 여겨진다. 인접한 제2 층들 사이에 제1 층을 둘러싸는 고-k 재료를 갖는 종래의 구조와는 달리, 금속 유전체 층(902)을 개구(606) 내에 재배치하는 것은 각각의 단위 셀에 추가 공간(예컨대, 제1 층이 인접한 제2 층들 사이에 전도성 구조로서 대체될 수 있게 하는 공간)을 허용하여, 증착 프로세스, 에칭 프로세스 또는 제1 층-금속 층 교체 프로세스를 위한 다른 관련 프로세스를 위한 더 넓은 프로세스 윈도우를 제공할 수 있다.
[0077] 동작(508)에서는, 금속 유전체 층(902)이 형성된 후, 도 10a 및 도 10b에 도시된 바와 같이, 다음에 금속 유전체 층(902)에 대해 라이닝되는 다층 구조(904)가 개구(606)에 형성될 수 있다. 다층 구조(904)는 하나 이상의 유전체 재료들을 포함할 수 있다. 도 10a - 도 10b에 도시된 일례에서, 다층 구조(904)는 제1 산화물 층(904a), 제1 질화물 층(904b), 제2 산화물 층(904c) 및 폴리실리콘 층(904d)을 포함한다. 제1 산화물 층(904a) 및 제2 산화물 층(904c)은 실리콘 산화물 층이고, 제1 질화물 층(904b)은 실리콘 질화물 또는 실리콘 산질화물(SiON) 층이다.
[0078] 동작(510)에서는, 도 11a - 도 11b에 도시된 바와 같이, 개구(606)에 중심 충전 층(906)이 형성되어, 다층 구조(904)에 남은 나머지 공간을 충전한다. 중심 충전 층(906)은 또한 유전체 층, 이를테면 SiO2, SiN, SiON, 또는 다른 적절한 유전체 재료들일 수 있다. 다층 구조(904) 및 중심 충전 층(906)은 CVD 프로세스, ALD 프로세스, 스퍼터링 프로세스, 코팅 프로세스 또는 다른 적절한 프로세스들과 같은 적절한 증착 프로세스에 의해 형성될 수 있다는 점이 주목된다. 일례로, 중심 충전 층(906) 및 다층 구조(904)는 도 2에 도시된 프로세싱 챔버(232)에서 형성될 수 있다.
[0079] 동작(512)에서는, 개구(606)가 금속 유전체 층(902), 다층 구조(904) 및 중심 충전 층(906)으로 충전된 후, 측면 선택적 에칭 프로세스가 수행되어, 도 12a 및 도 12b에 도시된 바와 같이, 막 적층물(604)로부터 제1 층(604a)을 선택적으로 제거한다. 막 적층물(604)로부터의 제1 층(604a)의 제거는 막 적층물(604)에 제1 층(604a)이 위치되었던 공간(910a)을 생성하여, 실리콘 산화물 층의 제2 층(604b)만이 기판(602) 상에 남아있는, 떠 있는 막 적층물을 형성한다. 공간(910a)은 산화 층(802)을 노출시킨다. 제1 층(604a)과 금속 유전체 층(902) 사이의 계면에 포지셔닝된 산화 층(802)은 측면 선택적 에칭 프로세스 동안 금속 유전체 층(902)을 효율적으로 보호할 수 있다. 산화 층(802)의 차단에 의해, 에칭 선택성을 향상시키고 계면 제어 및 관리를 개선하기 위해, 측면 선택적 에칭 프로세스 동안 측면 선택적 에칭 프로세스로부터의 공격적인 에칭제들이 효율적으로 차단되고 금속 유전체 층(902)으로부터 멀리 유지될 수 있다. 제어 층/에칭 정지 층(702)이 이용되는 예에서, 제어 층/에칭 정지 층(702)과 산화 층(802)의 조합은 개구(606)에 형성된 금속 유전체 층(902)에 대한 손상을 방지하도록 견고한 계면 보호를 제공할 수 있다. 일부 예들에서, 에칭 정지 층(702)이 형성될 때, 에칭 정지 층 자체가 높은 에칭 선택성을 제공하여 계면에서 에칭 제어를 효율적으로 제공할 수 있으므로, 산화 층(802)이 제거될 수 있다.
[0080] 동작(514)에서는, 제2 층들(604b) 사이에 공간(910a)이 한정된 후, 도 13a 및 도 13b에 도시된 바와 같이, 다음에 기판(602)으로부터 산화 층(802)이 제거될 수 있다. 산화 층(802)은 동작(512)에서의 측면 선택적 에칭 프로세스 동안 금속 유전체 층(902)을 보호하기 위한 보호 및 희생 층의 역할을 한다. 제1 층(604a)이 제거되어, 공간(910a)을 효율적으로 한정한 후, 다음에 산화 층(802)의 기능이 충족되어, 다음에 산화 층(802)이 동작(514)에서 제거된다. 산화 층(802)은 도 3에 도시된 프로세싱 챔버(300)에서 제거될 수 있다는 점이 주목된다. 산화 층(802)은 필요에 따라 적절한 에칭 프로세스에 의해 제거될 수 있다는 점이 주목된다.
[0081] 일례로, 산화 층(802)을 제거하면, 도 13c에 도시된 바와 같이, 산화 층(802)과 접촉하는 제어 층/에칭 정지 층(702)의 일부가 또한 제거되어, 금속 유전체 층(902)의 측벽 표면(952a)을 노출시키는 추가 공간(952a)을 생성할 수 있다. 제어 층/에칭 정지 층(702)의 일부가 제거될 때, 제어 층/에칭 정지 층(702)의 다른 부분은 제2 층(604b)의 측벽(704b)과 접촉하여 여전히 개구에 남아있다.
[0082] 동작(516)에서는, 산화 층(802)이 제거된 후, 도 14a, 도 14b 및 도 14c에 도시된 바와 같이, 다음에 전도성 구조(912)가 형성되고 막 적층물(604)의 공간(910a)에 채워진다. 전도성 구조(912)는 인접한 제2 층들(604b) 사이에 한정된 공간(910a)에 상대적으로 더 큰 접촉 면적으로 그리고 더 많은 양으로 채워진다. 종래의 실시들에서, 공간(910a)은 전도성 구조(912)뿐만 아니라 금속 유전체 층으로도 채워진다(예컨대, 본 개시내용에서 금속 유전체 층(902)은 이제 개구들(606) 내에서 재배치된다). 공간(910a)에서 금속 유전체 층의 점유는 종종 계면에서 불충분한 에칭 선택성을 야기할 뿐만 아니라, 공간(910a)에 형성될 수 있는 전도성 구조(912)의 양 및 접촉 면적을 감소시킨다. 따라서 금속 유전체 층(902)을 제2 층들(604b) 사이의 공간(910a) 대신에 개구(606) 내에 재배치함으로써, 더 많은 양의 전도성 구조(912)가 안에 형성될 수 있게 하도록 더 큰 치수의 공간(910a)이 얻어질 수 있다. 더욱이, 더 큰 치수의 공간(910a)은 또한, 제1 층(604a)을 공간(910a) 내의 전도성 구조(912)로 교체할 때 제조 제한들 및 복잡성을 감소시킬 수 있다. 더욱이, 더 큰 치수의 공간(910a)은 더 많은 양의 전도성 구조(912)가 내부에서 교체될 수 있게 하여, 증가된 금속 전도성 및 감소된 저항률이 얻어질 수 있어, 디바이스 구조가 완성될 때 그 디바이스 구조의 향상된 전기적 성능을 제공할 수 있다.
[0083] 막 적층물(604)에 이용되는 전도성 구조(912)의 금속 재료는, 나중에 NAND 또는 VNAND 3차원 반도체 메모리 디바이스들에서 게이트 구조로서 이용될 때, 막 적층물(604)에서 전기적 성능, 이를테면 전기 전도성 및 이동성 등을 효율적으로 향상시킬 수 있다고 여겨진다. 증착 프로세스는 MOCVD(metal organic chemical vapor deposition) 프로세스 또는 스퍼터링 물리 기상 증착 프로세스, 또는 필요에 따라 다른 적절한 프로세스일 수 있다. 증착 프로세스는 도 2에 도시된 프로세싱 챔버(232)에서 수행될 수 있다. 도 14a, 도 14b 및 도 14c에 도시된 예에서, 전도성 구조(912)는 장벽 층(916) 상에 형성된 금속 재료(914)를 포함한다. 장벽 층(916)은 금속 유전체 층(902)과는 다른 재료로 제작된다. 산화 층(802) 및/또는 만약 존재한다면, 제어 층/에칭 정지 층(702)의 일부가 제거될 때, 필요에 따라 전기적 성능을 향상시키도록 장벽 층(916)이 금속 유전체 층(902)과 직접 접촉하거나 계면 결합될 수 있다.
[0084] 금속 재료(914)의 적절한 예들은 텅스텐(W), 텅스텐 실리사이드(WSi), 텅스텐 폴리실리콘(W/폴리), 텅스텐 합금, 탄탈륨(Ta), 티타늄(Ti), 구리(Cu), 루테늄(Ru), 니켈(Ni), 코발트(Co), 크롬(Cr), 철(Fe), 망간(Mn), 알루미늄(Al), 하프늄(Hf), 바나듐(V), 몰리브덴(Mo), 팔라듐(Pd), 금(Au), 은(Au), 백금(Pt), 이들의 합금들, 또는 이들의 조합들로 구성된 그룹으로부터 선택될 수 있다. 장벽 층(916)의 적절한 예들은 특히, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), TaSiN, TiSiN 및 이들의 조합들과 같은 금속 질화물 층 또는 금속 실리콘 질화물 층일 수 있다.
[0085] 하나의 특정 예에서, 금속 재료(914)는 텅스텐(W) 함유 층일 수 있고, 장벽 층(916)은 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), TaSiN 또는 TiSiN일 수 있다. 전도성 구조(912)는 필요에 따라 장벽 층(916) 없이 금속 재료(914)만을 가질 수 있다는 점이 주목된다.
[0086] 따라서 반도체 디바이스들의 메모리 셀들의 3차원(3D) 적층을 제조하기 위한 계단형 구조들을 형성하기 위한 방법들 및 장치가 제공된다. 선택적 증착 및 선택적 에칭 프로세스와 함께 계면의 보호 산화 층(예컨대, 희생 산화 층)은 막 적층물의 유전체 층을 전도성 구조로 대체하는 데 이용된다. 반도체 디바이스들의 메모리 셀들의 3차원(3D) 적층을 위해 막 적층물의 개구(예컨대, 채널들)에 금속 유전체 재료가 형성된다. 보호/희생 산화 층은 제거 프로세스 동안 계면과 금속 유전체 층을 보호할 수 있어, 계면 프로파일 및 지형의 양호한 제어를 제공할 수 있다. 그 결과, 이후에 전도성 구조가 내부에 형성될 때, 계면에서의 양호한 전기적 접촉이 얻어질 수 있어, 메모리 셀들에 원하는 전기적 성능을 제공할 수 있다.
[0087] 전술한 내용은 본 개시내용의 실시예들에 관한 것이지만, 본 개시내용의 기본 범위를 벗어나지 않으면서 본 개시내용의 다른 실시예들 및 추가 실시예들이 안출될 수 있으며, 본 개시내용의 범위는 하기의 청구항들에 의해 결정된다.

Claims (15)

  1. 기판 상에 수평으로 형성된 유전체 층들과 전도성 구조들의 교대 쌍들을 포함하는 막 적층물; 및
    상기 막 적층물에 형성된 개구를 포함하며,
    상기 개구는 금속 유전체 층, 다층 구조 및 중심 충전 층으로 충전되고,
    상기 개구 내의 금속 유전체 층은 상기 전도성 구조와 계면 결합되는,
    메모리 셀 디바이스.
  2. 제1 항에 있어서,
    상기 전도성 구조들은:
    금속 재료; 및
    상기 금속 재료를 덮는 장벽 층을 더 포함하는,
    메모리 셀 디바이스.
  3. 제1 항에 있어서,
    상기 개구 내의 금속 유전체 층은 고(high) 유전상수 재료인,
    메모리 셀 디바이스.
  4. 제1 항에 있어서,
    상기 금속 유전체 층, 상기 다층 구조 및 상기 중심 충전 층은 상기 개구에 수직으로 배치되는,
    메모리 셀 디바이스.
  5. 제2 항에 있어서,
    상기 금속 함유 재료는 텅스텐(W), 텅스텐 실리사이드(WSi), 텅스텐 폴리실리콘(W/폴리), 텅스텐 합금, 탄탈륨(Ta), 티타늄(Ti), 구리(Cu), 루테늄(Ru), 니켈(Ni), 코발트(Co), 크롬(Cr), 철(Fe), 망간(Mn), 알루미늄(Al), 하프늄(Hf), 바나듐(V), 몰리브덴(Mo), 팔라듐(Pd), 금(Au), 은(Au), 백금(Pt), 이들의 합금들, 또는 이들의 조합들로 구성된 그룹으로부터 선택되는,
    메모리 디바이스.
  6. 제2 항에 있어서,
    상기 장벽 층은 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), TaSiN 또는 TiSiN인,
    메모리 디바이스.
  7. 제3 항에 있어서,
    상기 고 유전상수 재료는 하프늄 이산화물(HfO2), 지르코늄 이산화물(ZrO2), 하프늄 실리콘 산화물(HfSiO2), 하프늄 알루미늄 산화물(HfAlO), 지르코늄 실리콘 산화물(ZrSiO2), 탄탈륨 이산화물(Ta2O5), 알루미늄 산화물(Al2O3), 알루미늄 도핑 하프늄 이산화물, 비스무스 스트론튬 티타늄(BST: bismuth strontium titanium) 및 플래티늄 지르코늄 티타늄(PZT: platinum zirconium titanium)으로 구성된 그룹으로부터 선택되는,
    메모리 디바이스.
  8. 제1 항에 있어서,
    상기 유전체 층들은 실리콘 산화물 층인,
    메모리 디바이스.
  9. 제1 항에 있어서,
    상기 막 적층물의 유전체 층들과 선택적으로 접촉하여 상기 개구에 형성된 에칭 정지 층을 더 포함하는,
    메모리 디바이스.
  10. 제1 항에 있어서,
    상기 중심 충전 층은 실리콘 산화물 재료인,
    메모리 디바이스.
  11. 제1 층과 제2 층을 포함하는 막 적층물에 개구를 형성하는 단계;
    상기 제1 층의 측벽 상에 산화 층을 형성하도록 상기 제1 층을 선택적으로 산화시키는 단계;
    금속 유전체 층을 포함하는 하나 이상의 층들로 상기 개구를 충전하는 단계;
    상기 산화 층을 노출하도록 상기 막 적층물로부터 상기 제1 층을 선택적으로 제거하는 단계;
    상기 막 적층물 내에 공간을 한정하도록 상기 막 적층물로부터 상기 산화 층을 선택적으로 제거하는 단계; 및
    전도성 구조로 상기 공간을 충전하는 단계를 포함하는,
    기판 상의 메모리 디바이스 방법.
  12. 제11 항에 있어서,
    상기 제1 층은 실리콘 질화물 층이고, 상기 제2 층은 실리콘 산화물 층인,
    기판 상의 메모리 디바이스 방법.
  13. 제11 항에 있어서,
    상기 제1 층을 선택적으로 산화시키는 단계는:
    상기 제1 층을 산화시키도록 라디칼 플라즈마 산화를 수행하는 단계를 더 포함하는,
    기판 상의 메모리 디바이스 방법.
  14. 제11 항에 있어서,
    상기 금속 유전체 층은 하프늄 이산화물(HfO2), 지르코늄 이산화물(ZrO2), 하프늄 실리콘 산화물(HfSiO2), 하프늄 알루미늄 산화물(HfAlO), 지르코늄 실리콘 산화물(ZrSiO2), 탄탈륨 이산화물(Ta2O5), 알루미늄 산화물(Al2O3), 알루미늄 도핑 하프늄 이산화물, 비스무스 스트론튬 티타늄(BST) 및 플래티늄 지르코늄 티타늄(PZT)으로 그룹으로부터 선택된 고 유전상수 재료인,
    기판 상의 메모리 디바이스 방법.
  15. 제11 항에 있어서,
    상기 전도성 구조는 금속 재료 및 장벽 층을 포함하는,기판 상의 메모리 디바이스 방법.
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