JP2019161162A - 半導体装置およびその製造方法 - Google Patents

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紳伍 中島
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遼太 淺田
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幸延 永島
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雅之 赤穂
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Abstract

【課題】電気特性の劣化を抑制する。【解決手段】半導体装置は、基板１０と、前記基板上に設けられたトランジスタＴｒと、前記トランジスタに電気的に接続され、かつ前記トランジスタの上方に設けられた第１配線Ｄ２と、を含む配線層１１０と、前記配線層の上方に設けられ、各間に絶縁層７２を介して積層された複数の導電層７０を含む積層体１２０と、前記配線層と前記積層体との間に設けられた第１シリコン窒化層４１と、を具備する。【選択図】 図２

Description

実施形態は、半導体装置およびその製造方法に関する。
メモリセルが三次元に配列されたＮＡＮＤ型フラッシュメモリが知られている。
特開２０１１−１３８９４５号公報
電気特性の劣化を抑制する半導体装置およびその製造方法を提供する。
実施形態による半導体装置は、半導体装置は、基板と、前記基板上に設けられたトランジスタと、前記トランジスタに電気的に接続され、かつ前記トランジスタの上方に設けられた第１配線と、を含む配線層と、前記配線層の上方に設けられ、各間に絶縁層を介して積層された複数の導電層を含む積層体と、前記配線層と前記積層体との間に設けられた第１シリコン窒化層と、を具備する。
第１実施形態に係る半導体装置を示す平面図。 第１実施形態に係る半導体装置を示す断面図。 第１実施形態に係る半導体装置を示す一部拡大断面図。 第１実施形態に係る半導体装置における柱状部を示す一部拡大断面図。 第１実施形態に係る半導体装置を示す一部拡大断面図。 第１実施形態に係る半導体装置の製造工程を示す断面図。 第１実施形態に係る半導体装置の製造工程を示す断面図。 第１実施形態に係る半導体装置の製造工程を示す断面図。 第１実施形態に係る半導体装置の製造工程を示す断面図。 第１実施形態に係る半導体装置の製造工程を示す断面図。 第１実施形態に係る半導体装置の製造工程を示す断面図。 第１実施形態に係る半導体装置の製造工程を示す断面図。 第１実施形態に係る半導体装置の製造工程の比較例を示す断面図。 第１実施形態に係る半導体装置の第１変形例を示す一部拡大断面図。 第１実施形態に係る半導体装置の第２変形例を示す一部拡大断面図。 第１実施形態に係る半導体装置の第２変形例を示す一部拡大断面図。 第２実施形態に係る半導体装置を示す一部拡大断面図。 第２実施形態に係る半導体装置の製造工程を示す断面図。 第２実施形態に係る半導体装置の製造工程を示す断面図。 第２実施形態に係る半導体装置の製造工程を示す断面図。 第２実施形態に係る半導体装置の製造工程を示す断面図。 第２実施形態に係る半導体装置の製造工程を示す断面図。 第２実施形態に係る半導体装置の比較例を示す一部拡大断面図。 第３実施形態に係る半導体装置を示す一部拡大断面図。 第３実施形態に係る半導体装置の製造工程を示す断面図。 第３実施形態に係る半導体装置の製造工程を示す断面図。 第４実施形態に係る半導体装置を示す平面図。 第４実施形態に係る半導体装置を示す断面図。 第４実施形態に係る半導体装置を示す一部拡大断面図。 第４実施形態に係る半導体装置の製造工程を示す断面図。 第４実施形態に係る半導体装置の製造工程を示す断面図。 第４実施形態に係る半導体装置の製造工程を示す断面図。 第４実施形態に係る半導体装置の製造工程を示す断面図。 第４実施形態に係る半導体装置の製造工程を示す断面図。 第４実施形態に係る半導体装置の製造工程を示す断面図。 第４実施形態に係る半導体装置の製造工程を示す断面図。
本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。
＜第１実施形態＞
以下に図１乃至図１６を用いて、第１実施形態に係る半導体装置１００について説明する。ここでは、半導体装置として、三次元積層型のＮＡＮＤ型フラッシュメモリを例に説明する。
［第１実施形態の構成］
図１は、第１実施形態に係る半導体装置１００を示す平面図である。
図１に示すように、半導体装置１００は、Ｙ方向に沿って並ぶ複数のブロックＢＬＫ（ＢＬＫｎ〜ＢＬＫｎ＋１）を含む。各ブロックＢＬＫのＸ方向中央部にはＸ方向に延びる分離部２００が設けられる。また、分離部２００は、ブロックＢＬＫ間にも設けられる。
各ブロックＢＬＫは、２つのメモリセルアレイ領域１００ａ、コンタクト領域１００ｂ、２つの階段領域１００ｃ、および２つの周辺領域１００ｄを含む。
積層体１２０の中央部において、２つのメモリセルアレイ領域１００ａおよびコンタクト領域１００ｂが設けられる。コンタクト領域１００ｂは、２つのメモリセルアレイ領域１００ａの間に設けられる。積層体１２０の端部において、２つの階段領域１００ｃが設けられる。すなわち、２つの階段領域１００ｃの間に、２つのメモリセルアレイ領域１００ａおよびコンタクト領域１００ｂが設けられる。また、２つの階段領域１００ｃの両方の外側（積層体１２０の外側）にそれぞれ、周辺領域１００ｄが設けられる。
メモリセルアレイ領域１００ａは、複数の柱状部ＣＬを含む。複数の柱状部ＣＬは、Ｘ方向およびＹ方向に並ぶ。また、Ｘ方向（またはＹ方向）に隣り合う２つの柱状部ＣＬは、Ｙ方向（またはＸ方向）に半ピッチずれて設けられる。すなわち、複数の柱状部ＣＬは、Ｘ方向およびＹ方向に千鳥格子状に並ぶ。これに限らず、複数の柱状部ＣＬは、マトリクス状に設けられてもよい。また、図１において柱状部ＣＬの形状は、Ｚ方向から見て略円形であるが、これに限らない。
コンタクト領域１００ｂは、コンタクトＣ４を含む。後述するように、コンタクトＣ４は、積層体１２０の上層部の配線と積層体１２０の下層部の配線とを接続する。
階段領域１００ｃは、Ｘ方向に並ぶ複数のステップおよび複数のテラスを含む。また、Ｙ方向に並ぶ図示せぬステップおよびテラスを含む。ここで、テラスは、後述する導電層７０のうち、直上域に他の導電層７０が配置されていない部分の上面であり、ＸＹ平面に対して略平行である。また、ステップは、Ｘ方向において隣り合う２つのテラスの間の垂直面または傾斜面である。ステップは、１枚の導電層７０の側面（端面）および１枚の絶縁層７２の端面からなる面であり、Ｙ方向を含む平面に対して略平行である。
中央部（２つのメモリセルアレイ領域１００ａおよびコンタクト領域１００ｂ）に対して一方側の階段領域１００ｃは、第１コンタクト群１００ｃ＿１を含む。第１コンタクト群１００ｃ＿１は、複数のコンタクトＣＣを含む。各コンタクトＣＣは、各テラスに接続され、各層に対応するワード線を引き出す。
中央部に対して他方側の階段領域１００ｃは、第２コンタクト群１００ｃ＿２を含む。第２コンタクト群１００ｃ＿２は、複数のコンタクトＣ４を含む。階段領域１００ｃのコンタクトＣ４は、コンタクト領域１００ｂのコンタクトＣ４と同様、積層体１２０の上層部の配線と積層体１２０の下層部の配線とを接続する。
Ｙ方向に隣接するブロックＢＬＫの階段領域１００ｃにおいて、第１コンタクト群１００ｃ＿１と第２コンタクト群１００ｃ＿２とは、中央部に対して反対に設けられる。より具体的には、ブロックＢＬＫｎでは、中央部に対して一方側（例えば図１の左側）の階段領域１００ｃに第１コンタクト群１００ｃ＿１が設けられ、他方側（例えば図１の右側）の階段領域１００ｃに第２コンタクト群１００ｃ＿２が設けられる。そして、ブロックＢＬＫｎ＋１では、中央部に対して一方側（例えば図１の左側）の階段領域１００ｃに第２コンタクト群１００ｃ＿２が設けられ、他方側（例えば図１の右側）の階段領域１００ｃに第１コンタクト群１００ｃ＿１が設けられる。
すなわち、階段領域１００ｃは、ワード線がコンタクトＣＣによって１ブロック単位で交互に両側引き出しされる配置を有する。そして、ワード線引き出し用のコンタクトＣＣが設けられていない階段領域１００ｃに、コンタクトＣ４が設けられる。
なお、第１コンタクト群１００ｃ＿１と第２コンタクト群１００ｃ＿２の配置は、これに限らず、任意に設定可能である。例えば、第１コンタクト群１００ｃ＿１と第２コンタクト群１００ｃ＿２とは、２ブロックＢＬＫ以上毎に、中央部に対して反対に設けられてもよい。
周辺領域１００ｄは、コンタクトＣ３を含む。後述するように、コンタクトＣ３は、Ｃ４と同様、積層体１２０の上層部の配線と積層体１２０の下層部の配線とを接続する。
図１においてコンタクトＣＣ，Ｃ３，Ｃ４の形状はＺ方向から見て矩形であるが、これに限らず、コンタクトＣ４の形状は略円形であってもよい。
図２は、第１実施形態に係る半導体装置１００を示す断面図である。図２において、層間絶縁層は適宜省略している。
以下の説明において、Ｘ方向およびＹ方向に対して直交する方向をＺ方向（積層方向）とする。また、Ｚ方向のうち、基板１０から積層体１２０に向かう方向を「上」ともいい、積層体１２０から基板１０に向かう方向を「下」ともいうが、この表記は便宜的なものであり、重力の方向とは無関係である。
図２に示すように、半導体装置１００は、基板１０の上方に設けられた配線層１１０および積層体１２０を含む。
基板１０は、半導体基板であり、例えば主にシリコンを含むシリコン基板である。
配線層１１０は、基板１０上に設けられる。配線層１１０は、トランジスタＴｒ、コンタクトＣａ，Ｃ１，Ｃ２、配線Ｄ０，Ｄ１，Ｄ２を含み、制御回路を構成する。トランジスタＴｒは、基板１０上に設けられる。トランジスタＴｒのソース／ドレイン領域およびゲートは、コンタクトＣａを介して上層の配線Ｄ０に接続される。配線Ｄ０は、コンタクトＣ１を介して上層の配線Ｄ１に接続される。配線Ｄ１は、コンタクトＣ２を介して上層の配線Ｄ２に接続される。
配線層１１０（配線Ｄ２）の上方には、シリコン窒化層４１が設けられる。シリコン窒化層４１は、Ｘ方向およびＹ方向に拡がり、全領域に亘って設けられる。シリコン窒化層４１の上方には、タングステンシリサイド層４２およびポリシリコン層４３が順に設けられる。これらタングステンシリサイド層４２およびポリシリコン層４３からなる積層体によって、ソース線が構成される。
積層体１２０は、ポリシリコン層４３の上方に設けられる。積層体１２０は、複数の導電層７０および複数の絶縁層７２を含む。複数の導電層７０および複数の絶縁層７２は、交互に積層される。
メモリセルアレイ領域１００ａにおける積層体１２０内には、柱状部ＣＬが設けられる。柱状部ＣＬは、積層体内１２０を積層方向（Ｚ方向）に延びる。柱状部ＣＬの上端は、コンタクトＣｂを介してビット線である配線Ｍ０に接続される。
一方側の階段領域１００ｃにおける積層体１２０の各テラスには、コンタクトＣＣが接続される。コンタクトＣＣの上端は、コンタクトＣｂを介して配線Ｍ０に接続される。
他方側の階段領域１００ｃおよびコンタクト領域１００ｂにおける積層体１２０内には、コンタクトＣ４が設けられる。コンタクトＣ４は、積層体内１２０、タングステンシリサイド層４２、ポリシリコン層４３、およびシリコン窒化層４１内を積層方向に延びる。コンタクトＣ４の下端は、配線Ｄ２に接続される。コンタクトＣ４の上端はコンタクトＣｂを介して配線Ｍ０に接続される。
また、周辺領域１００ｄには、コンタクトＣ３が設けられる。コンタクトＣ３の下端は、配線Ｄ２に接続される。コンタクトＣ３の上端はコンタクトＣｂを介して配線Ｍ０に接続される。
図３は、第１実施形態に係る半導体装置１００を示す一部拡大断面図であり、図２の破線部Ａ（メモリセルアレイ領域１００ａ）を示す断面図である。
図３に示すように、積層体１２０は、ポリシリコン層４３上に設けられる。積層体１２０は、複数の導電層７０および複数の絶縁層７２を含む。複数の導電層７０は、各間に絶縁層（絶縁体）７２を介して、基板１０の主面に対して垂直な方向（Ｚ方向）に積層される。言い換えると、複数の導電層７０と複数の絶縁層７２とが、交互に積層される。積層体１２０上には、絶縁層４４が設けられる。
導電層７０は、例えば金属層である。導電層７０は、例えば、タングステンを主成分として含むタングステン層、またはモリブデンを主成分として含むモリブデン層である。絶縁層４４，７２は、例えば、酸化シリコンを主成分として含むシリコン酸化層である。
柱状部ＣＬは、絶縁層４４内および積層体１２０内を積層方向（Ｚ方向）に連続して延びる。柱状部ＣＬは、中心から順に設けられたコア層５０、半導体層２０、およびメモリ層３０を含む。
コア層５０は、柱状部ＣＬにおいて、中心部として設けられる。コア層５０は、例えば酸化シリコンを主成分として含むシリコン酸化層である。
半導体層２０は、柱状部ＣＬにおいて、コア層５０の周囲に設けられる。すなわち、半導体層２０は、コア層５０とメモリ層３０との間に設けられる。半導体層２０は、コア層５０の周囲に設けられたボディ層２０ｂ、およびボディ層２０ｂの周囲に設けられたカバー層２０ａを含む。ボディ層２０ｂの下端は、ポリシリコン層４３に接する。
メモリ層３０は、柱状部ＣＬにおいて、半導体層２０の周囲に設けられる。すなわち、メモリ層３０は、半導体層２０と、積層体１２０および絶縁層４４との間に設けられる。
図４は、第１実施形態に係る半導体装置１００における柱状部ＣＬを示す一部拡大断面図である。
図４に示すように、メモリ層３０は、トンネル絶縁層３１、電荷蓄積層３２、およびブロック絶縁層３３を含む。
トンネル絶縁層３１は、半導体層２０と電荷蓄積層３２との間に設けられる。電荷蓄積層３２は、トンネル絶縁層３１とブロック絶縁層３３との間に設けられる。ブロック絶縁層３３は、電荷蓄積層３２と導電層７０（および絶縁層７２）との間に設けられる。
半導体層２０、メモリ層３０、および導電層７０は、メモリセルＭＣを構成する。メモリセルＭＣは、半導体層２０の周囲を、メモリ層３０を介して、導電層７０が囲んだ縦型トランジスタ構造を有する。積層体１２０に、複数のメモリセルＭＣが設けられる。
縦型トランジスタ構造のメモリセルＭＣにおいて、半導体層２０はチャネルとして機能し、導電層７０はコントロールゲート（ワード線）として機能する。電荷蓄積層３２は、半導体層２０から注入される電荷を蓄積するデータ記憶層として機能する。
メモリセルＭＣは、例えばチャージトラップ型のメモリセルである。電荷蓄積層３２は、絶縁性の層中に電荷を捕獲するトラップサイトを多数有する。また、電荷蓄積層３２は、例えば、窒化シリコンを主成分として含むシリコン窒化層である。または、電荷蓄積層３２は、まわりを絶縁体で囲まれた、導電性をもつ浮遊ゲートであってもよい。
トンネル絶縁層３１は、半導体層２０から電荷蓄積層３２に電荷が注入される際、または電荷蓄積層３２に蓄積された電荷が半導体層２０に放出される際に電位障壁となる。トンネル絶縁層３１は、例えば酸化シリコンを主成分として含むシリコン酸化層である。
ブロック絶縁層３３は、電荷蓄積層３２に蓄積された電荷が導電層７０へ放出されることを防止する。また、ブロック絶縁層３３は、導電層７０から柱状部ＣＬへの電荷のバックトンネリングを防止する。
ブロック絶縁層３３は、例えば酸化シリコンを主成分として含むシリコン酸化層である。また、ブロック絶縁層３３は、シリコン酸化層と金属酸化層との積層体１２０であってもよい。この場合、シリコン酸化層は電荷蓄積層３２と金属酸化層との間に設けられ、金属酸化層はシリコン酸化層と導電層７０との間に設けられる。金属酸化層として、例えば、酸化アルミニウムを主成分として含むアルミニウム酸化層、酸化ジルコニウムを主成分として含むジルコニウム酸化層、酸化ハフニウムを主成分として含むハフニウム酸化層が挙げられる。
図５は、第１実施形態に係る半導体装置１００を示す一部拡大断面図であり、図２の破線部Ｂ（コンタクト領域１００ｂ）を示す断面図である。
図５に示すように、配線Ｄ２は、絶縁層６１内に設けられる。配線Ｄ２は、金属層であり、例えばタングステン層である。配線Ｄ２および絶縁層６１上には、シリコン窒化層４１が設けられる。シリコン窒化層４１上には絶縁層６２が設けられ、この絶縁層６２上にタングステンシリサイド層４２およびポリシリコン層４３が順に設けられる。これらタングステンシリサイド層４２およびポリシリコン層４３と同層のコンタクト形成領域には、絶縁層６３が設けられる。ポリシリコン層４３および絶縁層６３上には、積層体１２０が形成される。そして、積層体１２０上には絶縁層４４が設けられ、絶縁層４４上には絶縁層６４が設けられる。絶縁層６１，６２，６３，６４は、例えば酸化シリコンを含むシリコン酸化層である。
コンタクトＣ４は、シリコン窒化層４１内、絶縁層４４，６２，６３内、および積層体１２０内を積層方向に連続して延びる。コンタクトＣ４は、中心から順に設けられた金属層８２およびシリコン酸化層８１を含む。コンタクトＣ４の下端は配線Ｄ２に接続され、上端は絶縁層６４内に設けられたコンタクトＣｂに接続される。
金属層８２は、コンタクトＣ４において中心部として設けられる。金属層８２は、シリコン窒化層４１内、絶縁層４４，６２，６３内、および積層体１２０内を積層方向に連続して延びる。金属層８２は、例えばタングステンを含むタングステン層である。金属層８２の下端は配線Ｄ２に接続され、上端は絶縁層６４内に設けられたコンタクトＣｂに接続される。
シリコン酸化層８１は、コンタクトＣ４において、金属層８２の周囲に設けられる。シリコン酸化層８１は、金属層８２と、絶縁層４４，６２，６３、および積層体１２０との間に設けられる。一方、シリコン酸化層８１は、金属層８２とシリコン窒化層４１との間に設けられない。このため、金属層８２の側面は、シリコン窒化層４１に接する。したがって、配線層１１０と積層体１２０とは、配線Ｄ２およびシリコン窒化層４１によって分離される。
［第１実施形態の製造方法］
図６乃至図１２は、第１実施形態に係る半導体装置１００の製造工程を示す断面図である。ここでは、コンタクトＣ４の製造工程について説明する。
まず、図６に示すように、絶縁層６１内に配線Ｄ２が形成される。絶縁層６１は、例えばシリコン酸化層である。配線Ｄ２は、金属層であり、例えばタングステン層である。配線Ｄ２は、例えばダマシン法によって形成される。これら配線Ｄ２および絶縁層６１上に、シリコン窒化層４１が形成される。シリコン窒化層４１は、例えば、ＬＰ（Low Pressure）−ＣＶＤ（Chemical Vapor Deposition）法によって形成される。
次に、図７に示すように、シリコン窒化層４１上に、絶縁層６２が形成される。この絶縁層６２上にタングステンシリサイド層４２が形成され、さらにタングステンシリサイド層４２上にポリシリコン層４３が形成される。これらタングステンシリサイド層４２およびポリシリコン層４３内のコンタクト形成領域に、絶縁層６３が形成される。
次に、ポリシリコン層４３および絶縁層６３上に、絶縁層７２と犠牲層７１とが交互に積層される。この絶縁層７２と犠牲層７１とを交互に積層する工程が繰り返され、複数の犠牲層７１と複数の絶縁層７２とを有する積層体１２０が形成される。さらに、積層体１２０上に、絶縁層４４が形成される。例えば、犠牲層７１はシリコン窒化層であり、絶縁層４４，６２，６３，７２はシリコン酸化層である。シリコン窒化層である犠牲層７１は、例えばＰ（Plasma）−ＣＶＤ法によって形成される。
次に、図８に示すように、絶縁層４４，６２，６３および積層体１２０に、Ｚ方向に延びるホールＨ１が形成される。ホールＨ１は、例えば図示しないマスク層を用いたreactive ion etching（ＲＩＥ）により形成される。ホールＨ１は、絶縁層４４，６２，６３および積層体１２０を貫通し、シリコン窒化層４１に達する。
次に、図９に示すように、ホールＨ１内における絶縁層４４，６２，６３、積層体１２０、およびシリコン窒化層４１の内側には、シリコン酸化層８１が形成される。シリコン酸化層８１は、ホールＨ１の側面およびボトムに沿ってコンフォーマルに形成される。
次に、図１０に示すように、例えば図示しないマスク層を用いたＲＩＥによって、ホールＨ１のボトムのシリコン酸化層８１が除去され、シリコン窒化層４１が露出する。さらに、ホールＨ１のボトムに露出したシリコン窒化層４１が除去され、シリコン窒化層４１にホールＨ２が形成される。ホールＨ２は、シリコン窒化層４１を貫通し、配線Ｄ２に達する。このとき、ホールＨ２の径は、ホールＨ１の側面に設けられたシリコン酸化層８１の膜厚分だけホールＨ１の径よりも小さくなる。
次に、図１１に示すように、ホールＨ１内におけるシリコン酸化層８１の内側、およびホールＨ２内におけるシリコン窒化層４１の内側に、金属層８２が形成される。これにより、ホールＨ１，Ｈ２が埋め込まれる。ここで、配線層１１０と積層体１２０とは、配線Ｄ２およびシリコン窒化層４１によって分離される。その結果、その後の工程において熱工程が行われても、積層体１２０に含まれる水素が配線層１１０に拡散することを抑制することができる。
その後、例えば、Chemical Mechanical Polishing（ＣＭＰ）法により、ホールＨ１外に設けられたシリコン酸化層８１および金属層８２が除去される。そして、絶縁層４４、シリコン酸化層８１、および金属層８２上に、絶縁層６４が形成される。
次に、図示はしないが、マスク層を用いたＲＩＥ法により、積層体１２０に複数のスリットが形成される。スリットは、絶縁層４４，６４および積層体１２０を貫通し、ポリシリコン層４３に達する。
そして、図１２に示すように、スリットを通じて供給されるエッチング液またはエッチングガスにより、犠牲層７１が除去される。例えば、エッチング液としては、燐酸を含むエッチング液が用いられる。これにより、上下で隣接する絶縁層７２の間に空隙７３が形成される。空隙７３は、絶縁層４４と積層体１２０の最上層の絶縁層７２との間にも形成される。
積層体１２０の複数の絶縁層７２は、複数の柱状部ＣＬの側面を囲むように、柱状部ＣＬの側面に接している。複数の絶縁層７２は、このような複数の柱状部ＣＬとの物理的結合によって支えられ、絶縁層７２間の空隙７３が保たれる。
次に、図５に示すように、例えばＣＶＤ法により、空隙７３に導電層７０が形成される。このとき、スリットを通じてソースガスが空隙７３に供給される。
その後、図示はしないが、スリットの側面およびボトムに、絶縁層が形成される。これにより、スリットが埋め込まれ、図１に示す分離部２００が形成される。
さらに、絶縁層６４にコンタクトＣｂが形成され、コンタクトＣｂはコンタクトＣ４に接続される。
このようにして、第１実施形態における半導体装置１００が形成される。
［第１実施形態の効果］
メモリセルが三次元に配列されたＮＡＮＤ型フラッシュメモリにおいて、配線層１１０の上方にシリコン酸化層（絶縁層７２）とシリコン窒化層（犠牲層７１）とが交互に積層された積層体１２０が形成される。この積層体１２０が形成された後に熱工程が行われると、積層体１２０（特にシリコン窒化層）に含まれる水素が拡散される。拡散された水素は、下方の配線層１１０に侵入し、配線層１１０内のトランジスタＴｒ等の特性に悪影響を与える。これにより、配線層１１０における電気特性が劣化してしまう。
これに対し、上記第１実施形態では、配線層１１０と積層体１２０との間に、シリコン窒化層４１が設けられる。このシリコン窒化層４１は、水素の侵入を防ぐバリア層として機能する。これにより、製造プロセスにおける熱工程において、積層体１２０から拡散された水素が配線層１１０に侵入することを防ぐことができる。その結果、配線層１１０の電気特性の劣化を抑制することができる。
なお、積層体１２０におけるシリコン窒化層（犠牲層）７１はＰ−ＣＶＤ法により形成される一方、シリコン窒化層４１はＬＰ−ＣＶＤ法により形成される。ＬＰ−ＣＶＤ法により形成されたシリコン窒化層４１は、配線層１１０に水素を拡散することはなく、バリア層として機能する。
図１３は、第１実施形態に係る半導体装置１００の製造工程の比較例を示す断面図である。
図１３の比較例に示すように、バリア層となるシリコン窒化層４１が形成された場合であっても、コンタクトＣ４が形成される際に積層体１２０からの水素が配線層１１０に拡散することがあり得る。例えば、比較例では、シリコン窒化層４１と配線Ｄ２との間にシリコン酸化層からなる絶縁層６５が設けられる。また、コンタクトＣ４の側壁スペーサとなるシリコン酸化層８１は、シリコン窒化層４１内にも形成される。シリコン酸化層は、積層体１２０からの水素の侵入を防ぐことはできない。このため、比較例では、シリコン窒化層４１が形成されているが、コンタクトＣ４を形成する際に、積層体１２０からの水素がシリコン酸化層８１および絶縁層６５（シリコン酸化層）を介して配線層１１０に侵入してしまう。
これに対し、上記第１実施形態では、シリコン酸化層８１は、シリコン窒化層４１内に形成されない。すなわち、金属層８２とシリコン窒化層４１とは、接して形成される。また、シリコン窒化層４１は、配線Ｄ２の直上に（配線Ｄ２に接して）形成される。これにより、上記第１実施形態では、比較例に示したシリコン酸化層（シリコン酸化層８１および絶縁層６５）による水素の侵入経路が塞がれる。したがって、コンタクトＣ４を形成する際においても、積層体１２０から拡散された水素が配線層１１０に侵入することを防ぐことができる。
［第１実施形態の変形例］
図１４は、第１実施形態に係る半導体装置１００の第１変形例を示す一部拡大断面図であり、図２の破線部Ｂ（コンタクト領域１００ｂ）の変形例を示す断面図である。
図１４に示すように、第１変形例では、配線Ｄ２は、金属層８５およびポリシリコン層８３を含む。ポリシリコン層８３は、金属層８５上に設けられる。金属層８５は、例えばタングステン層である。金属層８５とポリシリコン層８３との間には、チタンまたはチタンナイトライド層である図示せぬバリアメタル層が設けられる。配線Ｄ２および絶縁層６１上には、シリコン窒化層４１が設けられる。配線Ｄ２のポリシリコン層８３に接するように、コンタクトＣ４の金属層８２が設けられる。
第１実施形態において、金属層である配線Ｄ２は、積層体１２０からの水素の侵入を防ぐことができない場合がある。これに対し、第１変形例では、配線Ｄ２として金属層８５上にポリシリコン層８３が設けられる。これにより、配線層１１０と積層体１２０とは、ポリシリコン層８３およびシリコン窒化層４１によって分離される。ポリシリコン層８３は、水素の侵入を防ぐバリア層として機能する。これにより、製造プロセスにおける熱工程において、積層体１２０から拡散された水素が配線層１１０に侵入することを防ぐことができる。その結果、配線層１１０の電気特性の劣化を抑制することができる。
図１５は、第１実施形態に係る半導体装置１００の第２変形例を示す一部拡大断面図であり、図２の破線部Ｂ（コンタクト領域１００ｂ）の変形例を示す断面図である。
図１５に示すように、第２変形例では、コンタクトＣ４は、中心から順に設けられた金属層８２およびシリコン酸化層８１を含む。また、コンタクトＣ４は、金属層８２の下端部の一部の代わりにポリシリコン層８４を含む。ポリシリコン層８４は、金属層８２に連続して設けられ、金属層８２と同様にシリコン酸化層８１の内側に設けられる。そして、ポリシリコン層８４はシリコン窒化層４１内にも形成され、ポリシリコン層８４の下端は配線Ｄ２に接続される。金属層８２とポリシリコン層８４との間には、チタンまたはチタンナイトライド層である図示せぬバリアメタル層が設けられる。
ポリシリコン層８４は、シリコン窒化層４１にホールＨ２が形成された後（図１０の工程の後）、ホールＨ１，Ｈ２のボトムに形成される。ポリシリコン層８４は、ホールＨ１，Ｈ２がポリシリコン層８４によって埋め込まれた後にポリシリコン層８４がエッチバックされて形成されてもよい。
第２変形例では、金属層８２下にポリシリコン層８４が設けられる。これにより、配線Ｄ２を含む配線層１１０と積層体１２０とは、ポリシリコン層８４およびシリコン窒化層４１によって分離される。ポリシリコン層８４は、水素の侵入を防ぐバリア層として機能する。これにより、製造プロセスにおける熱工程において、積層体１２０から拡散された水素が配線層１１０に侵入することを防ぐことができる。その結果、配線層１１０の電気特性の劣化を抑制することができる。
なお、図１６に示すように、シリコン窒化層４１と配線Ｄ２との間に、シリコン酸化層からなる絶縁層６５が設けられてもよい。このとき、ポリシリコン層８４の上端は、絶縁層６５の上端よりも高い位置にある。
＜第２実施形態＞
以下に図１７乃至図２３を用いて、第２実施形態に係る半導体装置１００について説明する。第２実施形態は、コンタクトＣ４において、金属層８２の側面および上面を覆うようにシリコン窒化層８６，８４が設けられる例である。以下に、第２実施形態について詳説する。
なお、第２実施形態において、上記第１実施形態と同様の点については説明を省略し、主に異なる点について説明する。
［第２実施形態の構成］
図１７は、第２実施形態に係る半導体装置１００を示す一部拡大断面図であり、図２の破線部Ｂ（コンタクト領域１００ｂ）を示す断面図である。
コンタクトＣ４は、シリコン窒化層４１内、絶縁層４４，６２，６３内、および積層体１２０内を積層方向に連続して延びる。コンタクトＣ４は、中心から順に設けられた金属層８２、シリコン窒化層８６、およびシリコン酸化層８１を含む。また、コンタクトＣ４は、金属層８２の上面（上端）を覆うシリコン窒化層８７を含む。
金属層８２は、コンタクトＣ４において、中心部として設けられる。金属層８２は、シリコン窒化層４１内、絶縁層４４，６２，６３内、および積層体１２０内を積層方向に連続して延びる。金属層８２は、例えばタングステンを含むタングステン層である。金属層８２の下端は配線Ｄ２に接続され、上端は絶縁層６４内に設けられたコンタクトＣｂに接続される。
シリコン窒化層８６は、コンタクトＣ４において、金属層８２の周囲に設けられる。シリコン窒化層８６は、金属層８２とシリコン酸化層８１との間、および金属層８２とシリコン窒化層４１との間に設けられる。シリコン窒化層８６は、シリコン窒化層４１内、絶縁層４４，６２，６３内、および積層体１２０内を積層方向に連続して延びる。
シリコン窒化層８７は、コンタクトＣ４において、金属層８２の上面を覆うように設けられる。シリコン窒化層８７は、金属層８２の上端部の一部が除去された領域に設けられる。このため、シリコン窒化層８７の周囲にはシリコン窒化層８６が設けられ、シリコン窒化層８７の側面はシリコン窒化層８６に接する。コンタクトＣｂは、シリコン窒化層８７内を積層方向に連続して延びて、金属層８２に接続される。
シリコン酸化層８１は、コンタクトＣ４において、シリコン窒化層８６の周囲に設けられる。シリコン酸化層８１は、シリコン窒化層８６と、絶縁層４４，６２，６３、および積層体１２０との間に設けられる。一方、シリコン酸化層８１は、シリコン窒化層８６とシリコン窒化層４１との間に設けられない。このため、シリコン窒化層８６の側面は、シリコン窒化層４１に接する。したがって、シリコン窒化層４１，８６，８７は、連続して設けられる。その結果、配線層１１０と積層体１２０とは、シリコン窒化層４１，８６，８７によって分離される。
［第２実施形態の製造方法］
図１８乃至図２２は、第２実施形態に係る半導体装置１００の製造工程を示す断面図である。ここでは、コンタクトＣ４の製造工程について説明する。
まず、第１実施形態における図１０に示す工程まで行われる。すなわち、ホールＨ１の内側にシリコン酸化層８１が形成された後、シリコン窒化層４１にホールＨ２が形成される。
次に、図１８に示すように、ホールＨ１内におけるシリコン酸化層８１の内側、およびホールＨ２内におけるシリコン窒化層４１の内側に、シリコン窒化層８６が形成される。シリコン窒化層８６は、ホールＨ１，Ｈ２の側面およびボトムに沿ってコンフォーマルに形成される。シリコン窒化層８６は、ＬＰ−ＣＶＤ法によって、形成される。
次に、図１９に示すように、例えば図示しないマスク層を用いたＲＩＥによって、ホールＨ２のボトムのシリコン窒化層８６が除去され、配線Ｄ２が露出する。
次に、図２０に示すように、ホールＨ１，Ｈ２内におけるシリコン窒化層８６の内側に、金属層８２が形成される。これにより、ホールＨ１，Ｈ２が埋め込まれる。その後、エッチバックにより、ホールＨ１内における金属層８２の上端部の一部が除去される。
次に、図２１に示すように、ホールＨ１内における金属層８２が除去された領域に、シリコン窒化層８７が形成される。シリコン窒化層８７は、ＬＰ−ＣＶＤ法によって形成される。ここで、配線層１１０と積層体１２０とは、シリコン窒化層４１，８６，８７によって分離される。その結果、その後の工程において熱工程が行われても、積層体１２０に含まれる水素が配線層１１０に拡散することを抑制することができる。
その後、例えば、ＣＭＰ法により、ホールＨ１外に設けられたシリコン酸化層８１、シリコン窒化層８６，８７、および金属層８２が除去される。そして、絶縁層４４、シリコン酸化層８１、シリコン窒化層８６，８７、および金属層８２上に、絶縁層６４が形成される。
次に、図示はしないが、マスク層を用いたＲＩＥ法により、積層体１２０に複数のスリットが形成される。スリットは、絶縁層４４，６４および積層体１２０を貫通し、ポリシリコン層４３に達する。そして、図２２に示すように、スリットを通じて供給されるエッチング液またはエッチングガスにより、犠牲層７１が除去される。これにより、上下で隣接する絶縁層７２の間に空隙７３が形成される。空隙７３は、絶縁層４４と積層体１２０の最上層の絶縁層７２との間にも形成される。
次に、図１７に示すように、例えばＣＶＤ法により、空隙７３に導電層７０が形成される。このとき、スリットを通じてソースガスが空隙７３に供給される。その後、図示はしないが、スリットの側面およびボトムに、絶縁層が形成される。これにより、スリットが埋め込まれ、図１に示す分離部２００が形成される。
さらに、絶縁層６４およびシリコン窒化層８７に、コンタクトＣｂが形成される。コンタクトＣｂは、金属層８２に達して接続される。
このようにして、第２実施形態における半導体装置１００が形成される。
［第２実施形態の効果］
金属層からなる配線Ｄ２は、積層体１２０からの水素の侵入を防ぐことができない場合がある。
これに対し、上記第２実施形態では、コンタクトＣ４において、金属層８２の側面を覆うようにシリコン窒化層８６が設けられ、金属層８２の上面を覆うようにシリコン窒化層８７が設けられる。これにより、配線層１１０と積層体１２０とは、シリコン窒化層４１，８６，８７によって分離される。これにより、製造プロセスにおける熱工程において、第１実施形態よりも積層体１２０から拡散された水素が配線層１１０に侵入することを防ぐことができる。その結果、配線層１１０の電気特性の劣化を抑制することができる。
なお、図２３に示すように、絶縁層６２が形成されず、シリコン窒化層４１がタングステンシリサイド層４２の直下に設けられてもよい。また、シリコン窒化層４１と配線Ｄ２との間に、シリコン酸化層からなる絶縁層６５が設けられてもよい。
＜第３実施形態＞
以下に図２４乃至図２６を用いて、第３実施形態に係る半導体装置１００について説明する。第３実施形態は、コンタクトＣ４において金属層８２の側面を覆うようにシリコン窒化層８６が設けられ、絶縁層４４上に不純物を含むシリコン酸化層９１が設けられる例である。以下に、第３実施形態について詳説する。
なお、第３実施形態において、上記第１実施形態と同様の点については説明を省略し、主に異なる点について説明する。
［第３実施形態の構成］
図２４は、第３実施形態に係る半導体装置１００を示す一部拡大断面図であり、図２の破線部Ｂ（コンタクト領域１００ｂ）を示す断面図である。
コンタクトＣ４は、シリコン窒化層４１内、絶縁層４４，６２，６３内、および積層体１２０内を積層方向に連続して延びる。コンタクトＣ４は、中心から順に設けられた金属層８２、シリコン窒化層８６、およびシリコン酸化層８１を含む。
金属層８２は、コンタクトＣ４において、中心部として設けられる。金属層８２は、シリコン窒化層４１内、絶縁層４４，６２，６３内、および積層体１２０内を積層方向に連続して延びる。金属層８２は、例えばタングステンを含むタングステン層である。金属層８２の下端は配線Ｄ２に接続され、上端は絶縁層６４内に設けられたコンタクトＣｂに接続される。
シリコン窒化層８６は、コンタクトＣ４において、金属層８２の周囲に設けられる。シリコン窒化層８６は、金属層８２とシリコン酸化層８３との間、および金属層８２とシリコン窒化層４１との間に設けられる。シリコン窒化層８６は、シリコン窒化層４１内、絶縁層４４，６２，６３内、および積層体１２０内を積層方向に連続して延びる。
シリコン酸化層８１は、コンタクトＣ４において、シリコン窒化層８６の周囲に設けられる。シリコン酸化層８１は、シリコン窒化層８６と、絶縁層４４，６２，６３、および積層体１２０との間に設けられる。一方、シリコン酸化層８１は、シリコン窒化層８６とシリコン窒化層４１との間に設けられない。このため、シリコン窒化層８６の側面は、シリコン窒化層４１に接する。
シリコン酸化層９１は、絶縁層４４およびシリコン酸化層８１上に設けられる。シリコン酸化層９１は、不純物として、リン、炭素、ヒ素、およびアルゴンの少なくとも１つを含む。シリコン酸化層９１は、シリコン酸化層からなる絶縁層４４およびシリコン酸化層８１の上端部に、不純物が注入されることにより形成された領域である。すなわち、シリコン酸化層９１における不純物濃度は、絶縁層４４およびシリコン酸化層９１の不純物濃度よりも高い。
そして、シリコン酸化層９１およびシリコン窒化層４１，８６は、連続して設けられる。その結果、配線層１１０と積層体１２０とは、シリコン酸化層９１およびシリコン窒化層４１，８６によって分離される。
［第３実施形態の製造方法］
図２５および図２６は、第３実施形態に係る半導体装置１００の製造工程を示す断面図である。ここでは、コンタクトＣ４の製造工程について説明する。
まず、第１実施形態における図１０に示す工程まで行われる。すなわち、ホールＨ１の内側にシリコン酸化層８１が形成された後、シリコン窒化層４１にホールＨ２が形成される。
次に、図２５に示すように、ホールＨ１内におけるシリコン酸化層８１の内側、およびホールＨ２内におけるシリコン窒化層４１の内側に、シリコン窒化層８６が形成される。シリコン窒化層８６は、ホールＨ１，Ｈ２の側面およびボトムに沿ってコンフォーマルに形成される。シリコン窒化層８６は、ＬＰ−ＣＶＤ法によって、形成される。
次に、例えば図示しないマスク層を用いたＲＩＥによって、ホールＨ２のボトムのシリコン窒化層８６が除去され、配線Ｄ２が露出する。その後、ホールＨ１，Ｈ２内におけるシリコン窒化層８６の内側に、金属層８２が形成される。これにより、ホールＨ１，Ｈ２が埋め込まれる。そして、例えば、ＣＭＰ法により、ホールＨ１外に設けられたシリコン酸化層８１、シリコン窒化層８６、および金属層８２が除去される。
さらに、イオン注入法により、シリコン酸化層からなる絶縁層４４およびシリコン酸化層８１の上端部に、不純物が注入される。これにより、シリコン酸化層からなる絶縁層４４およびシリコン酸化層８１の上端部に、不純物を含むシリコン酸化層９１が形成される。シリコン酸化層９１は、不純物として、リン、炭素、ヒ素、およびアルゴンの少なくとも１つを含む。
次に、図２６に示すように、シリコン酸化層９１、シリコン窒化層８６、および金属層８２上に、絶縁層６４が形成される。
ここで、配線層１１０と積層体１２０とは、シリコン窒化層４１，８６および不純物を含むシリコン酸化層９１によって分離される。その結果、その後の工程において熱工程が行われても、積層体１２０に含まれる水素が配線層１１０に拡散することを抑制することができる。一方、配線層１１０に含まれる水素は、金属層８２および絶縁層６４を拡散経路として、空気中に放出される。これにより、配線層１１０が自身に含まれる水素によって蒸し焼きになることを抑制することができる。
次に、図示はしないが、マスク層を用いたＲＩＥ法により、積層体１２０に複数のスリットが形成される。スリットは、絶縁層４４，６４および積層体１２０を貫通し、ポリシリコン層４３に達する。そして、スリットを通じて供給されるエッチング液またはエッチングガスにより、犠牲層７１が除去される。これにより、上下で隣接する絶縁層７２の間に空隙７３が形成される。空隙７３は、絶縁層４４と積層体１２０の最上層の絶縁層７２との間にも形成される。
次に、図２４に示すように、例えばＣＶＤ法により、空隙７３に導電層７０が形成される。このとき、スリットを通じてソースガスが空隙７３に供給される。その後、図示はしないが、スリットの側面およびボトムに、絶縁層が形成される。これにより、スリットが埋め込まれ、図１に示す分離部２００が形成される。
さらに、絶縁層６４に、コンタクトＣｂが形成される。コンタクトＣｂは、金属層８２に達して接続される。
このようにして、第３実施形態における半導体装置１００が形成される。
［第３実施形態の効果］
配線層１１０がシリコン窒化層によって完全に覆われる場合、製造プロセスの熱工程において、配線層１１０自身に含まれる水素によって、配線層１１０が蒸し焼き状態になることがある。その結果、配線層１１０の電気特性が劣化する場合がある。
これに対し、上記第３実施形態では、コンタクトＣ４の形成時において、コンタクトＣ４の上部がシリコン窒化層で覆われない。これにより、配線層１１０に含まれる水素は、金属層８２および絶縁層６４を拡散経路として、空気中に放出される。したがって、製造プロセスにおける熱工程において、配線層１１０が自身に含まれる水素によって蒸し焼きになることを抑制することができる。
一方、配線層１１０と積層体１２０とは、シリコン窒化層４１，８６および不純物を含むシリコン酸化層９１によって分離される。これにより、その後の工程において熱工程が行われても、積層体１２０に含まれる水素が配線層１１０に拡散することを抑制することができる。
＜第４実施形態＞
以下に図２７乃至図３６を用いて、第４実施形態に係る半導体装置１００について説明する。第４実施形態は、積層体１２０の周囲を覆うようにシリコン窒化層３００が設けられる例である。以下に、第４実施形態について詳説する。
なお、第４実施形態において、上記第１実施形態と同様の点については説明を省略し、主に異なる点について説明する。
［第４実施形態の構成］
図２７は、第４実施形態に係る半導体装置１００を示す平面図である。
図２７に示すように、半導体装置１００は、シリコン窒化層３００を含む。シリコン窒化層３００は、メモリセルアレイ領域１００ａ、コンタクト領域１００ｂ、および階段領域１００ｃの周囲を覆うように設けられる。すなわち、シリコン窒化層３００は、Ｘ方向およびＺ方向に拡がる２つの部分と、Ｙ方向およびＺ方向に拡がる２つの部分とを含む。シリコン窒化層３００は、これら４つの部分の各端部が接続されることにより、Ｚ方向から見て矩形に形成される。シリコン窒化層３００は、Ｘ方向において周辺領域１００ｄに設けられる。そして、シリコン窒化層３００は、Ｘ方向においてコンタクトＣ３よりも内側に設けられる。
図２８は、第４実施形態に係る半導体装置１００を示す断面図である。図２８において、層間絶縁層は適宜省略している。
図２８に示すように、積層体１２０の周囲には、シリコン窒化層３００が設けられる。シリコン窒化層３００は、Ｙ方向およびＺ方向に拡がる２つの部分と、Ｘ方向およびＺ方向に拡がる２つの部分（図示せず）とを含む。シリコン窒化層３００の下端は、シリコン窒化層４１に接続される。すなわち、シリコン窒化層４１，３００によって、積層体１２０の下方および側方が囲まれる。言い換えると、Ｙ方向から見て、シリコン窒化層３００およびシリコン窒化層４１は、Ｕ字形状に設けられる。
図２９は、第４実施形態に係る半導体装置１００を示す一部拡大断面図であり、図２８の破線部Ｃ（階段領域１００ｃおよび周辺領域１００ｄ）を示す断面図である。
図２９に示すように、配線Ｄ２は、絶縁層６１内が設けられる。配線Ｄ２および絶縁層６１上には、シリコン窒化層４１が設けられる。シリコン窒化層４１上には絶縁層６２が設けられ、この絶縁層６２上にタングステンシリサイド層４２およびポリシリコン層４３が順に設けられる。これらタングステンシリサイド層４２およびポリシリコン層４３と同層のコンタクト形成領域には、絶縁層６３が設けられる。シリコン窒化層４１、絶縁層６２，６３のＸ方向の端部は、配線Ｄ２のＸ方向端部よりも内側（メモリセルアレイ領域１００ａ側）に位置する。
ポリシリコン層４３および絶縁層６３上には、積層体１２０が形成される。積層体１２０は複数の絶縁層７２と複数の導電層７０とを含み、これらは交互に積層される。そして、１枚の絶縁層７２と１枚の導電層７０とがセットになり、このセット毎にＸ方向の端部で階段（ステップおよびテラス）が形成される。そして、積層体１２０上には絶縁層４４が設けられ、さらに全面に絶縁層（シリコン酸化層）６５が設けられる。
積層体１２０の各テラスには、コンタクトＣＣが接続される。また、配線Ｄ２には、コンタクトＣ３が接続される。シリコン窒化層４１、絶縁層６２，６３のＸ方向の端部は、コンタクトＣ３よりも内側に位置する。コンタクトＣ３と積層体１２０との間には、シリコン窒化層３００が設けられる。シリコン窒化層３００は、絶縁層６２，６３，６５内にＹ方向およびＺ方向に拡がるように設けられる。シリコン窒化層３００の下端は、シリコン窒化層４１に接続される。
［第４実施形態の製造方法］
図３０乃至図３６は、第４実施形態に係る半導体装置１００の製造工程を示す断面図である。ここでは、主にシリコン窒化層３００の製造工程について説明する。
まず、図３０に示すように、絶縁層６１内に配線Ｄ２が形成される。絶縁層６１は、例えばシリコン酸化層である。配線Ｄ２は、例えばダマシン法によって形成される。これら配線Ｄ２および絶縁層６１上に、シリコン窒化層４１が形成される。シリコン窒化層４１は、例えば、ＬＰ−ＣＶＤ法によって形成される。
次に、図３１に示すように、シリコン窒化層４１上に、絶縁層６２が形成される。この絶縁層６２上にタングステンシリサイド層４２が形成され、さらにタングステンシリサイド層４２上にポリシリコン層４３が形成される。これらタングステンシリサイド層４２およびポリシリコン層４３内のコンタクト形成領域に、絶縁層６３が形成される。
次に、ポリシリコン層４３および絶縁層６３上に、絶縁層７２と犠牲層７１とが交互に積層される。この絶縁層７２と犠牲層７１とを交互に積層する工程が繰り返され、複数の犠牲層７１と複数の絶縁層７２とを有する積層体１２０が形成される。さらに、積層体１２０上に、絶縁層４４が形成される。例えば、犠牲層７１はシリコン窒化層であり、絶縁層４４，６２，６３，７２はシリコン酸化層である。シリコン窒化層である犠牲層７１は、例えばＰ−ＣＶＤ法によって形成される。
次に、図３２に示すように、１枚の絶縁層７２と１枚の犠牲層７１とをセットとし、このセット毎にＸ方向の端部で階段（ステップおよびテラス）が形成される。この階段は、図示せぬレジストパターンのスリミングと、レジストパターンをマスク層とした１枚の絶縁層７２および１枚の犠牲層７１のエッチングとが繰り返し行われることで、形成される。
次に、図３３に示すように、例えば図示しないマスク層を用いたＲＩＥにより、絶縁層６２，６３およびシリコン窒化層４１の端部が除去される。これにより、シリコン窒化層４１および絶縁層６２，６３のＸ方向の端部は、配線Ｄ２のＸ方向端部よりも内側に位置する。
次に、図３４に示すように、全面に絶縁層６５が形成される。絶縁層６５は、例えばシリコン酸化層である。次に、絶縁層６２，６３，６５に、積層体１２０の周囲を覆うように図示せぬホールが形成される。ホールは、例えば図示しないマスク層を用いたＲＩＥにより形成される。ホールは、絶縁層６２，６３，６５を貫通し、シリコン窒化層４１に達する。
その後、ホール内に、シリコン窒化層３００が形成される。シリコン窒化層３００は、例えばＬＰ−ＣＶＤ法によって形成される。これにより、ホールが埋め込まれる。ここで、端部（周辺領域１００ｄ）において配線層１１０と積層体１２０とは、シリコン窒化層４１，３００によって分離される。その結果、その後の工程において熱工程が行われても、積層体１２０に含まれる水素が端部側から配線層１１０に拡散することを抑制することができる。一方、配線層１１０に含まれる水素は、端部側を拡散経路として、空気中に放出される。これにより、配線層１１０が自身に含まれる水素によって蒸し焼きになることを抑制することができる。
次に、図示はしないが、マスク層を用いたＲＩＥ法により、積層体１２０に複数のスリットが形成される。スリットは、絶縁層４４および積層体１２０を貫通し、ポリシリコン層４３に達する。
そして、図３５に示すように、スリットを通じて供給されるエッチング液またはエッチングガスにより、犠牲層７１が除去される。例えば、エッチング液としては、燐酸を含むエッチング液が用いられる。これにより、上下で隣接する絶縁層７２の間に空隙７３が形成される。空隙７３は、絶縁層４４と積層体１２０の最上層の絶縁層７２との間にも形成される。
次に、図３６に示すように、例えばＣＶＤ法により、空隙７３に導電層７０が形成される。このとき、スリットを通じてソースガスが空隙７３に供給される。その後、図示はしないが、スリットの側面およびボトムに、絶縁層が形成される。これにより、スリットが埋め込まれ、図１に示す分離部２００が形成される。
次に、図２９に示すように、マスク層を用いたＲＩＥ法により、シリコン酸化層６５に、コンタクトＣＣ，Ｃ３用のホールが形成される。コンタクトＣＣ用のホールは、シリコン酸化層６５を貫通し、各テラスに達する。コンタクトＣ３用のホールは、シリコン酸化層６５を貫通し、配線Ｄ２に達する。その後、例えばＣＶＤ法により、ホールに金属層が形成され、コンタクトＣＣ，Ｃ３が形成される。
このようにして、第４実施形態における半導体装置１００が形成される。
［第４実施形態の効果］
上記第４実施形態によれば、端部（周辺領域１００ｄ）において配線層１１０と積層体１２０とは、シリコン窒化層４１，３００によって分離される。これにより、その後の工程において熱工程が行われても、積層体１２０に含まれる水素が端部側から配線層１１０に拡散することを抑制することができる。
また、第４実施形態によれば、シリコン窒化層４１の端部がシリコン窒化層３００に接続される程度に除去される。これにより、配線層１１０の端部は、バリア層となるシリコン窒化層４１で覆われない。このため、配線層１１０に含まれる水素は、端部側を拡散経路として、空気中に放出される。したがって、製造プロセスにおける熱工程において、配線層１１０が自身に含まれる水素によって蒸し焼きになることを抑制することができる。
また、第４実施形態によれば、シリコン窒化層４１の端部がコンタクトＣ３よりも内側まで除去される。これにより、コンタクトＣ３用のホールを形成する際、シリコン窒化層４１を貫通する必要はない。すなわち、シリコン酸化層６５のみをエッチングするため、容易に加工することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…基板、４１，８６，８７，３００…シリコン窒化層、７０…導電層、７２…絶縁層、８１，９１…シリコン酸化層、８２，８５…金属層、８３，８４…ポリシリコン層、１１０…配線層、１２０…積層体、Ｃ４…コンタクト、Ｄ２…配線。

Claims (12)

  1. 基板と、
    前記基板上に設けられたトランジスタと、前記トランジスタに電気的に接続され、かつ前記トランジスタの上方に設けられた第１配線と、を含む配線層と、
    前記配線層の上方に設けられ、各間に絶縁層を介して積層された複数の導電層を含む積層体と、
    前記配線層と前記積層体との間に設けられた第１シリコン窒化層と、
    を具備する半導体装置。
  2. 前記積層体内および前記第１シリコン窒化層内を前記積層体の積層方向に延び、前記第１配線に電気的に接続される第１コンタクトをさらに具備する
    請求項１の半導体装置。
  3. 前記第１コンタクトは、
    前記積層体内および前記第１シリコン窒化層内を連続して前記積層方向に延びる第１金属層と、
    前記第１金属層と前記積層体との間に設けられた第１シリコン酸化層と、
    を含む請求項２の半導体装置。
  4. 前記第１配線は、
    第２金属層と、
    前記第２金属層と前記第１コンタクトとの間に設けられた第１シリコン層と、
    を含む請求項２の半導体装置。
  5. 前記第１コンタクトは、
    前記積層体内を連続して前記積層方向に延びる第１金属層と、
    前記第１シリコン窒化層内を連続して前記積層方向に延び、前記第１金属層に接続される第２シリコン層と、
    前記第１金属層と前記積層体との間に設けられた第１シリコン酸化層と、
    を含む請求項２の半導体装置。
  6. 前記第１コンタクトは、
    前記積層体内および前記第１シリコン窒化層内を連続して前記積層方向に延びる第１金属層と、
    前記第１金属層と前記積層体および前記第１シリコン窒化層との間に設けられた第２シリコン窒化層と、
    前記第２シリコン窒化層と前記積層体との間に設けられた第１シリコン酸化層と、
    を含む請求項２の半導体装置。
  7. 前記第１コンタクトは、前記第１金属層上に設けられた第３シリコン窒化層をさらに含む請求項６の半導体装置。
  8. 前記積層体の上方に設けられ、不純物を含む第２シリコン酸化層をさらに具備し、
    前記第１コンタクトは、
    前記第２シリコン酸化層内、前記積層体内、および前記第１シリコン窒化層内を連続して前記積層方向に延びる第１金属層と、
    前記第１金属層と、前記第２シリコン酸化層、前記積層体、および前記第１シリコン窒化層との間に設けられた第２シリコン窒化層と、
    前記第２シリコン窒化層と前記積層体との間に設けられた第１シリコン酸化層と、
    を含む請求項２の半導体装置。
  9. 前記不純物は、リン、炭素、ヒ素、およびアルゴンの少なくとも１つを含む請求項８の半導体装置。
  10. 前記積層体の周囲に設けられ、下端が前記第１シリコン窒化層に接続される第４シリコン窒化層をさらに具備する請求項１の半導体装置。
  11. 基板の上方に、前記基板上に設けられたトランジスタと、前記トランジスタに電気的に接続され、かつ前記トランジスタの上方に設けられた第１配線と、を含む配線層を形成し、
    前記配線層の上方に、第１シリコン窒化層を形成し、
    前記第１シリコン窒化層の上方に、各間に絶縁層を介して積層された複数の導電層を含む積層体を形成する
    半導体装置の製造方法。
  12. 前記第１シリコン窒化層は、ＬＰ−ＣＶＤ法により形成される請求項１１の半導体装置の製造方法。
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