JP2019161162A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】電気特性の劣化を抑制する。【解決手段】半導体装置は、基板10と、前記基板上に設けられたトランジスタTrと、前記トランジスタに電気的に接続され、かつ前記トランジスタの上方に設けられた第1配線D2と、を含む配線層110と、前記配線層の上方に設けられ、各間に絶縁層72を介して積層された複数の導電層70を含む積層体120と、前記配線層と前記積層体との間に設けられた第1シリコン窒化層41と、を具備する。【選択図】 図2
Description
実施形態は、半導体装置およびその製造方法に関する。
メモリセルが三次元に配列されたNAND型フラッシュメモリが知られている。
電気特性の劣化を抑制する半導体装置およびその製造方法を提供する。
実施形態による半導体装置は、半導体装置は、基板と、前記基板上に設けられたトランジスタと、前記トランジスタに電気的に接続され、かつ前記トランジスタの上方に設けられた第1配線と、を含む配線層と、前記配線層の上方に設けられ、各間に絶縁層を介して積層された複数の導電層を含む積層体と、前記配線層と前記積層体との間に設けられた第1シリコン窒化層と、を具備する。
本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。
<第1実施形態>
以下に図1乃至図16を用いて、第1実施形態に係る半導体装置100について説明する。ここでは、半導体装置として、三次元積層型のNAND型フラッシュメモリを例に説明する。
以下に図1乃至図16を用いて、第1実施形態に係る半導体装置100について説明する。ここでは、半導体装置として、三次元積層型のNAND型フラッシュメモリを例に説明する。
[第1実施形態の構成]
図1は、第1実施形態に係る半導体装置100を示す平面図である。
図1は、第1実施形態に係る半導体装置100を示す平面図である。
図1に示すように、半導体装置100は、Y方向に沿って並ぶ複数のブロックBLK(BLKn〜BLKn+1)を含む。各ブロックBLKのX方向中央部にはX方向に延びる分離部200が設けられる。また、分離部200は、ブロックBLK間にも設けられる。
各ブロックBLKは、2つのメモリセルアレイ領域100a、コンタクト領域100b、2つの階段領域100c、および2つの周辺領域100dを含む。
積層体120の中央部において、2つのメモリセルアレイ領域100aおよびコンタクト領域100bが設けられる。コンタクト領域100bは、2つのメモリセルアレイ領域100aの間に設けられる。積層体120の端部において、2つの階段領域100cが設けられる。すなわち、2つの階段領域100cの間に、2つのメモリセルアレイ領域100aおよびコンタクト領域100bが設けられる。また、2つの階段領域100cの両方の外側(積層体120の外側)にそれぞれ、周辺領域100dが設けられる。
メモリセルアレイ領域100aは、複数の柱状部CLを含む。複数の柱状部CLは、X方向およびY方向に並ぶ。また、X方向(またはY方向)に隣り合う2つの柱状部CLは、Y方向(またはX方向)に半ピッチずれて設けられる。すなわち、複数の柱状部CLは、X方向およびY方向に千鳥格子状に並ぶ。これに限らず、複数の柱状部CLは、マトリクス状に設けられてもよい。また、図1において柱状部CLの形状は、Z方向から見て略円形であるが、これに限らない。
コンタクト領域100bは、コンタクトC4を含む。後述するように、コンタクトC4は、積層体120の上層部の配線と積層体120の下層部の配線とを接続する。
階段領域100cは、X方向に並ぶ複数のステップおよび複数のテラスを含む。また、Y方向に並ぶ図示せぬステップおよびテラスを含む。ここで、テラスは、後述する導電層70のうち、直上域に他の導電層70が配置されていない部分の上面であり、XY平面に対して略平行である。また、ステップは、X方向において隣り合う2つのテラスの間の垂直面または傾斜面である。ステップは、1枚の導電層70の側面(端面)および1枚の絶縁層72の端面からなる面であり、Y方向を含む平面に対して略平行である。
中央部(2つのメモリセルアレイ領域100aおよびコンタクト領域100b)に対して一方側の階段領域100cは、第1コンタクト群100c_1を含む。第1コンタクト群100c_1は、複数のコンタクトCCを含む。各コンタクトCCは、各テラスに接続され、各層に対応するワード線を引き出す。
中央部に対して他方側の階段領域100cは、第2コンタクト群100c_2を含む。第2コンタクト群100c_2は、複数のコンタクトC4を含む。階段領域100cのコンタクトC4は、コンタクト領域100bのコンタクトC4と同様、積層体120の上層部の配線と積層体120の下層部の配線とを接続する。
Y方向に隣接するブロックBLKの階段領域100cにおいて、第1コンタクト群100c_1と第2コンタクト群100c_2とは、中央部に対して反対に設けられる。より具体的には、ブロックBLKnでは、中央部に対して一方側(例えば図1の左側)の階段領域100cに第1コンタクト群100c_1が設けられ、他方側(例えば図1の右側)の階段領域100cに第2コンタクト群100c_2が設けられる。そして、ブロックBLKn+1では、中央部に対して一方側(例えば図1の左側)の階段領域100cに第2コンタクト群100c_2が設けられ、他方側(例えば図1の右側)の階段領域100cに第1コンタクト群100c_1が設けられる。
すなわち、階段領域100cは、ワード線がコンタクトCCによって1ブロック単位で交互に両側引き出しされる配置を有する。そして、ワード線引き出し用のコンタクトCCが設けられていない階段領域100cに、コンタクトC4が設けられる。
なお、第1コンタクト群100c_1と第2コンタクト群100c_2の配置は、これに限らず、任意に設定可能である。例えば、第1コンタクト群100c_1と第2コンタクト群100c_2とは、2ブロックBLK以上毎に、中央部に対して反対に設けられてもよい。
周辺領域100dは、コンタクトC3を含む。後述するように、コンタクトC3は、C4と同様、積層体120の上層部の配線と積層体120の下層部の配線とを接続する。
図1においてコンタクトCC,C3,C4の形状はZ方向から見て矩形であるが、これに限らず、コンタクトC4の形状は略円形であってもよい。
図2は、第1実施形態に係る半導体装置100を示す断面図である。図2において、層間絶縁層は適宜省略している。
以下の説明において、X方向およびY方向に対して直交する方向をZ方向(積層方向)とする。また、Z方向のうち、基板10から積層体120に向かう方向を「上」ともいい、積層体120から基板10に向かう方向を「下」ともいうが、この表記は便宜的なものであり、重力の方向とは無関係である。
図2に示すように、半導体装置100は、基板10の上方に設けられた配線層110および積層体120を含む。
基板10は、半導体基板であり、例えば主にシリコンを含むシリコン基板である。
配線層110は、基板10上に設けられる。配線層110は、トランジスタTr、コンタクトCa,C1,C2、配線D0,D1,D2を含み、制御回路を構成する。トランジスタTrは、基板10上に設けられる。トランジスタTrのソース/ドレイン領域およびゲートは、コンタクトCaを介して上層の配線D0に接続される。配線D0は、コンタクトC1を介して上層の配線D1に接続される。配線D1は、コンタクトC2を介して上層の配線D2に接続される。
配線層110(配線D2)の上方には、シリコン窒化層41が設けられる。シリコン窒化層41は、X方向およびY方向に拡がり、全領域に亘って設けられる。シリコン窒化層41の上方には、タングステンシリサイド層42およびポリシリコン層43が順に設けられる。これらタングステンシリサイド層42およびポリシリコン層43からなる積層体によって、ソース線が構成される。
積層体120は、ポリシリコン層43の上方に設けられる。積層体120は、複数の導電層70および複数の絶縁層72を含む。複数の導電層70および複数の絶縁層72は、交互に積層される。
メモリセルアレイ領域100aにおける積層体120内には、柱状部CLが設けられる。柱状部CLは、積層体内120を積層方向(Z方向)に延びる。柱状部CLの上端は、コンタクトCbを介してビット線である配線M0に接続される。
一方側の階段領域100cにおける積層体120の各テラスには、コンタクトCCが接続される。コンタクトCCの上端は、コンタクトCbを介して配線M0に接続される。
他方側の階段領域100cおよびコンタクト領域100bにおける積層体120内には、コンタクトC4が設けられる。コンタクトC4は、積層体内120、タングステンシリサイド層42、ポリシリコン層43、およびシリコン窒化層41内を積層方向に延びる。コンタクトC4の下端は、配線D2に接続される。コンタクトC4の上端はコンタクトCbを介して配線M0に接続される。
また、周辺領域100dには、コンタクトC3が設けられる。コンタクトC3の下端は、配線D2に接続される。コンタクトC3の上端はコンタクトCbを介して配線M0に接続される。
図3は、第1実施形態に係る半導体装置100を示す一部拡大断面図であり、図2の破線部A(メモリセルアレイ領域100a)を示す断面図である。
図3に示すように、積層体120は、ポリシリコン層43上に設けられる。積層体120は、複数の導電層70および複数の絶縁層72を含む。複数の導電層70は、各間に絶縁層(絶縁体)72を介して、基板10の主面に対して垂直な方向(Z方向)に積層される。言い換えると、複数の導電層70と複数の絶縁層72とが、交互に積層される。積層体120上には、絶縁層44が設けられる。
導電層70は、例えば金属層である。導電層70は、例えば、タングステンを主成分として含むタングステン層、またはモリブデンを主成分として含むモリブデン層である。絶縁層44,72は、例えば、酸化シリコンを主成分として含むシリコン酸化層である。
柱状部CLは、絶縁層44内および積層体120内を積層方向(Z方向)に連続して延びる。柱状部CLは、中心から順に設けられたコア層50、半導体層20、およびメモリ層30を含む。
コア層50は、柱状部CLにおいて、中心部として設けられる。コア層50は、例えば酸化シリコンを主成分として含むシリコン酸化層である。
半導体層20は、柱状部CLにおいて、コア層50の周囲に設けられる。すなわち、半導体層20は、コア層50とメモリ層30との間に設けられる。半導体層20は、コア層50の周囲に設けられたボディ層20b、およびボディ層20bの周囲に設けられたカバー層20aを含む。ボディ層20bの下端は、ポリシリコン層43に接する。
メモリ層30は、柱状部CLにおいて、半導体層20の周囲に設けられる。すなわち、メモリ層30は、半導体層20と、積層体120および絶縁層44との間に設けられる。
図4は、第1実施形態に係る半導体装置100における柱状部CLを示す一部拡大断面図である。
図4に示すように、メモリ層30は、トンネル絶縁層31、電荷蓄積層32、およびブロック絶縁層33を含む。
トンネル絶縁層31は、半導体層20と電荷蓄積層32との間に設けられる。電荷蓄積層32は、トンネル絶縁層31とブロック絶縁層33との間に設けられる。ブロック絶縁層33は、電荷蓄積層32と導電層70(および絶縁層72)との間に設けられる。
半導体層20、メモリ層30、および導電層70は、メモリセルMCを構成する。メモリセルMCは、半導体層20の周囲を、メモリ層30を介して、導電層70が囲んだ縦型トランジスタ構造を有する。積層体120に、複数のメモリセルMCが設けられる。
縦型トランジスタ構造のメモリセルMCにおいて、半導体層20はチャネルとして機能し、導電層70はコントロールゲート(ワード線)として機能する。電荷蓄積層32は、半導体層20から注入される電荷を蓄積するデータ記憶層として機能する。
メモリセルMCは、例えばチャージトラップ型のメモリセルである。電荷蓄積層32は、絶縁性の層中に電荷を捕獲するトラップサイトを多数有する。また、電荷蓄積層32は、例えば、窒化シリコンを主成分として含むシリコン窒化層である。または、電荷蓄積層32は、まわりを絶縁体で囲まれた、導電性をもつ浮遊ゲートであってもよい。
トンネル絶縁層31は、半導体層20から電荷蓄積層32に電荷が注入される際、または電荷蓄積層32に蓄積された電荷が半導体層20に放出される際に電位障壁となる。トンネル絶縁層31は、例えば酸化シリコンを主成分として含むシリコン酸化層である。
ブロック絶縁層33は、電荷蓄積層32に蓄積された電荷が導電層70へ放出されることを防止する。また、ブロック絶縁層33は、導電層70から柱状部CLへの電荷のバックトンネリングを防止する。
ブロック絶縁層33は、例えば酸化シリコンを主成分として含むシリコン酸化層である。また、ブロック絶縁層33は、シリコン酸化層と金属酸化層との積層体120であってもよい。この場合、シリコン酸化層は電荷蓄積層32と金属酸化層との間に設けられ、金属酸化層はシリコン酸化層と導電層70との間に設けられる。金属酸化層として、例えば、酸化アルミニウムを主成分として含むアルミニウム酸化層、酸化ジルコニウムを主成分として含むジルコニウム酸化層、酸化ハフニウムを主成分として含むハフニウム酸化層が挙げられる。
図5は、第1実施形態に係る半導体装置100を示す一部拡大断面図であり、図2の破線部B(コンタクト領域100b)を示す断面図である。
図5に示すように、配線D2は、絶縁層61内に設けられる。配線D2は、金属層であり、例えばタングステン層である。配線D2および絶縁層61上には、シリコン窒化層41が設けられる。シリコン窒化層41上には絶縁層62が設けられ、この絶縁層62上にタングステンシリサイド層42およびポリシリコン層43が順に設けられる。これらタングステンシリサイド層42およびポリシリコン層43と同層のコンタクト形成領域には、絶縁層63が設けられる。ポリシリコン層43および絶縁層63上には、積層体120が形成される。そして、積層体120上には絶縁層44が設けられ、絶縁層44上には絶縁層64が設けられる。絶縁層61,62,63,64は、例えば酸化シリコンを含むシリコン酸化層である。
コンタクトC4は、シリコン窒化層41内、絶縁層44,62,63内、および積層体120内を積層方向に連続して延びる。コンタクトC4は、中心から順に設けられた金属層82およびシリコン酸化層81を含む。コンタクトC4の下端は配線D2に接続され、上端は絶縁層64内に設けられたコンタクトCbに接続される。
金属層82は、コンタクトC4において中心部として設けられる。金属層82は、シリコン窒化層41内、絶縁層44,62,63内、および積層体120内を積層方向に連続して延びる。金属層82は、例えばタングステンを含むタングステン層である。金属層82の下端は配線D2に接続され、上端は絶縁層64内に設けられたコンタクトCbに接続される。
シリコン酸化層81は、コンタクトC4において、金属層82の周囲に設けられる。シリコン酸化層81は、金属層82と、絶縁層44,62,63、および積層体120との間に設けられる。一方、シリコン酸化層81は、金属層82とシリコン窒化層41との間に設けられない。このため、金属層82の側面は、シリコン窒化層41に接する。したがって、配線層110と積層体120とは、配線D2およびシリコン窒化層41によって分離される。
[第1実施形態の製造方法]
図6乃至図12は、第1実施形態に係る半導体装置100の製造工程を示す断面図である。ここでは、コンタクトC4の製造工程について説明する。
図6乃至図12は、第1実施形態に係る半導体装置100の製造工程を示す断面図である。ここでは、コンタクトC4の製造工程について説明する。
まず、図6に示すように、絶縁層61内に配線D2が形成される。絶縁層61は、例えばシリコン酸化層である。配線D2は、金属層であり、例えばタングステン層である。配線D2は、例えばダマシン法によって形成される。これら配線D2および絶縁層61上に、シリコン窒化層41が形成される。シリコン窒化層41は、例えば、LP(Low Pressure)−CVD(Chemical Vapor Deposition)法によって形成される。
次に、図7に示すように、シリコン窒化層41上に、絶縁層62が形成される。この絶縁層62上にタングステンシリサイド層42が形成され、さらにタングステンシリサイド層42上にポリシリコン層43が形成される。これらタングステンシリサイド層42およびポリシリコン層43内のコンタクト形成領域に、絶縁層63が形成される。
次に、ポリシリコン層43および絶縁層63上に、絶縁層72と犠牲層71とが交互に積層される。この絶縁層72と犠牲層71とを交互に積層する工程が繰り返され、複数の犠牲層71と複数の絶縁層72とを有する積層体120が形成される。さらに、積層体120上に、絶縁層44が形成される。例えば、犠牲層71はシリコン窒化層であり、絶縁層44,62,63,72はシリコン酸化層である。シリコン窒化層である犠牲層71は、例えばP(Plasma)−CVD法によって形成される。
次に、図8に示すように、絶縁層44,62,63および積層体120に、Z方向に延びるホールH1が形成される。ホールH1は、例えば図示しないマスク層を用いたreactive ion etching(RIE)により形成される。ホールH1は、絶縁層44,62,63および積層体120を貫通し、シリコン窒化層41に達する。
次に、図9に示すように、ホールH1内における絶縁層44,62,63、積層体120、およびシリコン窒化層41の内側には、シリコン酸化層81が形成される。シリコン酸化層81は、ホールH1の側面およびボトムに沿ってコンフォーマルに形成される。
次に、図10に示すように、例えば図示しないマスク層を用いたRIEによって、ホールH1のボトムのシリコン酸化層81が除去され、シリコン窒化層41が露出する。さらに、ホールH1のボトムに露出したシリコン窒化層41が除去され、シリコン窒化層41にホールH2が形成される。ホールH2は、シリコン窒化層41を貫通し、配線D2に達する。このとき、ホールH2の径は、ホールH1の側面に設けられたシリコン酸化層81の膜厚分だけホールH1の径よりも小さくなる。
次に、図11に示すように、ホールH1内におけるシリコン酸化層81の内側、およびホールH2内におけるシリコン窒化層41の内側に、金属層82が形成される。これにより、ホールH1,H2が埋め込まれる。ここで、配線層110と積層体120とは、配線D2およびシリコン窒化層41によって分離される。その結果、その後の工程において熱工程が行われても、積層体120に含まれる水素が配線層110に拡散することを抑制することができる。
その後、例えば、Chemical Mechanical Polishing(CMP)法により、ホールH1外に設けられたシリコン酸化層81および金属層82が除去される。そして、絶縁層44、シリコン酸化層81、および金属層82上に、絶縁層64が形成される。
次に、図示はしないが、マスク層を用いたRIE法により、積層体120に複数のスリットが形成される。スリットは、絶縁層44,64および積層体120を貫通し、ポリシリコン層43に達する。
そして、図12に示すように、スリットを通じて供給されるエッチング液またはエッチングガスにより、犠牲層71が除去される。例えば、エッチング液としては、燐酸を含むエッチング液が用いられる。これにより、上下で隣接する絶縁層72の間に空隙73が形成される。空隙73は、絶縁層44と積層体120の最上層の絶縁層72との間にも形成される。
積層体120の複数の絶縁層72は、複数の柱状部CLの側面を囲むように、柱状部CLの側面に接している。複数の絶縁層72は、このような複数の柱状部CLとの物理的結合によって支えられ、絶縁層72間の空隙73が保たれる。
次に、図5に示すように、例えばCVD法により、空隙73に導電層70が形成される。このとき、スリットを通じてソースガスが空隙73に供給される。
その後、図示はしないが、スリットの側面およびボトムに、絶縁層が形成される。これにより、スリットが埋め込まれ、図1に示す分離部200が形成される。
さらに、絶縁層64にコンタクトCbが形成され、コンタクトCbはコンタクトC4に接続される。
このようにして、第1実施形態における半導体装置100が形成される。
[第1実施形態の効果]
メモリセルが三次元に配列されたNAND型フラッシュメモリにおいて、配線層110の上方にシリコン酸化層(絶縁層72)とシリコン窒化層(犠牲層71)とが交互に積層された積層体120が形成される。この積層体120が形成された後に熱工程が行われると、積層体120(特にシリコン窒化層)に含まれる水素が拡散される。拡散された水素は、下方の配線層110に侵入し、配線層110内のトランジスタTr等の特性に悪影響を与える。これにより、配線層110における電気特性が劣化してしまう。
メモリセルが三次元に配列されたNAND型フラッシュメモリにおいて、配線層110の上方にシリコン酸化層(絶縁層72)とシリコン窒化層(犠牲層71)とが交互に積層された積層体120が形成される。この積層体120が形成された後に熱工程が行われると、積層体120(特にシリコン窒化層)に含まれる水素が拡散される。拡散された水素は、下方の配線層110に侵入し、配線層110内のトランジスタTr等の特性に悪影響を与える。これにより、配線層110における電気特性が劣化してしまう。
これに対し、上記第1実施形態では、配線層110と積層体120との間に、シリコン窒化層41が設けられる。このシリコン窒化層41は、水素の侵入を防ぐバリア層として機能する。これにより、製造プロセスにおける熱工程において、積層体120から拡散された水素が配線層110に侵入することを防ぐことができる。その結果、配線層110の電気特性の劣化を抑制することができる。
なお、積層体120におけるシリコン窒化層(犠牲層)71はP−CVD法により形成される一方、シリコン窒化層41はLP−CVD法により形成される。LP−CVD法により形成されたシリコン窒化層41は、配線層110に水素を拡散することはなく、バリア層として機能する。
図13は、第1実施形態に係る半導体装置100の製造工程の比較例を示す断面図である。
図13の比較例に示すように、バリア層となるシリコン窒化層41が形成された場合であっても、コンタクトC4が形成される際に積層体120からの水素が配線層110に拡散することがあり得る。例えば、比較例では、シリコン窒化層41と配線D2との間にシリコン酸化層からなる絶縁層65が設けられる。また、コンタクトC4の側壁スペーサとなるシリコン酸化層81は、シリコン窒化層41内にも形成される。シリコン酸化層は、積層体120からの水素の侵入を防ぐことはできない。このため、比較例では、シリコン窒化層41が形成されているが、コンタクトC4を形成する際に、積層体120からの水素がシリコン酸化層81および絶縁層65(シリコン酸化層)を介して配線層110に侵入してしまう。
これに対し、上記第1実施形態では、シリコン酸化層81は、シリコン窒化層41内に形成されない。すなわち、金属層82とシリコン窒化層41とは、接して形成される。また、シリコン窒化層41は、配線D2の直上に(配線D2に接して)形成される。これにより、上記第1実施形態では、比較例に示したシリコン酸化層(シリコン酸化層81および絶縁層65)による水素の侵入経路が塞がれる。したがって、コンタクトC4を形成する際においても、積層体120から拡散された水素が配線層110に侵入することを防ぐことができる。
[第1実施形態の変形例]
図14は、第1実施形態に係る半導体装置100の第1変形例を示す一部拡大断面図であり、図2の破線部B(コンタクト領域100b)の変形例を示す断面図である。
図14は、第1実施形態に係る半導体装置100の第1変形例を示す一部拡大断面図であり、図2の破線部B(コンタクト領域100b)の変形例を示す断面図である。
図14に示すように、第1変形例では、配線D2は、金属層85およびポリシリコン層83を含む。ポリシリコン層83は、金属層85上に設けられる。金属層85は、例えばタングステン層である。金属層85とポリシリコン層83との間には、チタンまたはチタンナイトライド層である図示せぬバリアメタル層が設けられる。配線D2および絶縁層61上には、シリコン窒化層41が設けられる。配線D2のポリシリコン層83に接するように、コンタクトC4の金属層82が設けられる。
第1実施形態において、金属層である配線D2は、積層体120からの水素の侵入を防ぐことができない場合がある。これに対し、第1変形例では、配線D2として金属層85上にポリシリコン層83が設けられる。これにより、配線層110と積層体120とは、ポリシリコン層83およびシリコン窒化層41によって分離される。ポリシリコン層83は、水素の侵入を防ぐバリア層として機能する。これにより、製造プロセスにおける熱工程において、積層体120から拡散された水素が配線層110に侵入することを防ぐことができる。その結果、配線層110の電気特性の劣化を抑制することができる。
図15は、第1実施形態に係る半導体装置100の第2変形例を示す一部拡大断面図であり、図2の破線部B(コンタクト領域100b)の変形例を示す断面図である。
図15に示すように、第2変形例では、コンタクトC4は、中心から順に設けられた金属層82およびシリコン酸化層81を含む。また、コンタクトC4は、金属層82の下端部の一部の代わりにポリシリコン層84を含む。ポリシリコン層84は、金属層82に連続して設けられ、金属層82と同様にシリコン酸化層81の内側に設けられる。そして、ポリシリコン層84はシリコン窒化層41内にも形成され、ポリシリコン層84の下端は配線D2に接続される。金属層82とポリシリコン層84との間には、チタンまたはチタンナイトライド層である図示せぬバリアメタル層が設けられる。
ポリシリコン層84は、シリコン窒化層41にホールH2が形成された後(図10の工程の後)、ホールH1,H2のボトムに形成される。ポリシリコン層84は、ホールH1,H2がポリシリコン層84によって埋め込まれた後にポリシリコン層84がエッチバックされて形成されてもよい。
第2変形例では、金属層82下にポリシリコン層84が設けられる。これにより、配線D2を含む配線層110と積層体120とは、ポリシリコン層84およびシリコン窒化層41によって分離される。ポリシリコン層84は、水素の侵入を防ぐバリア層として機能する。これにより、製造プロセスにおける熱工程において、積層体120から拡散された水素が配線層110に侵入することを防ぐことができる。その結果、配線層110の電気特性の劣化を抑制することができる。
なお、図16に示すように、シリコン窒化層41と配線D2との間に、シリコン酸化層からなる絶縁層65が設けられてもよい。このとき、ポリシリコン層84の上端は、絶縁層65の上端よりも高い位置にある。
<第2実施形態>
以下に図17乃至図23を用いて、第2実施形態に係る半導体装置100について説明する。第2実施形態は、コンタクトC4において、金属層82の側面および上面を覆うようにシリコン窒化層86,84が設けられる例である。以下に、第2実施形態について詳説する。
以下に図17乃至図23を用いて、第2実施形態に係る半導体装置100について説明する。第2実施形態は、コンタクトC4において、金属層82の側面および上面を覆うようにシリコン窒化層86,84が設けられる例である。以下に、第2実施形態について詳説する。
なお、第2実施形態において、上記第1実施形態と同様の点については説明を省略し、主に異なる点について説明する。
[第2実施形態の構成]
図17は、第2実施形態に係る半導体装置100を示す一部拡大断面図であり、図2の破線部B(コンタクト領域100b)を示す断面図である。
図17は、第2実施形態に係る半導体装置100を示す一部拡大断面図であり、図2の破線部B(コンタクト領域100b)を示す断面図である。
コンタクトC4は、シリコン窒化層41内、絶縁層44,62,63内、および積層体120内を積層方向に連続して延びる。コンタクトC4は、中心から順に設けられた金属層82、シリコン窒化層86、およびシリコン酸化層81を含む。また、コンタクトC4は、金属層82の上面(上端)を覆うシリコン窒化層87を含む。
金属層82は、コンタクトC4において、中心部として設けられる。金属層82は、シリコン窒化層41内、絶縁層44,62,63内、および積層体120内を積層方向に連続して延びる。金属層82は、例えばタングステンを含むタングステン層である。金属層82の下端は配線D2に接続され、上端は絶縁層64内に設けられたコンタクトCbに接続される。
シリコン窒化層86は、コンタクトC4において、金属層82の周囲に設けられる。シリコン窒化層86は、金属層82とシリコン酸化層81との間、および金属層82とシリコン窒化層41との間に設けられる。シリコン窒化層86は、シリコン窒化層41内、絶縁層44,62,63内、および積層体120内を積層方向に連続して延びる。
シリコン窒化層87は、コンタクトC4において、金属層82の上面を覆うように設けられる。シリコン窒化層87は、金属層82の上端部の一部が除去された領域に設けられる。このため、シリコン窒化層87の周囲にはシリコン窒化層86が設けられ、シリコン窒化層87の側面はシリコン窒化層86に接する。コンタクトCbは、シリコン窒化層87内を積層方向に連続して延びて、金属層82に接続される。
シリコン酸化層81は、コンタクトC4において、シリコン窒化層86の周囲に設けられる。シリコン酸化層81は、シリコン窒化層86と、絶縁層44,62,63、および積層体120との間に設けられる。一方、シリコン酸化層81は、シリコン窒化層86とシリコン窒化層41との間に設けられない。このため、シリコン窒化層86の側面は、シリコン窒化層41に接する。したがって、シリコン窒化層41,86,87は、連続して設けられる。その結果、配線層110と積層体120とは、シリコン窒化層41,86,87によって分離される。
[第2実施形態の製造方法]
図18乃至図22は、第2実施形態に係る半導体装置100の製造工程を示す断面図である。ここでは、コンタクトC4の製造工程について説明する。
図18乃至図22は、第2実施形態に係る半導体装置100の製造工程を示す断面図である。ここでは、コンタクトC4の製造工程について説明する。
まず、第1実施形態における図10に示す工程まで行われる。すなわち、ホールH1の内側にシリコン酸化層81が形成された後、シリコン窒化層41にホールH2が形成される。
次に、図18に示すように、ホールH1内におけるシリコン酸化層81の内側、およびホールH2内におけるシリコン窒化層41の内側に、シリコン窒化層86が形成される。シリコン窒化層86は、ホールH1,H2の側面およびボトムに沿ってコンフォーマルに形成される。シリコン窒化層86は、LP−CVD法によって、形成される。
次に、図19に示すように、例えば図示しないマスク層を用いたRIEによって、ホールH2のボトムのシリコン窒化層86が除去され、配線D2が露出する。
次に、図20に示すように、ホールH1,H2内におけるシリコン窒化層86の内側に、金属層82が形成される。これにより、ホールH1,H2が埋め込まれる。その後、エッチバックにより、ホールH1内における金属層82の上端部の一部が除去される。
次に、図21に示すように、ホールH1内における金属層82が除去された領域に、シリコン窒化層87が形成される。シリコン窒化層87は、LP−CVD法によって形成される。ここで、配線層110と積層体120とは、シリコン窒化層41,86,87によって分離される。その結果、その後の工程において熱工程が行われても、積層体120に含まれる水素が配線層110に拡散することを抑制することができる。
その後、例えば、CMP法により、ホールH1外に設けられたシリコン酸化層81、シリコン窒化層86,87、および金属層82が除去される。そして、絶縁層44、シリコン酸化層81、シリコン窒化層86,87、および金属層82上に、絶縁層64が形成される。
次に、図示はしないが、マスク層を用いたRIE法により、積層体120に複数のスリットが形成される。スリットは、絶縁層44,64および積層体120を貫通し、ポリシリコン層43に達する。そして、図22に示すように、スリットを通じて供給されるエッチング液またはエッチングガスにより、犠牲層71が除去される。これにより、上下で隣接する絶縁層72の間に空隙73が形成される。空隙73は、絶縁層44と積層体120の最上層の絶縁層72との間にも形成される。
次に、図17に示すように、例えばCVD法により、空隙73に導電層70が形成される。このとき、スリットを通じてソースガスが空隙73に供給される。その後、図示はしないが、スリットの側面およびボトムに、絶縁層が形成される。これにより、スリットが埋め込まれ、図1に示す分離部200が形成される。
さらに、絶縁層64およびシリコン窒化層87に、コンタクトCbが形成される。コンタクトCbは、金属層82に達して接続される。
このようにして、第2実施形態における半導体装置100が形成される。
[第2実施形態の効果]
金属層からなる配線D2は、積層体120からの水素の侵入を防ぐことができない場合がある。
金属層からなる配線D2は、積層体120からの水素の侵入を防ぐことができない場合がある。
これに対し、上記第2実施形態では、コンタクトC4において、金属層82の側面を覆うようにシリコン窒化層86が設けられ、金属層82の上面を覆うようにシリコン窒化層87が設けられる。これにより、配線層110と積層体120とは、シリコン窒化層41,86,87によって分離される。これにより、製造プロセスにおける熱工程において、第1実施形態よりも積層体120から拡散された水素が配線層110に侵入することを防ぐことができる。その結果、配線層110の電気特性の劣化を抑制することができる。
なお、図23に示すように、絶縁層62が形成されず、シリコン窒化層41がタングステンシリサイド層42の直下に設けられてもよい。また、シリコン窒化層41と配線D2との間に、シリコン酸化層からなる絶縁層65が設けられてもよい。
<第3実施形態>
以下に図24乃至図26を用いて、第3実施形態に係る半導体装置100について説明する。第3実施形態は、コンタクトC4において金属層82の側面を覆うようにシリコン窒化層86が設けられ、絶縁層44上に不純物を含むシリコン酸化層91が設けられる例である。以下に、第3実施形態について詳説する。
以下に図24乃至図26を用いて、第3実施形態に係る半導体装置100について説明する。第3実施形態は、コンタクトC4において金属層82の側面を覆うようにシリコン窒化層86が設けられ、絶縁層44上に不純物を含むシリコン酸化層91が設けられる例である。以下に、第3実施形態について詳説する。
なお、第3実施形態において、上記第1実施形態と同様の点については説明を省略し、主に異なる点について説明する。
[第3実施形態の構成]
図24は、第3実施形態に係る半導体装置100を示す一部拡大断面図であり、図2の破線部B(コンタクト領域100b)を示す断面図である。
図24は、第3実施形態に係る半導体装置100を示す一部拡大断面図であり、図2の破線部B(コンタクト領域100b)を示す断面図である。
コンタクトC4は、シリコン窒化層41内、絶縁層44,62,63内、および積層体120内を積層方向に連続して延びる。コンタクトC4は、中心から順に設けられた金属層82、シリコン窒化層86、およびシリコン酸化層81を含む。
金属層82は、コンタクトC4において、中心部として設けられる。金属層82は、シリコン窒化層41内、絶縁層44,62,63内、および積層体120内を積層方向に連続して延びる。金属層82は、例えばタングステンを含むタングステン層である。金属層82の下端は配線D2に接続され、上端は絶縁層64内に設けられたコンタクトCbに接続される。
シリコン窒化層86は、コンタクトC4において、金属層82の周囲に設けられる。シリコン窒化層86は、金属層82とシリコン酸化層83との間、および金属層82とシリコン窒化層41との間に設けられる。シリコン窒化層86は、シリコン窒化層41内、絶縁層44,62,63内、および積層体120内を積層方向に連続して延びる。
シリコン酸化層81は、コンタクトC4において、シリコン窒化層86の周囲に設けられる。シリコン酸化層81は、シリコン窒化層86と、絶縁層44,62,63、および積層体120との間に設けられる。一方、シリコン酸化層81は、シリコン窒化層86とシリコン窒化層41との間に設けられない。このため、シリコン窒化層86の側面は、シリコン窒化層41に接する。
シリコン酸化層91は、絶縁層44およびシリコン酸化層81上に設けられる。シリコン酸化層91は、不純物として、リン、炭素、ヒ素、およびアルゴンの少なくとも1つを含む。シリコン酸化層91は、シリコン酸化層からなる絶縁層44およびシリコン酸化層81の上端部に、不純物が注入されることにより形成された領域である。すなわち、シリコン酸化層91における不純物濃度は、絶縁層44およびシリコン酸化層91の不純物濃度よりも高い。
そして、シリコン酸化層91およびシリコン窒化層41,86は、連続して設けられる。その結果、配線層110と積層体120とは、シリコン酸化層91およびシリコン窒化層41,86によって分離される。
[第3実施形態の製造方法]
図25および図26は、第3実施形態に係る半導体装置100の製造工程を示す断面図である。ここでは、コンタクトC4の製造工程について説明する。
図25および図26は、第3実施形態に係る半導体装置100の製造工程を示す断面図である。ここでは、コンタクトC4の製造工程について説明する。
まず、第1実施形態における図10に示す工程まで行われる。すなわち、ホールH1の内側にシリコン酸化層81が形成された後、シリコン窒化層41にホールH2が形成される。
次に、図25に示すように、ホールH1内におけるシリコン酸化層81の内側、およびホールH2内におけるシリコン窒化層41の内側に、シリコン窒化層86が形成される。シリコン窒化層86は、ホールH1,H2の側面およびボトムに沿ってコンフォーマルに形成される。シリコン窒化層86は、LP−CVD法によって、形成される。
次に、例えば図示しないマスク層を用いたRIEによって、ホールH2のボトムのシリコン窒化層86が除去され、配線D2が露出する。その後、ホールH1,H2内におけるシリコン窒化層86の内側に、金属層82が形成される。これにより、ホールH1,H2が埋め込まれる。そして、例えば、CMP法により、ホールH1外に設けられたシリコン酸化層81、シリコン窒化層86、および金属層82が除去される。
さらに、イオン注入法により、シリコン酸化層からなる絶縁層44およびシリコン酸化層81の上端部に、不純物が注入される。これにより、シリコン酸化層からなる絶縁層44およびシリコン酸化層81の上端部に、不純物を含むシリコン酸化層91が形成される。シリコン酸化層91は、不純物として、リン、炭素、ヒ素、およびアルゴンの少なくとも1つを含む。
次に、図26に示すように、シリコン酸化層91、シリコン窒化層86、および金属層82上に、絶縁層64が形成される。
ここで、配線層110と積層体120とは、シリコン窒化層41,86および不純物を含むシリコン酸化層91によって分離される。その結果、その後の工程において熱工程が行われても、積層体120に含まれる水素が配線層110に拡散することを抑制することができる。一方、配線層110に含まれる水素は、金属層82および絶縁層64を拡散経路として、空気中に放出される。これにより、配線層110が自身に含まれる水素によって蒸し焼きになることを抑制することができる。
次に、図示はしないが、マスク層を用いたRIE法により、積層体120に複数のスリットが形成される。スリットは、絶縁層44,64および積層体120を貫通し、ポリシリコン層43に達する。そして、スリットを通じて供給されるエッチング液またはエッチングガスにより、犠牲層71が除去される。これにより、上下で隣接する絶縁層72の間に空隙73が形成される。空隙73は、絶縁層44と積層体120の最上層の絶縁層72との間にも形成される。
次に、図24に示すように、例えばCVD法により、空隙73に導電層70が形成される。このとき、スリットを通じてソースガスが空隙73に供給される。その後、図示はしないが、スリットの側面およびボトムに、絶縁層が形成される。これにより、スリットが埋め込まれ、図1に示す分離部200が形成される。
さらに、絶縁層64に、コンタクトCbが形成される。コンタクトCbは、金属層82に達して接続される。
このようにして、第3実施形態における半導体装置100が形成される。
[第3実施形態の効果]
配線層110がシリコン窒化層によって完全に覆われる場合、製造プロセスの熱工程において、配線層110自身に含まれる水素によって、配線層110が蒸し焼き状態になることがある。その結果、配線層110の電気特性が劣化する場合がある。
配線層110がシリコン窒化層によって完全に覆われる場合、製造プロセスの熱工程において、配線層110自身に含まれる水素によって、配線層110が蒸し焼き状態になることがある。その結果、配線層110の電気特性が劣化する場合がある。
これに対し、上記第3実施形態では、コンタクトC4の形成時において、コンタクトC4の上部がシリコン窒化層で覆われない。これにより、配線層110に含まれる水素は、金属層82および絶縁層64を拡散経路として、空気中に放出される。したがって、製造プロセスにおける熱工程において、配線層110が自身に含まれる水素によって蒸し焼きになることを抑制することができる。
一方、配線層110と積層体120とは、シリコン窒化層41,86および不純物を含むシリコン酸化層91によって分離される。これにより、その後の工程において熱工程が行われても、積層体120に含まれる水素が配線層110に拡散することを抑制することができる。
<第4実施形態>
以下に図27乃至図36を用いて、第4実施形態に係る半導体装置100について説明する。第4実施形態は、積層体120の周囲を覆うようにシリコン窒化層300が設けられる例である。以下に、第4実施形態について詳説する。
以下に図27乃至図36を用いて、第4実施形態に係る半導体装置100について説明する。第4実施形態は、積層体120の周囲を覆うようにシリコン窒化層300が設けられる例である。以下に、第4実施形態について詳説する。
なお、第4実施形態において、上記第1実施形態と同様の点については説明を省略し、主に異なる点について説明する。
[第4実施形態の構成]
図27は、第4実施形態に係る半導体装置100を示す平面図である。
図27は、第4実施形態に係る半導体装置100を示す平面図である。
図27に示すように、半導体装置100は、シリコン窒化層300を含む。シリコン窒化層300は、メモリセルアレイ領域100a、コンタクト領域100b、および階段領域100cの周囲を覆うように設けられる。すなわち、シリコン窒化層300は、X方向およびZ方向に拡がる2つの部分と、Y方向およびZ方向に拡がる2つの部分とを含む。シリコン窒化層300は、これら4つの部分の各端部が接続されることにより、Z方向から見て矩形に形成される。シリコン窒化層300は、X方向において周辺領域100dに設けられる。そして、シリコン窒化層300は、X方向においてコンタクトC3よりも内側に設けられる。
図28は、第4実施形態に係る半導体装置100を示す断面図である。図28において、層間絶縁層は適宜省略している。
図28に示すように、積層体120の周囲には、シリコン窒化層300が設けられる。シリコン窒化層300は、Y方向およびZ方向に拡がる2つの部分と、X方向およびZ方向に拡がる2つの部分(図示せず)とを含む。シリコン窒化層300の下端は、シリコン窒化層41に接続される。すなわち、シリコン窒化層41,300によって、積層体120の下方および側方が囲まれる。言い換えると、Y方向から見て、シリコン窒化層300およびシリコン窒化層41は、U字形状に設けられる。
図29は、第4実施形態に係る半導体装置100を示す一部拡大断面図であり、図28の破線部C(階段領域100cおよび周辺領域100d)を示す断面図である。
図29に示すように、配線D2は、絶縁層61内が設けられる。配線D2および絶縁層61上には、シリコン窒化層41が設けられる。シリコン窒化層41上には絶縁層62が設けられ、この絶縁層62上にタングステンシリサイド層42およびポリシリコン層43が順に設けられる。これらタングステンシリサイド層42およびポリシリコン層43と同層のコンタクト形成領域には、絶縁層63が設けられる。シリコン窒化層41、絶縁層62,63のX方向の端部は、配線D2のX方向端部よりも内側(メモリセルアレイ領域100a側)に位置する。
ポリシリコン層43および絶縁層63上には、積層体120が形成される。積層体120は複数の絶縁層72と複数の導電層70とを含み、これらは交互に積層される。そして、1枚の絶縁層72と1枚の導電層70とがセットになり、このセット毎にX方向の端部で階段(ステップおよびテラス)が形成される。そして、積層体120上には絶縁層44が設けられ、さらに全面に絶縁層(シリコン酸化層)65が設けられる。
積層体120の各テラスには、コンタクトCCが接続される。また、配線D2には、コンタクトC3が接続される。シリコン窒化層41、絶縁層62,63のX方向の端部は、コンタクトC3よりも内側に位置する。コンタクトC3と積層体120との間には、シリコン窒化層300が設けられる。シリコン窒化層300は、絶縁層62,63,65内にY方向およびZ方向に拡がるように設けられる。シリコン窒化層300の下端は、シリコン窒化層41に接続される。
[第4実施形態の製造方法]
図30乃至図36は、第4実施形態に係る半導体装置100の製造工程を示す断面図である。ここでは、主にシリコン窒化層300の製造工程について説明する。
図30乃至図36は、第4実施形態に係る半導体装置100の製造工程を示す断面図である。ここでは、主にシリコン窒化層300の製造工程について説明する。
まず、図30に示すように、絶縁層61内に配線D2が形成される。絶縁層61は、例えばシリコン酸化層である。配線D2は、例えばダマシン法によって形成される。これら配線D2および絶縁層61上に、シリコン窒化層41が形成される。シリコン窒化層41は、例えば、LP−CVD法によって形成される。
次に、図31に示すように、シリコン窒化層41上に、絶縁層62が形成される。この絶縁層62上にタングステンシリサイド層42が形成され、さらにタングステンシリサイド層42上にポリシリコン層43が形成される。これらタングステンシリサイド層42およびポリシリコン層43内のコンタクト形成領域に、絶縁層63が形成される。
次に、ポリシリコン層43および絶縁層63上に、絶縁層72と犠牲層71とが交互に積層される。この絶縁層72と犠牲層71とを交互に積層する工程が繰り返され、複数の犠牲層71と複数の絶縁層72とを有する積層体120が形成される。さらに、積層体120上に、絶縁層44が形成される。例えば、犠牲層71はシリコン窒化層であり、絶縁層44,62,63,72はシリコン酸化層である。シリコン窒化層である犠牲層71は、例えばP−CVD法によって形成される。
次に、図32に示すように、1枚の絶縁層72と1枚の犠牲層71とをセットとし、このセット毎にX方向の端部で階段(ステップおよびテラス)が形成される。この階段は、図示せぬレジストパターンのスリミングと、レジストパターンをマスク層とした1枚の絶縁層72および1枚の犠牲層71のエッチングとが繰り返し行われることで、形成される。
次に、図33に示すように、例えば図示しないマスク層を用いたRIEにより、絶縁層62,63およびシリコン窒化層41の端部が除去される。これにより、シリコン窒化層41および絶縁層62,63のX方向の端部は、配線D2のX方向端部よりも内側に位置する。
次に、図34に示すように、全面に絶縁層65が形成される。絶縁層65は、例えばシリコン酸化層である。次に、絶縁層62,63,65に、積層体120の周囲を覆うように図示せぬホールが形成される。ホールは、例えば図示しないマスク層を用いたRIEにより形成される。ホールは、絶縁層62,63,65を貫通し、シリコン窒化層41に達する。
その後、ホール内に、シリコン窒化層300が形成される。シリコン窒化層300は、例えばLP−CVD法によって形成される。これにより、ホールが埋め込まれる。ここで、端部(周辺領域100d)において配線層110と積層体120とは、シリコン窒化層41,300によって分離される。その結果、その後の工程において熱工程が行われても、積層体120に含まれる水素が端部側から配線層110に拡散することを抑制することができる。一方、配線層110に含まれる水素は、端部側を拡散経路として、空気中に放出される。これにより、配線層110が自身に含まれる水素によって蒸し焼きになることを抑制することができる。
次に、図示はしないが、マスク層を用いたRIE法により、積層体120に複数のスリットが形成される。スリットは、絶縁層44および積層体120を貫通し、ポリシリコン層43に達する。
そして、図35に示すように、スリットを通じて供給されるエッチング液またはエッチングガスにより、犠牲層71が除去される。例えば、エッチング液としては、燐酸を含むエッチング液が用いられる。これにより、上下で隣接する絶縁層72の間に空隙73が形成される。空隙73は、絶縁層44と積層体120の最上層の絶縁層72との間にも形成される。
次に、図36に示すように、例えばCVD法により、空隙73に導電層70が形成される。このとき、スリットを通じてソースガスが空隙73に供給される。その後、図示はしないが、スリットの側面およびボトムに、絶縁層が形成される。これにより、スリットが埋め込まれ、図1に示す分離部200が形成される。
次に、図29に示すように、マスク層を用いたRIE法により、シリコン酸化層65に、コンタクトCC,C3用のホールが形成される。コンタクトCC用のホールは、シリコン酸化層65を貫通し、各テラスに達する。コンタクトC3用のホールは、シリコン酸化層65を貫通し、配線D2に達する。その後、例えばCVD法により、ホールに金属層が形成され、コンタクトCC,C3が形成される。
このようにして、第4実施形態における半導体装置100が形成される。
[第4実施形態の効果]
上記第4実施形態によれば、端部(周辺領域100d)において配線層110と積層体120とは、シリコン窒化層41,300によって分離される。これにより、その後の工程において熱工程が行われても、積層体120に含まれる水素が端部側から配線層110に拡散することを抑制することができる。
上記第4実施形態によれば、端部(周辺領域100d)において配線層110と積層体120とは、シリコン窒化層41,300によって分離される。これにより、その後の工程において熱工程が行われても、積層体120に含まれる水素が端部側から配線層110に拡散することを抑制することができる。
また、第4実施形態によれば、シリコン窒化層41の端部がシリコン窒化層300に接続される程度に除去される。これにより、配線層110の端部は、バリア層となるシリコン窒化層41で覆われない。このため、配線層110に含まれる水素は、端部側を拡散経路として、空気中に放出される。したがって、製造プロセスにおける熱工程において、配線層110が自身に含まれる水素によって蒸し焼きになることを抑制することができる。
また、第4実施形態によれば、シリコン窒化層41の端部がコンタクトC3よりも内側まで除去される。これにより、コンタクトC3用のホールを形成する際、シリコン窒化層41を貫通する必要はない。すなわち、シリコン酸化層65のみをエッチングするため、容易に加工することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
10…基板、41,86,87,300…シリコン窒化層、70…導電層、72…絶縁層、81,91…シリコン酸化層、82,85…金属層、83,84…ポリシリコン層、110…配線層、120…積層体、C4…コンタクト、D2…配線。
Claims (12)
- 基板と、
前記基板上に設けられたトランジスタと、前記トランジスタに電気的に接続され、かつ前記トランジスタの上方に設けられた第1配線と、を含む配線層と、
前記配線層の上方に設けられ、各間に絶縁層を介して積層された複数の導電層を含む積層体と、
前記配線層と前記積層体との間に設けられた第1シリコン窒化層と、
を具備する半導体装置。 - 前記積層体内および前記第1シリコン窒化層内を前記積層体の積層方向に延び、前記第1配線に電気的に接続される第1コンタクトをさらに具備する
請求項1の半導体装置。 - 前記第1コンタクトは、
前記積層体内および前記第1シリコン窒化層内を連続して前記積層方向に延びる第1金属層と、
前記第1金属層と前記積層体との間に設けられた第1シリコン酸化層と、
を含む請求項2の半導体装置。 - 前記第1配線は、
第2金属層と、
前記第2金属層と前記第1コンタクトとの間に設けられた第1シリコン層と、
を含む請求項2の半導体装置。 - 前記第1コンタクトは、
前記積層体内を連続して前記積層方向に延びる第1金属層と、
前記第1シリコン窒化層内を連続して前記積層方向に延び、前記第1金属層に接続される第2シリコン層と、
前記第1金属層と前記積層体との間に設けられた第1シリコン酸化層と、
を含む請求項2の半導体装置。 - 前記第1コンタクトは、
前記積層体内および前記第1シリコン窒化層内を連続して前記積層方向に延びる第1金属層と、
前記第1金属層と前記積層体および前記第1シリコン窒化層との間に設けられた第2シリコン窒化層と、
前記第2シリコン窒化層と前記積層体との間に設けられた第1シリコン酸化層と、
を含む請求項2の半導体装置。 - 前記第1コンタクトは、前記第1金属層上に設けられた第3シリコン窒化層をさらに含む請求項6の半導体装置。
- 前記積層体の上方に設けられ、不純物を含む第2シリコン酸化層をさらに具備し、
前記第1コンタクトは、
前記第2シリコン酸化層内、前記積層体内、および前記第1シリコン窒化層内を連続して前記積層方向に延びる第1金属層と、
前記第1金属層と、前記第2シリコン酸化層、前記積層体、および前記第1シリコン窒化層との間に設けられた第2シリコン窒化層と、
前記第2シリコン窒化層と前記積層体との間に設けられた第1シリコン酸化層と、
を含む請求項2の半導体装置。 - 前記不純物は、リン、炭素、ヒ素、およびアルゴンの少なくとも1つを含む請求項8の半導体装置。
- 前記積層体の周囲に設けられ、下端が前記第1シリコン窒化層に接続される第4シリコン窒化層をさらに具備する請求項1の半導体装置。
- 基板の上方に、前記基板上に設けられたトランジスタと、前記トランジスタに電気的に接続され、かつ前記トランジスタの上方に設けられた第1配線と、を含む配線層を形成し、
前記配線層の上方に、第1シリコン窒化層を形成し、
前記第1シリコン窒化層の上方に、各間に絶縁層を介して積層された複数の導電層を含む積層体を形成する
半導体装置の製造方法。 - 前記第1シリコン窒化層は、LP−CVD法により形成される請求項11の半導体装置の製造方法。
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