JP2013131580A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】ビアの形成を容易にする半導体装置及びその製造方法が提供される。
【解決手段】実施形態によれば、半導体装置は、下層接続対象と、下層接続対象上にそれぞれ交互に積層された複数の絶縁層と複数の電極層とを有する積層体と、絶縁膜と、ビアとを備えている。積層体は、複数の電極層が階段状に加工された階段構造部を有する。絶縁膜は、階段構造部を貫通して下層接続対象に達するビアホールの側壁に設けられている。ビアは、ビアホールを通じて、階段構造部の各段における最上層の電極層と下層接続対象とを接続する。ビアは、最上層の電極層の上面に接して上面上に設けられた上部と、ビアホール内における絶縁膜の内側に上部よりも細く設けられ、上部と下層接続対象とを接続する貫通部とを有する。
【選択図】図３

Description

本発明の実施形態は、半導体装置及びその製造方法に関する。
メモリセルにおけるコントロールゲートとして機能する電極層と、絶縁層とを交互に複数積層した積層体にメモリホールを形成し、そのメモリホールの側壁に電荷蓄積膜を形成した後、メモリホール内にチャネルとなるシリコンを設けることでメモリセルを３次元配列したメモリデバイスが提案されている。
また、積層された複数の電極層のそれぞれを他の階層の配線と接続させるための構造として、階段状に加工された複数の電極層のそれぞれにビアを接続させた構造が提案されている。
特開２０１１−３５３４３号公報
ビアの形成を容易にする半導体装置及びその製造方法が提供される。
実施形態によれば、半導体装置は、下層接続対象と、前記下層接続対象上にそれぞれ交互に積層された複数の絶縁層と複数の電極層とを有する積層体と、絶縁膜と、ビアと、を備えている。前記積層体は、前記複数の電極層が階段状に加工された階段構造部を有する。前記絶縁膜は、前記階段構造部を貫通して前記下層接続対象に達するビアホールの側壁に設けられている。前記ビアは、前記ビアホールを通じて、前記階段構造部の各段における最上層の電極層と前記下層接続対象とを接続する。前記ビアは、前記最上層の電極層の上面に接して前記上面上に設けられた上部と、前記ビアホール内における前記絶縁膜の内側に前記上部よりも細く設けられ、前記上部と前記下層接続対象とを接続する貫通部と、を有する。
実施形態の半導体装置におけるメモリセルアレイの模式断面図。 図１における要部の拡大断面図。 第１実施形態の半導体装置における階段構造部の模式断面図。 階段構造部におけるビアと下層配線との配置関係を示す模式平面図。 第１実施形態の半導体装置の製造方法を示す模式断面図。 第１実施形態の半導体装置の製造方法を示す模式断面図。 第１実施形態の半導体装置の製造方法を示す模式断面図。 第１実施形態の半導体装置の製造方法を示す模式断面図。 第１実施形態の半導体装置の製造方法を示す模式断面図。 第２実施形態の半導体装置における階段構造部の模式断面図。 第２実施形態の半導体装置の製造方法を示す模式断面図。 第２実施形態の半導体装置の製造方法を示す模式断面図。 第２実施形態の半導体装置の製造方法を示す模式断面図。 第２実施形態の半導体装置の製造方法を示す模式断面図。
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
図１は、実施形態の半導体装置におけるメモリセルアレイ１の模式斜視図である。なお、図１においては、図を見易くするために、絶縁部分については図示を省略している。
図２は、図１における要部の拡大断面図である。
また、図１において、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向とする。
基板１０上にはバックゲートＢＧが設けられている。バックゲートＢＧは、例えば不純物が添加され導電性を有するシリコン層を用いることができる。
バックゲートＢＧ上には、複数の絶縁層４２（図２に示す）と、複数の電極層ＷＬが、それぞれ交互に積層されている。
電極層ＷＬは、例えば不純物が添加され導電性を有するシリコン層を用いることができる。絶縁層４２は、例えばシリコン酸化物を含む絶縁材料を用いることができる。
メモリセルアレイ１における最上層の電極層ＷＬ上には、ドレイン側選択ゲートＳＧＤまたはソース側選択ゲートＳＧＳが設けられている。ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳは、例えば不純物が添加され導電性を有するシリコン層を用いることができる。
ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとは、Ｙ方向に分断されている。ドレイン側選択ゲートＳＧＤの下に積層された電極層ＷＬと、ソース側選択ゲートＳＧＳの下に積層された電極層ＷＬとも、Ｙ方向に分断されている。
ソース側選択ゲートＳＧＳ上には、ソース線ＳＬが設けられている。ソース線ＳＬは、例えば金属層を用いることができる。
ドレイン側選択ゲートＳＧＤ及びソース線ＳＬ上には、複数本の金属配線であるビット線ＢＬが設けられている。各ビット線ＢＬはＹ方向に延在している。
バックゲートＢＧ及びこのバックゲートＢＧ上の積層体には、Ｕ字状のチャネルボディ２０が複数形成されている。チャネルボディ２０は、ドレイン側選択ゲートＳＧＤ及びその下の電極層ＷＬを貫通する柱状部ＣＬと、ソース側選択ゲートＳＧＳ及びその下の電極層ＷＬを貫通する柱状部ＣＬと、それら一対の柱状部ＣＬの下端をつなぐ連結部ＪＰとを有する。連結部ＪＰは、バックゲートＢＧ内に設けられている。
チャネルボディ２０は、Ｕ字状のメモリホールＭＨ内にメモリ膜３０（図２に示す）を介して設けられている。チャネルボディ２０は、例えばシリコン膜を用いることができる。メモリ膜３０は、図２に示すように、メモリホールＭＨの内壁とチャネルボディ２０との間に設けられている。
ドレイン側選択ゲートＳＧＤとチャネルボディ２０との間、およびソース側選択ゲートＳＧＳとチャネルボディ２０との間には、図示しないゲート絶縁膜が設けられている。
なお、図２においては、メモリホールＭＨの中心軸側に空洞部が残るようにチャネルボディ２０を設けた構造が例示されるが、メモリホールＭＨ内のすべてをチャネルボディ２０で埋めてもよく、あるいはチャネルボディ２０内側の空洞部に絶縁物を埋め込んだ構造であってもよい。
メモリセルトランジスタ（以下、単にメモリセルとも言う）における各電極層ＷＬとチャネルボディ２０との間には、図２に示すように、電極層ＷＬ側から順に第１の絶縁膜としてブロック膜３１、電荷蓄積膜３２、および第２の絶縁膜としてトンネル膜３３が設けられている。ブロック膜３１は電極層ＷＬに接し、トンネル膜３３はチャネルボディ２０に接し、ブロック膜３１とトンネル膜３３との間に電荷蓄積膜３２が設けられている。
チャネルボディ２０は、メモリセルにおけるチャネルとして機能し、電極層ＷＬはコントロールゲートとして機能し、電荷蓄積膜３２はチャネルボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ２０と各電極層ＷＬとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。
実施形態の半導体装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
メモリセルは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜３２は、電荷を捕獲するトラップサイトを多数有し、例えばシリコン窒化膜を用いることができる。
トンネル膜３３は、例えばシリコン酸化膜を用いることができ、電荷蓄積膜３２にチャネルボディ２０から電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷がチャネルボディ２０へ拡散する際に電位障壁となる。
ブロック膜３１は、例えばシリコン酸化膜を用いることができ、電荷蓄積膜３２に蓄積された電荷が、電極層ＷＬへ拡散するのを防止する。
ドレイン側選択ゲートＳＧＤ、チャネルボディ２０及びそれらの間のゲート絶縁膜は、ドレイン側選択トランジスタＳＴＤを構成する。ドレイン側選択トランジスタＳＴＤにおけるチャネルボディ２０は、ビット線ＢＬと接続されている。
ソース側選択ゲートＳＧＳ、チャネルボディ２０及びそれらの間のゲート絶縁膜は、ソース側選択トランジスタＳＴＳを構成する。ソース側選択トランジスタＳＴＳにおけるチャネルボディ２０は、ソース線ＳＬと接続されている。
バックゲートＢＧ、このバックゲートＢＧ内に設けられたチャネルボディ２０及びメモリ膜３０は、バックゲートトランジスタＢＧＴを構成する。
ドレイン側選択トランジスタＳＴＤとバックゲートトランジスタＢＧＴとの間には、各電極層ＷＬをコントロールゲートとするメモリセルが複数設けられている。同様に、バックゲートトランジスタＢＧＴとソース側選択トランジスタＳＴＳの間にも、各電極層ＷＬをコントロールゲートとするメモリセルが複数設けられている。
それら複数のメモリセル、ドレイン側選択トランジスタＳＴＳ、バックゲートトランジスタＢＧＴおよびソース側選択トランジスタＳＴＳは、チャネルボディ２０を通じて直列接続され、Ｕ字状の１つのメモリストリングＭＳを構成する。このメモリストリングＭＳがＸ方向及びＹ方向に複数配列されていることにより、複数のメモリセルＭＣがＸ方向、Ｙ方向及びＺ方向に３次元的に設けられている。
図１に示すメモリセルアレイ１は、基板１０上におけるメモリセルアレイ領域に設けられている。基板１０の表面には、メモリセルアレイ１を制御するための制御回路が形成されている。その制御回路は、メモリセルアレイ領域の周辺の基板１０表面、あるいはメモリセルアレイ領域の下の基板１０表面に形成されている。各電極層ＷＬは、図３に示す階段構造部２を介して、制御回路と電気的に接続されている。
図３は、第１実施形態の階段構造部２の模式断面図である。
前述したバックゲートＢＧ、複数の絶縁層４２、および複数の電極層ＷＬを含む積層体は、１チップ内におけるメモリセルアレイ領域よりもＸ方向の外側のコンタクト領域にも形成され、そのコンタクト領域における積層体に階段構造部２が設けられている。
図３に示すコンタクト領域において、基板１０上には絶縁層１１を介して下層配線１２が設けられている。下層配線１２は、各電極層ＷＬ及びバックゲートＢＧがビア５０ａ〜５０ｆを通じて接続される下層接続対象である。
図４に示すように、バックゲートＢＧ及び複数の電極層ＷＬの層数に対応した複数本の下層配線１２が、上記積層体の下でＸ方向に延びている。下層配線１２は、例えば金属配線である。下層配線１２間には絶縁膜１３が設けられている。各下層配線１２は、図３に示す絶縁層１１を貫通するコンタクト１５を通じて、基板１０表面の回路に接続されている。
下層配線１２及び絶縁膜１３が形成された層上には、エッチングストップ１６層が設けられている。エッチングストップ層１６は、絶縁層４２、電極層ＷＬおよびバックゲートＢＧとは異なる材料からなり、例えばシリコン窒化膜を用いることができる。
エッチングストップ層１６上には、絶縁層４２を介してバックゲートＢＧが設けられている。バックゲートＢＧ上には、絶縁層４２と電極層ＷＬとがそれぞれ交互に複数積層されている。
階段構造部２における各段の最上層の電極層ＷＬ上には、層間絶縁膜１７が設けられている。層間絶縁膜１７は、例えばシリコン酸化膜を用いることができる。
階段構造部２には、複数のビア５０ａ〜５０ｆが設けられている。なお、以下の説明において、個々のビア５０ａ〜５０ｆを区別せずに、単に符号５０でまとめて表す場合もある。
各ビア５０ａ〜５０ｆは、層間絶縁膜１７及びその下の積層体を貫通して下層配線１２に達するビアホール６０（図８（ａ）に示す）内に設けられている。各電極層ＷＬ及びバックゲートＢＧは、図１におけるＸＹ面に対して平行に広がり、それら電極層ＷＬ及びバックゲートＢＧを、例えば円柱状のビア５０ａ〜５０ｆがＺ方向に延びて貫通している。
各ビア５０ａ〜５０ｆは、階段構造部２の各段における最上層の電極層ＷＬと下層配線１２とを接続している。
例えば、図３に示す階段構造部２で最も上段における最上層の電極層は、バックゲートＢＧも含めて下から６層目の電極層ＷＬ５であり、ビア５０ａはその電極層ＷＬ５と下層配線１２とを接続している。
図３に示す階段構造部２で上から２段目における最上層の電極層は、バックゲートＢＧも含めて下から５層目の電極層ＷＬ４であり、ビア５０ｂはその電極層ＷＬ４と下層配線１２とを接続している。
図３に示す階段構造部２で上から３段目における最上層の電極層は、バックゲートＢＧも含めて下から４層目の電極層ＷＬ３であり、ビア５０ｃはその電極層ＷＬ３と下層配線１２とを接続している。
図３に示す階段構造部２で上から４段目における最上層の電極層は、バックゲートＢＧも含めて下から３層目の電極層ＷＬ２であり、ビア５０ｄはその電極層ＷＬ２と下層配線１２とを接続している。
図３に示す階段構造部２で上から５段目における最上層の電極層は、バックゲートＢＧも含めて下から２層目の電極層ＷＬ１であり、ビア５０ｅはその電極層ＷＬ１と下層配線１２とを接続している。
図３に示す階段構造部２で最も下段における最上層の電極層は、バックゲートＢＧであり、ビア５０ｆはそのバックゲートＢＧと下層配線１２とを接続している。
ビアホール６０は、図８（ａ）に示すように、層間絶縁膜１７を貫通する第１のビアホール６１と、第１のビアホール６１の下につながって形成され、第１のビアホール６１よりも孔径（もしくは幅）が小さい第２のビアホール６２とを有する。第１のビアホール６１の底部に、各段における最上層の電極層ＷＬが例えば環状に露出される。
第２のビアホール６２は、第１のビアホール６１の下の積層体を貫通して下層配線１２に達する。第２のビアホール６２の横断面は例えば円形状に形成され、その第２のビアホール６２の周囲を複数の電極層ＷＬ、複数の絶縁層４２およびバックゲートＢＧが囲んでいる。
複数の電極層ＷＬの第２のビアホール６２の側壁側の端の位置およびバックゲートＢＧの第２のビアホール６２の側壁側の端の位置は、複数の電極層ＷＬ及びバックゲートＢＧの積層方向で揃っている。したがって、そのまま第２のビアホール６２内にビア５０を埋め込むと、ビア５０は最上層以外の電極層ＷＬ及びバックゲートＢＧとも接続してしまうことになる。そこで、実施形態によれば、第２のビアホール６２の側壁に、図３に示すように絶縁膜１８が設けられている。絶縁膜１８は、例えばシリコン酸化膜を用いることができる。
ビア５０は、第１のビアホール６１内に設けられた上部５１と、第２のビアホール６２内に設けられた貫通部５２とを有する。上部５１及び貫通部５２は、同じ材料で一体に連続して設けられ、いずれも例えば円柱状に形成されている。貫通部５２の直径あるいは幅は上部５１よりも小さく、貫通部５２は上部５１よりも細い。
上部５１は、各段の最上層の電極層ＷＬまたはバックゲートＢＧの上面に接してその上面上に設けられている。上部５１の外周側の下面が、最上層の電極層ＷＬまたはバックゲートＢＧの上面に接している。上部５１と、最上層の電極層ＷＬまたはバックゲートＢＧとの接触面は、環状に形成されている。
貫通部５２は、第２のビアホール６２内における絶縁膜１８の内側に設けられ、上部５１と下層配線１２とをつないでいる。第２のビアホール６２の側壁を囲む電極層ＷＬ及びバックゲートＢＧと、貫通部５２との間には絶縁膜１８が設けられ、それらの間は絶縁されている。したがって、各ビア５０は、最上層の電極層ＷＬまたはバックゲートＢＧのみを、対応する下層配線１２に対して接続させる。
ビア５０は金属材料を用いることができる。例えば、ビア５０は、バリアメタルと埋込メタルとを含むことができる。ビアホール６０の内壁に、密着性及び金属の拡散防止の機能を担うバリアメタルが形成され、そのバリアメタルの内側に、埋め込み性に優れた埋込メタルが埋め込まれている。例えば、バリアメタルとして窒化チタン、埋込メタルとしてタングステンを用いることができる。
ビア５０は、金属配線である下層配線１２に接続されている。下層配線１２は、基板１０上における、階段構造部２が設けられた領域（コンタクト領域）と、制御回路が設けられた領域（回路領域）との間を延び、回路領域で、制御回路における例えばトランジスタのソース領域、ドレイン領域などに接続されている。
したがって、各層の電極層ＷＬ及びバックゲートＢＧが、ビア５０及び下層配線１２を介して、制御回路に接続されている。すなわち、メモリセルアレイ１の各電極層ＷＬ及びバックゲートＢＧに対して、下層配線１２及びビア５０を通じて、所望の電位が与えられる。
次に、図５（ａ）〜図９（ｂ）を参照して、第１実施形態の階段構造部２の製造方法について説明する。図５（ａ）〜図９（ｂ）は、図３に示す階段構造部２において例えば上から３段分を示す。
基板１０上に、絶縁層１１、下層配線１２、エッチングストップ層１６が順に形成される。エッチングストップ層１６上には、絶縁層４２を介してバックゲートＢＧが形成される。
バックゲートＢＧ上には、絶縁層４２と電極層ＷＬとを交互に積層して、複数の絶縁層４２及び複数の電極層ＷＬを含む積層体を形成する。バックゲートＢＧ、絶縁層４２および電極層ＷＬは、例えばＣＶＤ（chemical vapor deposition）法により形成される。
バックゲートＢＧ、複数の絶縁層４２及び複数の電極層ＷＬを含む積層体において、メモリセルアレイ領域に対しては図１に示したメモリセルアレイ１が形成される。そして、コンタクト領域に対しては、図５（ａ）に示すように、階段構造の加工が行われる。
具体的には、図示しないレジスト膜の平面サイズを縮小するスリミング工程と、そのレジスト膜をマスクにしてそれぞれ一層分の絶縁層４２及び電極層ＷＬをエッチングする工程とを複数回繰り返す。
電極層ＷＬを階段状に加工した後、階段構造部の上に層間絶縁膜１７を埋め込み、平坦化する。
バックゲートＢＧ及び電極層ＷＬの材料は、例えばシリコンを用いることができる。絶縁層４２及び層間絶縁膜１７の材料は、例えばシリコン酸化物を用いることができる。エッチングストップ層１６の材料は、バックゲートＢＧ、電極層ＷＬ、絶縁層４２及び層間絶縁膜１７とは異なる材料、例えばシリコン窒化物を用いることができる。
層間絶縁膜１７を形成した後、図５（ｂ）に示すように、階段構造部の各段における最上層の電極層ＷＬに達する第１のビアホール６１を層間絶縁膜１７及び最上層の絶縁層４２に形成する。第１のビアホール６１の底部に、各段の最上層の電極層ＷＬが露出する。第１のビアホール６１は、例えば図示しないレジスト膜をマスクに用いたＲＩＥ（Reactive Ion Etching）法によって形成される。複数の第１のビアホール６１が、同時に一括して形成される。
第１のビアホール６１を形成した後、図６（ａ）に示すように、層間絶縁膜１７上および第１のビアホール６１の内壁に、コンフォーマルに側壁膜６５を形成する。側壁膜６５は、例えばシリコン窒化膜を用いることができる。側壁膜６５は、例えばＣＶＤ法により形成される。
第１のビアホール６１内は、側壁膜６５で完全には埋まらず、第１のビアホール６１内における側壁膜６５の内側に、第１のビアホール６１の幅よりも狭い空間が残される。
次に、側壁膜６５をＲＩＥ法でエッチバックして、第１のビアホール６１の底部上の側壁膜６５を除去する。また、層間絶縁膜１７の上面上の側壁膜６５も除去される。すなわち、図６（ｂ）に示すように、第１のビアホール６１の側壁に側壁膜６５が残される。その側壁膜６５の膜厚の約２倍の幅分だけ、第１のビアホール６１の幅は狭くなっている。その第１のビアホール６１の底部には、各段における最上層の電極層ＷＬが露出している。
そして、第１のビアホール６１の側壁に残した側壁膜６５および層間絶縁膜１７をマスクにしたＲＩＥ法により、第１のビアホール６１の下の積層体に、図７（ａ）に示す第２のビアホール６２を形成する。複数の第２のビアホール６２が、同時に一括して形成される。
電極層ＷＬ、バックゲートＢＧおよび絶縁層４２が、側壁膜６５に対して選択性を持ってエッチングされる条件（ガス種等）が設定される。絶縁層４２のエッチング時に、絶縁層４２と同じ材料の層間絶縁膜１７も消費される。しかしながら、層間絶縁膜１７は、積層体におけるすべての絶縁層４２の合計膜厚よりも厚いため、上面側の一部が除去されるにとどまる。
また、エッチングは、側壁膜６５と同じ材料のエッチングストップ層１６で制御性よく停止させることができる。したがって、第２のビアホール６２の底部は、エッチングストップ層１６に達する。
その後、エッチングストップ層１６に対してＲＩＥを行い、図７（ｂ）に示すように、第２のビアホール６２の底部のエッチングストップ層１６を除去する。これにより、第２のビアホール６２の底部に下層配線１２が露出する。
さらに、ＲＩＥを続け、エッチングストップ層１６と同じ材料の側壁膜６５を、図８（ａ）に示すように除去する。
これにより、第１のビアホール６１と、第１のビアホール６１よりも孔径が小さい第２のビアホール６２とが連続してつながったビアホール６０が形成される。第１のビアホール６１の底部には、各段の最上層の電極層ＷＬの上面が環状に露出する。
ビアホール６０の内壁（側壁及び底部）、および層間絶縁膜１７上には、図８（ｂ）に示すように、コンフォーマルに絶縁膜１８が形成される。絶縁膜１８は、例えばシリコン酸化膜を用いることができる。
その後、絶縁膜１８をＲＩＥ法でエッチバックして、第２のビアホール６２の底部上の絶縁膜１８を除去する。また、第１のビアホール６１の底部における電極層ＷＬ上の絶縁膜１８の一部も除去される。
したがって、図９（ａ）に示すように、第２のビアホール６２の底部に下層配線１２が露出する。さらに、第１のビアホール６１の底部における内周側の部分に、各段の最上層の電極層ＷＬが環状に露出する。
各電極層ＷＬおよびバックゲートＢＧにおける第２のビアホール６２側の端部は、絶縁膜１８で覆われ、第２のビアホール６２に露出していない。
ビアホール６０内には、図９（ｂ）に示すように、ビア５０が埋め込まれる。ビア５０は共に同じ金属材料からなる上部５１と貫通部５２とが一体に連続した構造を有する。
まず、第２のビアホール６２内における絶縁膜１８の内側に貫通部５２が埋め込まれ、続けて、貫通部５２の上、および第１のビアホール６１内に上部５１が埋め込まれる。貫通部５２の下端は下層配線１２に接し、上部５１の下面は、各段における最上層の電極層ＷＬの上面に接する。
ビアホール６０内にビア５０を埋め込んだ後、ビア５０の上面を例えばＣＭＰ（Chemical Mechanical Polishing）法により平坦化する。各ビア５０上面の、下層配線１２からの高さは揃えられる。
階段構造における上段側に設けられたビア５０ほど、第１のビア５１の高さ方向（深さ方向）の寸法は短く、第２のビア５２の高さ方向（深さ方向）の寸法は長い。それぞれの第１のビア５１の径方向（幅方向）の寸法はほぼ同じである。それぞれの第２のビア５２の径方向（幅方向）の寸法はほぼ同じである。
ここで、比較例として、各段の最上層の電極層が、層間絶縁膜に形成されたビアを通じて積層体の上方に形成された上層配線に接続された構造が考えられる。しかし、この構造では、上層配線を基板表面に形成された制御回路に接続させるため、上層配線が設けられた層から基板までの比較的厚い部分を貫通するビアを形成することになり、プロセス難易度の上昇をまねく。
これに対して、実施形態によれば、積層体を貫通するビア５０を通じて、各階層の電極層ＷＬ及びバックゲートＢＧを、積層体の上にではなく積層体の下に引き出すことができる。すなわち、各階層の電極層ＷＬ及びバックゲートＢＧを、積層体の上を引き回さずに基板１０側に向けて直接引き出すことができ、基板１０の表面に形成された制御回路に容易に接続できる。
下層配線１２へと達する第２のビアホール６２は、電極層ＷＬを含む積層体よりも上の層間絶縁膜１７からあけられるのではなく、各段の最上層の電極層ＷＬから下層配線１２に向けて形成される。すなわち、第２のビアホール６２が貫通しなければならない長さを短くでき、アスペクト比の増大を抑えつつ、第２のビアホール６２の孔径を小さくできる。
したがって、加工難易度の上昇をまねかずに第２のビアホール６２の孔径を小さくできる。第２のビアホール６２の孔径を小さくすることで、ビア５０と下層配線１２とのコンタクト面積の縮小が図れる。したがって、複数のビア５０に対応して複数本形成される下層配線１２の各々の幅の縮小を図れ、それら複数本の下層配線１２の形成領域の面積縮小を図れる。
次に、図１０は、第２実施形態の階段構造部３の模式断面図である。
第２実施形態の階段構造部３においては、複数のビアのうち、相対的に下段側に設けられたビア（例えば図１０において下から４段目までの４つのビア５０ｃ〜５０ｆ）は、第１実施形態と同様に、最上層の電極層ＷＬまたはバックゲートＢＧの下の積層体を貫通する貫通部５２を通じて下層配線１２に接続されている。
一方、相対的に上段側に設けられた上層ビア（例えば図１０において最上段のビア７０ａと、上から２段目のビア７０ｂ）は、積層体及び層間絶縁膜１７の上に設けられた上層配線７１に接続されている。
各上層ビア７０ａ、７０ｂに対応して、複数（図１０では２つ）の上層配線７１が、層間絶縁膜１７上に設けられている。上層ビア７０ａ及び７０ｂは、それぞれ層間絶縁膜１７を貫通して、上層配線７１と接続されている。上層ビア７０ａ及び７０ｂは、ビア５０ｃ〜５０ｆと同様に金属材料からなり、上層配線７１は金属配線である。
また、上層ビア７０ａは、図１０において最上段の電極層ＷＬの上面上に設けられ、その上面に接している。上層ビア７０ｂは、図１０において上から２段目の電極層ＷＬの上面上に設けられ、その上面に接している。
上層配線７１は、基板１０上における制御回路が形成された領域で、上層配線７１と制御回路との間の層を貫通するビアによって電気的に接続されている。
複数のビアのすべてを同一階層に形成された配線に接続させるのではなく、複数のビアを、異なる階層に形成された下層配線１２と上層配線７１とに分けて接続させることで、配線とビアとのコンタクト部を異なる階層に分けて形成することができる。この結果、配線レイアウトの自由度を高くでき、またチップ全体の平面サイズの縮小も図れる。
図１１（ａ）〜図１４（ｂ）は、第２実施形態の階段構造部３の製造方法を示す模式断面図である。
上記第１実施形態と同様に、第１のビアホール６１を形成した後、層間絶縁膜１７上および第１のビアホール６１の内壁に、コンフォーマルに側壁膜６５を形成する。
そして、レジスト膜をマスクにした例えばＲＩＥ法により、側壁膜６５を選択的に除去して、第１のビアホール６１の側壁に側壁膜６５を残す。
このとき、第２実施形態では、図１１（ａ）に示すように、上層配線と接続する上層ビアを形成する段においては、第１のビアホール６１の底部にも側壁膜６５を残しておく。
下層配線と接続するビアを形成する段では、第１のビアホール６１の側壁にのみ側壁膜６５が残され、第１のビアホール６１の底部の側壁膜６５は除去され、最上層の電極層ＷＬが露出している。
そして、側壁膜６５および層間絶縁膜１７をマスクにしたＲＩＥ法により、第１のビアホール６１の下の積層体に、図１１（ｂ）に示す第２のビアホール６２を形成する。
第２のビアホール６２は、上面が側壁膜６５で覆われていない段の積層体に形成される。第１のビアホール６１の底部に側壁膜６５が設けられた段の積層体には、その底部の側壁膜６５がマスクとなって第２のビアホール６２は形成されない。
第２のビアホール６２の底部は、エッチングストップ層１６に達する。その後、エッチングストップ層１６に対してＲＩＥを行い、図１２（ａ）に示すように、第２のビアホール６２の底部のエッチングストップ層１６を除去する。これにより、第２のビアホール６２の底部に下層配線１２が露出する。
側壁膜６５とエッチングストップ層１６とは同じ材料である。したがって、エッチングストップ層１６を除去するエッチング時に、上段側において第１のビアホール６１の底部に残っていた側壁膜６５も除去され、その段の最上層の電極層ＷＬが露出する。
さらに、ＲＩＥを続け、側壁膜６５を、図１２（ｂ）に示すように除去する。これにより、第２のビアホール６２が形成されていた段では、第１のビアホール６１と、第１のビアホール６１よりも孔径が小さい第２のビアホール６２とが連続してつながったビアホール６０が形成される。第２のビアホール６２が形成されなかった段においては、第１のビアホール６１のみが形成されている。
上段の第１のビアホール６１の内壁、その上段よりも下段におけるビアホール６０の内壁、および層間絶縁膜１７上には、図１３（ａ）に示すように、コンフォーマルに絶縁膜１８が形成される。
その後、絶縁膜１８をＲＩＥ法でエッチバックして、上段の第１のビアホール６１の底部上の絶縁膜１８、およびその上段よりも下段の第２のビアホール６２の底部上の絶縁膜１８を除去する。また、第２のビアホール６２の上に続く第１のビアホール６１の底部における電極層ＷＬ上の絶縁膜１８の一部も除去される。
したがって、図１３（ｂ）に示すように、第２のビアホール６２の底部に下層配線１２が露出する。その第２のビアホール６２の上に続く第１のビアホール６１の底部における内周側の部分には、各段の最上層の電極層ＷＬが環状に露出する。第２のビアホール６２が形成されていない上段の第１のビアホール６１の底部には、その段の最上層の電極層ＷＬが露出する。
各電極層ＷＬおよびバックゲートＢＧにおける第２のビアホール６２側の端部は、絶縁膜１８で覆われ、第２のビアホール６２に露出していない。
ビアホール６０内には、図１４（ａ）に示すように、第１実施形態と同様に、ビア５０が埋め込まれる。ビア５０は共に同じ金属材料からなる上部５１と貫通部５２とが一体に連続した構造を有する。
上段の第１のビアホール６１内には、ビア７０が埋め込まれる。ビア７０はビア５０と同じ材料で同時に形成される。ビア５０の上部５１及びビア７０は、ほぼ同じ太さの例えば円柱状に形成されている。
ビア５０及び７０をそれぞれの対応するビアホール内に埋め込んだ後、ビア５０、ビア７０および層間絶縁膜１７の上面を例えばＣＭＰ法により平坦化する。ビア５０及びビア７０上面の、下層配線１２からの高さは揃えられる。
平坦化されたビア５０、ビア７０および層間絶縁膜１７の上面上には、図１４（ｂ）に示すように、さらに層間絶縁膜７５が形成され、その層間絶縁膜７５にはビア７２が埋め込まれる。層間絶縁膜７５は、例えばシリコン酸化膜を用いることができる。
層間絶縁膜７５上には、ビア７２に接して上層配線７１が形成される。これにより、上層ビア７０は、ビア７２を通じて上層配線７１と接続される。
第２実施形態によれば、相対的に積層体の厚さが厚い上段側では、ビアを積層体の上方に引き出して上層配線と接続させる。すなわち、加工難易度の高くなりがちな、積層体の厚い部分を貫通するビアホールを形成しない。
前述した各実施形態において、ビアの下層接続対象は下層配線としたが、ビアを直接基板表面に形成された回路に接続させてもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…メモリセルアレイ、２，３…階段構造部、１０…基板、１２…下層配線、１６…エッチングストップ層、１７…層間絶縁膜、１８…絶縁膜、２０…チャネルボディ、３０…メモリ膜、３２…電荷蓄積膜、４２…絶縁層、５０，５０ａ〜５０ｆ…ビア、５１…上部、５２…貫通部、６０…ビアホール、６１…第１のビアホール、６２…第２のビアホール、６５…側壁膜、７０，７０ａ，７０ｂ…上層ビア、７１…上層配線、ＷＬ…電極層

Claims (5)

  1. 下層接続対象と、
    前記下層接続対象上にそれぞれ交互に積層された複数の絶縁層と複数の電極層とを有する積層体であって、前記複数の電極層が階段状に加工された階段構造部を有する積層体と、
    前記積層体を貫通して形成されたホールの側壁に設けられた、電荷蓄積膜を含むメモリ膜と、
    前記ホール内における前記メモリ膜の内側に設けられたチャネルボディと、
    前記積層体における前記階段構造部を貫通して前記下層接続対象に達するビアホールの側壁に設けられた絶縁膜と、
    前記ビアホールを通じて、前記階段構造部の各段における最上層の電極層と前記下層接続対象とを接続するビアと、
    を備え、
    前記ビアは、
    前記最上層の電極層の上面に接して前記上面上に設けられた上部と、
    前記ビアホール内における前記絶縁膜の内側に前記上部よりも細く設けられ、前記上部と前記下層接続対象とを接続する貫通部と、
    を有し、
    前記複数の電極層の前記ビアホールの側壁側の端の位置が、前記複数の電極層の積層方向で揃っている半導体装置。
  2. 下層接続対象と、
    前記下層接続対象上にそれぞれ交互に積層された複数の絶縁層と複数の電極層とを有する積層体であって、前記複数の電極層が階段状に加工された階段構造部を有する積層体と、
    前記階段構造部を貫通して前記下層接続対象に達するビアホールの側壁に設けられた絶縁膜と、
    前記ビアホールを通じて、前記階段構造部の各段における最上層の電極層と前記下層接続対象とを接続するビアと、
    を備え、
    前記ビアは、
    前記最上層の電極層の上面に接して前記上面上に設けられた上部と、
    前記ビアホール内における前記絶縁膜の内側に前記上部よりも細く設けられ、前記上部と前記下層接続対象とを接続する貫通部と、
    を有する半導体装置。
  3. 前記積層体の上に設けられた上層接続対象と、
    前記ビアが設けられた段よりも上段における最上層の電極層上に設けられ、前記上段の最上層の電極層と前記上層接続対象とを接続する上層ビアと、
    をさらに備えた請求項２記載の半導体装置。
  4. 下層接続対象上にそれぞれ交互に積層された複数の絶縁層と複数の電極層とを有する積層体の一部に、前記複数の電極層が階段状に加工された階段構造部を形成する工程と、
    前記階段構造部の上に層間絶縁膜を形成する工程と、
    前記階段構造部の各段における最上層の電極層に達する第１のビアホールを、前記層間絶縁膜に形成する工程と、
    前記第１のビアホールの側壁に側壁膜を形成する工程と、
    前記層間絶縁膜及び前記側壁膜をマスクにして、前記第１のビアホールの下の前記積層体に、前記下層接続対象に達し、前記第１のビアホールよりも孔径の小さい第２のビアホールを形成する工程と、
    前記第２のビアホールの側壁に絶縁膜を形成する工程と、
    前記第２のビアホール内における前記絶縁膜の内側、および前記第１のビアホールの底部に露出する前記最上層の電極層の上面上に、ビアを埋め込む工程と、
    を備えた半導体装置の製造方法。
  5. 前記絶縁層及び前記電極層と異なる材料のエッチングストップ層を、前記下層接続対象と前記積層体との間に形成する工程をさらに備えた請求項４記載の半導体装置の製造方法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016213428A (ja) * 2015-04-30 2016-12-15 株式会社東芝 記憶装置及びその製造方法
US10170570B1 (en) 2017-09-21 2019-01-01 Toshiba Memory Corporation Semiconductor memory device
JP2019192905A (ja) * 2018-04-20 2019-10-31 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 垂直型メモリ装置及びその製造方法
US10553603B2 (en) 2018-03-09 2020-02-04 Toshiba Memory Corporation Semiconductor device and method for manufacturing semiconductor device
US10790229B2 (en) 2018-03-15 2020-09-29 Toshiba Memory Corporation Semiconductor memory device

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102170761B1 (ko) * 2013-07-22 2020-10-27 삼성전자주식회사 반도체 소자의 패턴 형성 방법
US9455257B2 (en) 2014-09-04 2016-09-27 Kabushiki Kaisha Toshiba Semiconductor memory device and method of manufacturing the same
US9570464B1 (en) 2015-12-15 2017-02-14 Kabushiki Kaisha Toshiba Method for manufacturing semiconductor device
US9865616B2 (en) * 2016-02-09 2018-01-09 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
US9768233B1 (en) 2016-03-01 2017-09-19 Toshiba Memory Corporation Semiconductor device and method of manufacturing the same
US10262936B2 (en) * 2017-02-08 2019-04-16 Toshiba Memory Corporation Semiconductor device and manufacturing method thereof
US10335816B1 (en) 2018-08-29 2019-07-02 Armin Arminak All plastic water resistant pump
KR102648581B1 (ko) * 2019-01-16 2024-03-18 에스케이하이닉스 주식회사 반도체 메모리 장치
US20230073372A1 (en) * 2021-09-03 2023-03-09 Micron Technology, Inc. Microelectronic devices including staircase structures, and related memory devices, electronic systems, and methods

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09223732A (ja) * 1996-02-16 1997-08-26 Sony Corp 半導体装置の製造方法
JP2011035343A (ja) * 2009-08-06 2011-02-17 Toshiba Corp 半導体装置の製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4635069B2 (ja) * 2008-03-26 2011-02-16 株式会社東芝 不揮発性半導体記憶装置
US8541831B2 (en) 2008-12-03 2013-09-24 Samsung Electronics Co., Ltd. Nonvolatile memory device and method for fabricating the same
JP5330017B2 (ja) * 2009-02-17 2013-10-30 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
JP2010192646A (ja) 2009-02-18 2010-09-02 Toshiba Corp 半導体装置及びその製造方法
JP5305980B2 (ja) 2009-02-25 2013-10-02 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
JP2011035237A (ja) 2009-08-04 2011-02-17 Toshiba Corp 半導体装置の製造方法及び半導体装置
JP2011060958A (ja) 2009-09-09 2011-03-24 Toshiba Corp 半導体装置及びその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09223732A (ja) * 1996-02-16 1997-08-26 Sony Corp 半導体装置の製造方法
JP2011035343A (ja) * 2009-08-06 2011-02-17 Toshiba Corp 半導体装置の製造方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016213428A (ja) * 2015-04-30 2016-12-15 株式会社東芝 記憶装置及びその製造方法
US9570392B2 (en) 2015-04-30 2017-02-14 Kabushiki Kaisha Toshiba Memory device and method for manufacturing the same
US10170570B1 (en) 2017-09-21 2019-01-01 Toshiba Memory Corporation Semiconductor memory device
US10490640B2 (en) 2017-09-21 2019-11-26 Toshiba Memory Corporation Semiconductor memory device
US10553603B2 (en) 2018-03-09 2020-02-04 Toshiba Memory Corporation Semiconductor device and method for manufacturing semiconductor device
US10790229B2 (en) 2018-03-15 2020-09-29 Toshiba Memory Corporation Semiconductor memory device
JP2019192905A (ja) * 2018-04-20 2019-10-31 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 垂直型メモリ装置及びその製造方法
US11696442B2 (en) 2018-04-20 2023-07-04 Samsung Electronics Co., Ltd. Vertical memory devices and methods of manufacturing the same
JP7478512B2 (ja) 2018-04-20 2024-05-07 三星電子株式会社 垂直型メモリ装置及びその製造方法

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