JP5351201B2 - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

不揮発性半導体記憶装置及びその製造方法 Download PDF

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Description

本発明の実施形態は、不揮発性半導体記憶装置及びその製造方法に関する。
不揮発性半導体記憶装置の記憶容量を増加させるために、３次元積層メモリが提案されている。３次元積層メモリにおいては、例えば、交互に積層された絶縁膜と電極膜とを有する積層体と、積層体を積層方向において貫通するシリコンピラーと、シリコンピラーと電極膜との間の電荷蓄積層（記憶層）と、が設けられる。これにより、シリコンピラーと各電極膜との交差部にメモリセルが設けられる。さらに、２本のシリコンピラーを基板の側で接続したＵ字形状のメモリストリングを用いる構成も考えられる。
３次元積層メモリにおいては、メモリセルが高く積み上げられるため、メモリセルのコンタクト電極が長い。このため、コンタクト部に埋め込まれる絶縁膜の厚さが厚い。安定した性能と高い生産性を実現するために、コンタクト部において、膜応力によるウェーハの反りなどを抑制しつつ埋め込み性の高いコンタクト部の構成が望まれる。
特開２０１０−１９２５３１号公報
本発明の実施形態は、安定した性能と高い生産性とを実現する不揮発性半導体記憶装置及びその製造方法を提供する。
本発明の実施形態によれば、メモリセルアレイ部と、第１コンタクト部と、周辺回路部と、を備えた不揮発性半導体記憶装置が提供される。第１コンタクト部は、第１平面内において前記メモリセルアレイ部と並置される。前記周辺回路部は、前記第１平面内において前記メモリセルアレイ部と並置される。前記メモリセルアレイ部は、前記第１平面に対して垂直な第１軸に沿って積層された複数の第１電極膜と、前記第１軸に沿って隣り合う２つの前記第１電極膜の間に設けられた第１電極間絶縁膜と、を含む第１積層体と、前記複数の第１電極膜の側面に対向する第１半導体層と、前記複数の第１電極膜と前記第１半導体層との間に設けられたメモリ膜と、を含む。前記第１コンタクト部は、第１コンタクト部絶縁膜と、前記第１コンタクト部絶縁膜に分散された第１粒子と、を含む第１コンタクト部絶縁層と、前記第１コンタクト部絶縁層を前記第１軸に沿って貫通し、それぞれが前記複数の第１電極膜のそれぞれに接続される複数の第１コンタクト電極と、を含む。前記周辺回路部は、周辺回路と、前記周辺回路と前記第１軸に沿って積層された構造体と、前記構造体に埋め込まれ前記第１軸に沿って延在する周辺回路部絶縁層と、前記周辺回路部絶縁層を前記第１軸に沿って貫通し、前記周辺回路に接続された周辺回路部コンタクト電極と、を含む。前記周辺回路部絶縁層の前記第１軸に対して垂直な軸に沿った幅は、前記第１粒子の径よりも小さい。
実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。 実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。 実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的平面図である。 実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。 実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。 実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。 実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。 実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的断面図である。 実施形態に係る不揮発性半導体記憶装置の製造方法を例示するフローチャート図である。
以下に、各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（実施の形態）
図１は、実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
図１においては、図を見易くするために、導電部分を図示し、絶縁部分は省略している。図１に表したように、実施形態に係る不揮発性半導体記憶装置１１０は、メモリセルアレイ部ＭＣＵを備える。メモリセルアレイ部ＭＣＵには、複数のメモリセルＭＣが設けられる。メモリセルＭＣの構成の例については、後述する。
メモリセルアレイ部ＭＣＵは、例えば基板１１の主面１１ａの上に設けられる。
基板１１には、例えば半導体基板が用いられる。基板１１には、例えばシリコン基板が用いられる。
ここで、基板１１の主面１１ａに対して垂直な軸をＺ軸（第１軸）とする。Ｚ軸に対して垂直な１つの軸をＹ軸（第２軸）とする。Ｚ軸とＹ軸とに対して垂直な軸をＸ軸（第３軸）とする。
メモリセルアレイ部ＭＣＵは、積層体ＭＬと、半導体層ＳＰと、図示しないメモリ膜と、を含む。
積層体ＭＬは、Ｚ軸に沿って積層された複数の電極膜６１と、複数の電極膜６１どうしの間に設けられた電極間絶縁膜（図１では図示しない）と、を含む。
本願明細書において、「積層」は、互いに接して重ねられる場合の他に、間に他の要素が挿入されて重ねられる場合も含む。
半導体層ＳＰは、複数の電極膜６１の側面に対向する。電極膜６１の側面は、電極膜６１が有する面のうちの、実質的にＺ軸に沿う面である。
この例では、半導体層ＳＰは、積層体ＭＬをＺ軸に沿って貫通する半導体ピラーである。すなわち、半導体層ＳＰは、電極膜６１をＺ軸に沿って貫通する。後述するように、メモリ膜は、複数の電極膜６１と半導体層ＳＰとの間に設けられる。
複数の電極膜６１と半導体層ＳＰとが交差する部分に、メモリセルＭＣ（メモリセルトランジスタ）が形成される。
具体的には、複数の積層体ＭＬは、例えば第１〜第４積層体ＭＬ１〜ＭＬ４などを含む。複数の積層体ＭＬは、例えば、Ｘ軸に沿って延在する部分を有する。複数の積層体ＭＬは、例えば、Ｙ軸に沿って並ぶ。複数の積層体ＭＬのそれぞれは、Ｚ軸に沿って積層された複数の電極膜６１と、Ｚ軸に沿って隣り合う２つの電極膜６１の間に設けられた電極間絶縁膜（この図では図示しない）と、を含む。
第１積層体ＭＬ１は、複数の第１電極膜６１ａを含む。第２積層体ＭＬ２は、複数の第２電極膜６１ｂを含む。この例では、第３積層体ＭＬ３に含まれる複数の電極膜６１は、複数の第２電極膜６１ｂのそれぞれと連続している。第２積層体ＭＬ２と第３積層体ＭＬ３は互いに連続しているが、便宜的に、それぞれを第２積層体ＭＬ２と第３積層体ＭＬ３と呼ぶ。さらに、後述するように、この例では、第４積層体ＭＬ４に含まれる複数の電極膜６１は、複数の第１電極膜６１ａと電気的に接続される。
複数の電極膜６１は、Ｘ軸に沿って延在する部分を有する。
図１においては、図を見易くするために、電極膜６１の数が４である場合が描かれているが、実施形態において、電極膜６１の数は任意である。
例えば、複数の半導体層ＳＰを第１〜第４半導体層ＳＰ１〜ＳＰ４とする。第１〜第４半導体層ＳＰ１〜ＳＰ４のそれぞれは、第１〜第４積層体ＭＬ１〜ＭＬ４のそれぞれを貫通する。
第１〜第４半導体層ＳＰ１〜ＳＰ４は、例えば、Ｙ軸に沿って並ぶ。第１半導体層ＳＰ１と第４半導体層ＳＰ４との間に第２半導体層ＳＰ２が配置される。第２半導体層ＳＰ２と第４半導体層ＳＰ４との間に第３半導体層ＳＰ３が配置される。上記の「一端」は、基板１１の側の端である。
第１半導体層ＳＰ１の一端と、第２半導体層ＳＰ２の一端と、は、第１接続部ＣＰ１（接続部ＣＰ）により電気的に接続される。第３半導体層ＳＰ３の一端と、第４半導体層ＳＰ４の一端と、は、第２接続部ＣＰ２により電気的に接続されている。
第１半導体層ＳＰ１の他端は、コンタクトビア２２ａによりビット線ＢＬに接続される。第４半導体層ＳＰ４の他端は、コンタクトビア２２ｂによりビット線ＢＬに接続される。第２半導体層ＳＰ２の他端及び第３半導体層ＳＰの他端は、ソース線ＳＬに接続される。
第１積層体ＭＬ１とビット線ＢＬとの間、第２積層体ＭＬ２とソース線ＳＬとの間、第３積層体ＭＬ３とソース線ＳＬとの間、及び、第４積層体ＭＬ４とビット線ＢＬとの間に、それぞれ、第１〜第４選択ゲート電極ＳＧ１〜ＳＧ４が設けられる。第１〜第４選択ゲート電極ＳＧ１〜ＳＧ４は、複数の選択ゲート電極ＳＧのうちのいずれかである。第１〜第４選択ゲート電極ＳＧ１〜ＳＧ４は、Ｘ軸に沿って延在する。
例えば、複数の積層体ＭＬにＺ軸に延在する貫通ホールＴＨが設けられる。貫通ホールＴＨの内側に半導体材料を埋め込むことにより、半導体層ＳＰが形成される。
１つの電極膜６１に対して、Ｘ軸に沿って並ぶ複数の半導体層ＳＰを設けることができる。複数の半導体層ＳＰは、Ｘ軸とＹ軸とに沿ってマトリクス状に設けられる。Ｚ軸に沿って積層される複数の電極膜６１と複数の半導体層ＳＰとが交差する部分のそれぞれにメモリセルＭＣが形成される。メモリセルＭＣは、Ｚ軸とＸ軸とＹ軸とに沿って、３次元マトリクス状に設けられる。
接続部ＣＰには、例えば半導体層ＳＰに用いられる半導体材料が用いられる。
メモリセルアレイ部ＭＣＵは、接続部ＣＰに対向する接続部導電層ＣＰＣをさらに含むことができる。例えば、接続部導電層ＣＰＣにトレンチが設けられ、トレンチの内側に半導体材料を埋め込むことで接続部ＣＰが形成される。接続部導電層ＣＰＣの電位を制御することで、接続部ＣＰのそれぞれに接続された２つの半導体層ＳＰが互いに電気的に接続される。
接続された第１半導体層ＳＰ１及び第２半導体層ＳＰ２がメモリストリングとなる。接続された第３半導体層ＳＰ３及び第４半導体層ＳＰ４が別のメモリストリングとなる。
図２は、実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
図２は、図１のＡ１−Ａ２線断面の一部を例示している。
図２に表したように、第１積層体ＭＬ１は、Ｚ軸に沿って積層された複数の第１電極膜６１ａと、Ｚ軸に沿って隣り合う２つの第１電極膜６１ａの間に設けられた第１電極間絶縁膜６２ａと、を含む。
第１半導体層ＳＰ１は、複数の第１電極膜６１ａを貫通する。すなわち、第１半導体層ＳＰ１は、複数の第１電極膜６１ａの側面に対向し、Ｚ軸に沿って延在する。
第２積層体ＭＬ２は、例えば、Ｙ軸に沿って第１積層体ＭＬ１と並置される。第２積層体ＭＬ２は、Ｚ軸に沿って積層された複数の第２電極膜６１ｂと、Ｚ軸に沿って隣り合う２つの第２電極膜６１ｂの間に設けられた第２電極間絶縁膜６２ｂと、を含む。
第２半導体層ＳＰ２は、複数の第２電極膜６１ｂを貫通する。すなわち、第２半導体層ＳＰ２は、複数の第２電極膜６１ｂの側面に対向し、Ｚ軸に沿って延在する。
メモリ膜ＳＩＦは、複数の第１電極膜６１ａと第１半導体層ＳＰ１との間に設けられる。メモリ膜ＳＩＦ、複数の第２電極膜６１ｂと第２半導体層ＳＰ２との間に延在する。メモリ膜ＳＩＦは、半導体層ＳＰのＺ軸に沿う側面の周りに設けられる。メモリ膜ＳＩＦは、接続部ＣＰ（例えば第１接続部ＣＰ１）と接続部導電層ＣＰＣとの間に延在している。
例えば、メモリ膜ＳＩＦは、電荷保持膜４８と、内側絶縁膜４２と、外側絶縁膜４３と、を含む。電荷保持膜４８は、電極膜６１と半導体層ＳＰとの間、及び、接続部導電層ＣＰＣと接続部ＣＰとの間に設けられる。内側絶縁膜４２は、半導体層ＳＰと電荷保持膜４８との間、及び、接続部ＣＰと電荷保持膜４８との間に設けられる。外側絶縁膜４３は、電荷保持膜４８と電極膜６１との間、及び、電荷保持膜４８と接続部導電層ＣＰＣとの間に設けられる。
図２に表したように、第１積層体ＭＬ１と第２積層体ＭＬ２とを分断する分断絶縁層ＩＬが設けられる。分断絶縁層ＩＬは、複数の第１電極膜６１ａと複数の第２電極膜６１ｂとを分断する。分断絶縁層ＩＬは、Ｘ軸に沿って延在する部分を含む。
図２に例示したように、この例では、基板１１と接続部導電層ＣＰＣとの間に絶縁膜１３が設けられている。複数の電極膜６１と接続部導電層ＣＰＣとの間に層間絶縁膜１４が設けられている。さらに、層間絶縁膜１５が設けられている。複数の電極膜６１は、層間絶縁膜１４と層間絶縁膜１５との間に配置されている。便宜上、層間絶縁膜１４及び１５も積層体ＭＬに含まれるものとする。
電極膜６１及び接続部導電層ＣＰＣには、例えばポリシリコンが用いられる。ただし、実施形態において、電極膜６１及び接続部導電層ＣＰＣに用いられる材料は任意である。
電極間絶縁膜６２、内側絶縁膜４２、外側絶縁膜４３、並びに、絶縁膜１３、層間絶縁膜１４及び層間絶縁膜１５には、例えば酸化シリコンが用いられる。ただし、実施形態において、電極間絶縁膜６２、内側絶縁膜４２、外側絶縁膜４３及び層間絶縁膜に用いられる材料は任意である。
電荷保持膜４８には、例えば、窒化シリコンが用いられる。ただし、実施形態において、電荷保持膜４８に用いられる材料は任意である。
電荷保持膜４８は、メモリセルＭＣにおいて、電荷を蓄積し、情報を格納する部分として機能することができる。内側絶縁膜４２は、例えばトンネル絶縁膜として機能することができる。外側絶縁膜４３は、ブロック絶縁膜として機能することができる。メモリセルＭＣは、例えばＭＯＮＯＳ構成を有するトランジスタである。複数の電極膜６１は、ワード電極として機能することができる。
図３は、実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的平面図である。
図３においては、図を見易くするために、１つの電極膜６１に対して、Ｘ軸に沿って並ぶ４つの半導体層ＳＰが描かれているが、実施形態において、Ｘ軸に沿って並ぶ半導体層ＳＰの数は任意である。
図３に表したように、例えば、第１半導体層ＳＰ１に貫通される第１積層体ＭＬ１の第１電極膜６１ａと、第４半導体層ＳＰ４に貫通される第４積層体ＭＬ４の第４電極膜６１ｄと、が、Ｘ軸の一方の端（例えば第１コンタクト部ＣＵ１）において接続される。接続された第１電極膜６１ａ及び第４電極膜６１ｄが、第１連結電極膜６１Ａとなる。
図３に表したように、Ｚ軸に沿って積層された複数の電極膜６１において、第１連結電極膜６１ＡのＸ軸方向に沿った長さは、階段状に変化している。
既に説明したように、第２半導体層ＳＰ２に貫通される第２積層体ＭＬ２の第２電極膜６１ｂと、第３半導体層ＳＰ３に貫通される第３積層体ＭＬ３の第３電極膜６１ｃと、が接続されている。ただし、第２電極膜６１ｂと第３電極膜６１ｃとがＸ軸の他方の端（第２コンタクト部ＣＵ２）において接続されても良い。接続された第２電極膜６１ｂ及び第３電極膜６１ｃが、第２連結電極膜６１Ｂとなる。
図３に表したように、Ｚ軸に沿って積層された複数の電極膜６１において、Ｘ軸に沿った長さは、階段状に変化している。すなわち、基板１１に近い電極膜６１のＸ軸に沿った長さは、基板１１から遠い電極膜６１のＸ軸に沿った長さよりも長い。この構造は、以下の図４に表されている。
図４は、実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
図４には、メモリセルアレイ部ＭＣＵに関して、図１のＡ１−Ａ２線に対応する断面と、図１のＢ１−Ｂ２線に対応する断面と、が例示されている。また、図４には、第１コンタクト部ＣＵ１が例示されている。
図４においては、電極膜６１の数が１０である場合が描かれているが、実施形態において、電極膜６１の数は任意である。
図４に例示したように、メモリセルアレイ部ＭＣＵと、コンタクト部ＣＵ（例えば第１コンタクト部ＣＵ１など）と、が設けられる。コンタクト部ＣＵは、第１平面内（例えば、主面１１ａに対して平行な平面内であり、すなわち、Ｘ−Ｙ平面内）において、メモリセルアレイ部ＭＣＵと並置される。
図４に表したように、メモリセルアレイ部ＭＣＵにおいて、基板１１の主面１１ａに素子分離絶縁層１２が設けられ、主面１１ａ上に絶縁膜１３が設けられ、絶縁膜１３の上に接続部導電層ＣＰＣが設けられ、接続部導電層ＣＰＣの上に積層体ＭＬが設けられ、積層体ＭＬの上に複数の選択ゲート電極ＳＧが設けられる。複数の選択ゲート電極ＳＧどうしの間に層間絶縁膜１７が設けられる。
選択ゲート電極ＳＧと半導体層ＳＰとの間に選択ゲート絶縁膜ＳＧＩが設けられる。複数の選択ゲート電極ＳＧと複数の半導体層ＳＰとの交差部に選択ゲートトランジスタが形成される。選択ゲート電極ＳＧは、コンタクト配線２７ａにより、上層の導電層（この例では、ビット線ＢＬと同層の導電層）と接続される。
なお、半導体層ＳＰのうちで積層体ＭＬを貫通する部分と、選択ゲート電極ＳＧを貫通する部分と、は、一括して形成されても良く、異なる工程で形成されても良い。
ソース線ＳＬと選択ゲート電極ＳＧとの間には、層間絶縁膜１８が設けられている。ソース線ＳＬとビット線ＢＬとの間には、層間絶縁膜２３が設けられている。層間絶縁膜１８と層間絶縁膜２３との間には、ライナー膜１９が設けられている。ライナー膜１９は、例えば、コンタクトエッチストッパとして機能する。
ソース線ＳＬは、ライナー膜１９の一部に埋め込まれている。コンタクトビア２２ａ及び２２ｂは、ライナー膜１９及び層間絶縁膜２３をＺ軸に沿って貫通する。
ビット線ＢＬの上に層間絶縁膜２５が設けられている。層間絶縁膜２５の上に層間絶縁膜２６が設けられている。
選択ゲート電極ＳＧには、例えばポリシリコンが用いられる。選択ゲート絶縁膜ＳＧＩには、例えば、酸化シリコンが用いられる。また、選択ゲート絶縁膜ＳＧＩには、内側絶縁膜４２、電荷保持膜４８及び外側絶縁膜４３の少なくとも一部となる材料を用いても良い。
層間絶縁膜１７、層間絶縁膜１８、層間絶縁膜２３及び層間絶縁膜２６には、例えば酸化シリコンを用いることができる。ライナー膜１９及び層間絶縁膜２５には、例えば、窒化シリコンを用いることができる。
ソース線ＳＬ、ビット線ＢＬ、並びに、コンタクトビア２２ａ及び２２ｂには、例えば金属材料等が用いられる。ただし、ソース線ＳＬ、ビット線ＢＬ、並びに、コンタクトビア２２ａ及び２２ｂには、任意の導電材料を用いることができる。
第１コンタクト部ＣＵ１においては、配線層２７ｂが設けられる。配線層２７ｂは、例えば、ビット線ＢＬと同層である。配線層２７ｂは、コンタクト配線２７ａと接続される。さらに、選択ゲート配線２７ｄが設けられる。選択ゲート配線２７ｄは、コンタクト配線層２７ｃを介して、配線層２７ｂと接続される。これにより、選択ゲート電極ＳＧは、選択ゲート配線２７ｄと接続される。
既に説明したように、第１コンタクト部ＣＵ１において、積層された複数の第１電極膜６１ａ（第１連結電極膜６１Ａ）のＸ軸に沿った長さが、階段状に変化している。第１コンタクト部ＣＵ１においては、複数の電極膜６１のそれぞれを覆うライナー膜１９が設けられている。
そして、複数の第１電極膜６１ａ（第１連結電極膜６１Ａ）のそれぞれに、第１コンタクト電極３１ａ（コンタクト電極３１）が接続される。第１コンタクト電極３１ａ（コンタクト電極３１）は、Ｚ軸に沿って延在する。なお、第１コンタクト電極３１ａは、ライナー膜１９を貫通して、複数の第１電極膜６１ａ（第１連結電極膜６１Ａ）のそれぞれに接続されている。
第１コンタクト電極３１ａ（コンタクト電極３１）は、複数の第１電極膜６１ａのそれぞれを、複数のワード線３２のそれぞれに接続する。ワード線３２の少なくとも一部は、ソース線ＳＬと同層とすることができる。
第１コンタクト電極３１ａは、第１コンタクト部絶縁層７０ａに埋め込まれている。本実施形態においては、第１コンタクト部絶縁層７０ａは、第１粒子７２ａを含む。第１粒子７２ａの径は、例えば、３００ナノメートル（ｎｍ）以上である。
このように、本実施形態においては、コンタクト部ＣＵ（第１コンタクト部ＣＵ１）は、コンタクト部絶縁層７０（第１コンタクト部絶縁層７０ａ）と、複数のコンタクト電極３１（第１コンタクト電極３１ａ）と、を含む。
コンタクト部絶縁層７０（第１コンタクト部絶縁層７０ａ）は、コンタクト部絶縁膜７１（第１コンタクト部絶縁膜７１ａ）と、コンタクト部絶縁膜７１に分散された粒子７２（第１粒子７２ａ）と、を含む。粒子７２の径は、例えば３００ｎｍ以上である。
複数のコンタクト電極３１は、コンタクト部絶縁層７０をＺ軸に沿って貫通する。複数のコンタクト電極３１のそれぞれは、複数の電極膜６１のそれぞれに接続される。複数のコンタクト電極３１は、Ｚ軸に沿って延在する。
第１コンタクト部ＣＵ１において、コンタクト部絶縁層７０が埋め込まれる凹部（例えば溝）の厚さＴ１（Ｚ軸に沿った厚さ）は、例えば１．５マイクロメートル（μｍ）〜３μｍ程度である。
このように、深く広い凹部の中に絶縁材料が埋め込まれてコンタクト部絶縁層７０が形成される。
本実施形態においては、ワード線として機能する複数の電極膜６１のコンタクト部ＣＵ（例えば第１コンタクト部ＣＵ１）において、深く（厚く）、広い幅のコンタクト領域が設けられる。そして、この広い幅のコンタクト領域に、粒子７２を含むコンタクト部絶縁層７０が設けられる。
粒子７２には、例えばシリカを用いることができる。コンタクト部絶縁膜７１には、例えば塗布型のＳＯＧ（Spin On Glass）材料の膜を用いることができる。
このような構成を有するコンタクト部ＣＵにおいて、塗布型のコンタクト部絶縁膜７１を用いることで、コンタクト部ＣＵの埋め込み性が高い。そして、コンタクト部絶縁膜７１にシリカなどの粒子７２が分散されることから、熱収縮が小さい。これにより、膜応力が抑制され、ウェーハ（基板１１）の反りなどが軽減する。これにより、安定した性能と高い生産性とが実現できる。
コンタクト部絶縁層７０が埋め込まれる凹部は、開口部に向かって拡開している。
図４に表したように、基板１１に近い部分の幅ｗ３よりも基板１１から遠い部分の幅ｗ４の方が大きい。複数の電極膜６１の長さ（Ｘ軸に沿った長さ）が階段状に変化することから、凹部は開口部に向かって拡開する。このように、開口部に向かって拡大する凹部に、粒子７２を含むコンタクト部絶縁膜７１を埋め込むことで、コンタクト部絶縁層７０が形成される。これにより、凹部においてボイドなどが発生し難くなる。
このように、実施形態においては、コンタクト部絶縁層７０のＺ軸に対して垂直な軸に沿った幅は、基板１１から離れるに従って拡大している。すなわち、コンタクト部絶縁層７０は、Ｚ軸に沿って並ぶ第１部分と第２部分とを有する。第１部分は、第２部分と基板１１との間に配置される。第１部分のＺ軸に対して垂直な幅ｗ３は、第２部分のＺ軸に対して垂直な幅ｗ４よりも小さい。このような構成により、コンタクト部ＣＵの凹部の埋め込み性をさらに向上できる。そして、熱収縮が小さく膜応力が抑制され、ウェーハ（基板１１）の反りなどが軽減できる。
なお、図４に例示したように、コンタクト部絶縁層７０は、径が３００ｎｍ以上の粒子７２の他に、径が３００ｎｍ未満の微粒子７３をさらに含んでも良い。
また、図４に表したように、不揮発性半導体記憶装置１１０は、周辺回路部ＰＵをさらに備えることができる。周辺回路部ＰＵは、第１平面内（主面１１ａに平行な平面内）において、メモリセルアレイ部ＭＣＵと並置される。
周辺回路部ＰＵは、周辺回路ＰＣと、構造体ＳＢと、周辺回路部絶縁層８０と、周辺回路部コンタクト電極８１と、を含む。
構造体ＳＢは、周辺回路ＰＣとＺ軸に沿って積層される。
例えば、周辺回路ＰＣは、基板１１の主面１１ａ上に設けられる。構造体ＳＢは、周辺回路ＰＣの上に設けられる。
周辺回路ＰＣは、例えば、トランジスタを含む。このトランジスタは、基板１１の主面１１ａ上に設けられた絶縁膜１３と、絶縁膜１３の上に設けられた周辺回路ゲート電極ＰＣＧと、を含む。絶縁膜１３は、トランジスタのゲート絶縁膜として機能する。周辺回路ゲート電極ＰＣＧには、例えばポリシリコンが用いられる。周辺回路ＰＣは、例えば、メモリセルＭＣを制御する。
周辺回路部絶縁層８０は、構造体ＳＢに埋め込まれ、Ｚ軸に沿って延在する。
周辺回路部コンタクト電極８１は、周辺回路部絶縁層８０をＺ軸に沿って貫通する。周辺回路部コンタクト電極８１は、周辺回路ＰＣに接続される。周辺回路部コンタクト電極８１は、例えば、周辺回路ＰＣのトランジスタの周辺回路ゲート電極ＰＣＧと接続される。また、周辺回路部コンタクト電極８１は、例えば、周辺回路ＰＣのトランジスタの拡散領域と接続される。
周辺回路部絶縁層８０のＺ軸に対して垂直な軸に沿った幅ｗ２は、コンタクト部絶縁層７０のＺ軸に対して垂直な軸に沿った幅ｗ１よりも狭い。
図４の例では、周辺回路部絶縁層８０のＺ軸に対して垂直な軸に沿った幅ｗ２は、Ｘ軸に沿った幅であり、コンタクト部絶縁層７０のＺ軸に対して垂直な軸に沿った幅ｗ１は、Ｘ軸に沿った幅であるが、実施形態において、幅の方向はＸ−Ｙ平面内において任意である。
すなわち、周辺回路部絶縁層８０は、Ｚ軸に対して垂直な任意の軸に沿う幅ｗ２を有し、コンタクト部絶縁層７０は、Ｚ軸に対して垂直な任意の軸に沿う幅ｗ１を有しており、幅ｗ２は、幅ｗ１よりも狭い。
そして、実施形態においては、周辺回路部絶縁層８０における粒子７２（径が３００ｎｍ以上の粒子）の含有比は、コンタクト部絶縁層７０に含まれる粒子７２（径が３００ｎｍ以上の粒子）の含有比よりも低い。
例えば、周辺回路部絶縁層８０は、３００ｎｍ以上の径を有する粒子７２を含まない。または、周辺回路部絶縁層８０が３００ｎｍ以上の径の粒子７２を含んだ場合においては、周辺回路部絶縁層８０に含まれる３００ｎｍ以上の径の粒子７２の含有比は、コンタクト部絶縁層７０に含まれる３００ｎｍ以上の径の粒子７２の含有比よりも低い。
なお、周辺回路部絶縁層８０は、径が３００ｎｍ未満の微粒子７３を含むことができる。
周辺回路部絶縁層８０は、コンタクト部絶縁層７０の形成と同時に形成されることができる。すなわち、周辺回路部絶縁層８０となる凹部と、コンタクト部絶縁層７０となる凹部と、に、粒子及び絶縁膜材料（粒子７２及びコンタクト部絶縁膜７１）が埋め込まれる。
周辺回路部絶縁層８０のＺ軸に対して垂直な軸に沿った幅ｗ２は、例えば４００ｎｍ未満である。すなわち、周辺回路部絶縁層８０は、例えば、幅が、４００ｎｍ未満の凹部に埋め込まれる。このため、径が３００ｎｍ以上の粒子７２は、この凹部に埋め込まれ難い。従って、周辺回路部絶縁層８０における粒子７２（径が３００ｎｍ以上の粒子）の含有比は、コンタクト部絶縁層７０に含まれる粒子７２（径が３００ｎｍ以上の粒子）の含有比よりも低くなる。
周辺回路部絶縁層８０のＺ軸に対して垂直な軸に沿った幅ｗ２は、例えば３００ｎｍ未満であることが望ましい。すなわち、周辺回路部絶縁層８０は、例えば、幅が３００ｎｍ未満の凹部に埋め込まれる。このため、径が３００ｎｍ以上の粒子７２は、この凹部に埋め込まれない。従って、このときも、周辺回路部絶縁層８０における粒子７２（径が３００ｎｍ以上の粒子）の含有比は、コンタクト部絶縁層７０に含まれる粒子７２（径が３００ｎｍ以上の粒子）の含有比よりも低い。
このように、周辺回路部絶縁層８０のＺ軸に対して垂直な軸に沿った幅ｗ２は、コンタクト部絶縁層７０に含まれる粒子の径よりも小さいことが望ましい。これにより、周辺回路部絶縁層８０の形成の際に、周辺回路部絶縁層８０となる凹部を粒子が塞ぐことが抑制できる。これにより、埋め込み性が向上する。
このように、本実施形態においては、幅が広い凹部（コンタクト部ＣＵの凹部）は、径が大きい粒子７２を含む材料で埋め込まれる。そして、幅が狭い凹部（周辺回路部ＰＵの凹部）は、径が大きい粒子７２を含まない材料で埋め込まれる。これにより、幅が広い凹部及び幅が狭い凹部の両方を高い埋め込み性で埋め込むことができる。すなわち、ボイドの発生を抑制する。そして、周辺回路部絶縁層８０及びコンタクト部絶縁層７０の膜厚の制御性も高い。
ここで、実施形態においては、粒子７２の径は３００ｎｍ以上に設定される。粒子７２の径は、コンタクト部絶縁層７０の幅よりも小さく設定される。
なお、粒子７２の径は、例えば、断面の電子顕微鏡写真像などに基づいて求めることができる。
実施形態において、構造体ＳＢの構成は任意である。すなわち、構造体ＳＢは、周辺回路部ＰＵにおいて周辺回路ＰＣの上に設けられた任意の構成を有することができる。本具体例においては、構造体ＳＢは、複数の第１周辺部層９１と、複数の第２周辺部層９２と、を含む。複数の第１周辺部層９１のそれぞれは、複数の電極膜６１のそれぞれと同層である。複数の第２周辺部層９２のそれぞれは、複数の電極間絶縁膜６２のそれぞれと同層である。
メモリセルアレイ部ＭＣＵの積層体ＭＬは、例えば、以下のようにして形成される。
基板１１の主面１１ａ上の層間絶縁膜１４の上に、第１膜と第２膜とを交互に積層して積層体を形成する。そして、例えば、分断絶縁層ＩＬを形成する。分断絶縁層ＩＬが第１膜及び第２膜の支持体となる。分断絶縁層ＩＬを形成した後に、第１膜及び第２膜のいずれかを除去する。そして、除去された膜の場所に第３膜を形成する。
例えば、第１膜には、例えば不純物をドープしたアモルファスシリコンが用いられる。第２膜には、ノンドープのアモルファスシリコンが用いられる。そして、例えば、分断絶縁層ＩＬを形成した後に、第２膜を除去する。第２膜の除去は、例えば積層体に形成された凹部（溝、孔など）などを介してアルカリ系の薬液処理等により実施される。そして、第２膜が存在した場所に第３膜としてシリコン酸化膜を埋め込む。すなわち、第２膜を第３膜に置き換える。第１膜が電極膜６１となり、第３膜が電極間絶縁膜６２となる。
コンタクト部ＣＵの一部に延在する電極膜６１も、例えば上記のようにして形成される。
一方、周辺回路部ＰＵにおいては、例えば、上記の第２膜から第３膜への置き換えを実施しない。例えば、第１周辺部層９１が第１膜であり、第２周辺部層９２が第２膜である。
図５は、実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
すなわち、図５は、本実施形態に係る不揮発性半導体記憶装置１１０の第２コンタクト部ＣＵ２の部分の断面を例示している。図５における第２コンタクト部ＣＵ２の断面は、図１のＢ１−Ｂ２線の延長に相当する断面である。
図５に表したように、第２コンタクト部ＣＵ２は、第２コンタクト部絶縁層７０ｂと、複数の第２コンタクト電極３１ｂと、を含む。
第２コンタクト部絶縁層７０ｂは、第２コンタクト部絶縁膜７１ｂと、第２コンタクト部絶縁膜７１ｂに分散された第２粒子７２ｂと、を含む。第２粒子７２ｂの径は、例えば３００ｎｍ以上である。
複数の第２コンタクト電極３１ｂは、第２コンタクト部絶縁層７０ｂをＺ軸に沿って貫通する。複数の第２コンタクト電極３１ｂのそれぞれは、複数の第２電極膜６１ｂのそれぞれに接続される。複数の第２コンタクト電極３１ｂは、Ｚ軸に沿って延在する。
なお、第２コンタクト電極３１ｂは、ライナー膜１９を貫通して、複数の第２電極膜６１ｂ（第２連結電極膜６１Ｂ）のそれぞれに接続されている。第２コンタクト電極３１ｂは、第２コンタクト部絶縁層７０ｂに埋め込まれている。
第２コンタクト電極３１ｂは、複数の第２電極膜６１ｂのそれぞれを、複数のワード線３３のそれぞれに接続する。ワード線３３の少なくとも一部は、ソース線ＳＬと同層とすることができる。
このような構成により、第２コンタクト部ＣＵ２においても、高い埋め込み性を得つつ、熱収縮を低減し、膜応力を抑制し、ウェーハ（基板１１）の反りなどを軽減する。これにより、安定した性能と高い生産性とが実現できる。
第２コンタクト部絶縁層７０ｂが埋め込まれる凹部（例えば溝）の厚さは、厚さＴ１と同じである。第２コンタクト部絶縁層７０ｂが埋め込まれる凹部の開口部の幅ｗ５（例えばＸ軸に沿った幅）は、幅ｗ１と同程度である。
第２コンタクト部絶縁層７０ｂが埋め込まれる凹部も、開口部に向かって拡開している。図５に表したように、基板１１に近い部分の幅ｗ６よりも基板１１から遠い部分の幅ｗ７の方が大きい。これにより、凹部においてボイドなどが発生し難くなる。
図６及び図７は、実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。
図６に表したように、積層体ＭＬ、半導体層ＳＰ、選択ゲート電極ＳＧ及び各種の層間絶縁膜を形成する。コンタクト部ＣＵにおいて、複数の電極膜６１の端部を階段状に加工する。これにより、後にコンタクト部絶縁層７０が埋め込まれる凹部７４が形成される。
周辺回路部ＰＵにおいては、後に周辺回路部絶縁層８０が埋め込まれる凹部８４を形成する。凹部８４の形成は、例えば、凹部７４の形成の少なくとも一部と同時に実施されることができる。
そして、加工体の全体を覆うように、ライナー膜１９を形成する。
ライナー膜１９を形成した後の凹部７４の幅は、ライナー膜の厚さの２倍だけ減少する。以下、ライナー膜１９を形成した後の凹部７４を凹部７４ａとする。
ライナー膜１９を形成した後の凹部７４の幅は、ライナー膜の厚さの２倍だけ減少する。以下、ライナー膜１９を形成した後の凹部８４を凹部８４ａとする。
第１コンタクト部ＣＵ１において、コンタクト部絶縁層７０が埋め込まれる凹部７４ａの厚さＴ１（Ｚ軸に沿った厚さ）は、例えば１．５μｍ〜３μｍ程度である。
そして、凹部７４ａのうちで基板１１に近い部分の幅ｗ３は、基板１１から遠い部分の幅ｗ４よりも小さい。すなわち、凹部７４ａは、開口部に向かって拡開する。
図７に表したように、凹部７４ａに、コンタクト部絶縁膜７１（第１コンタクト部絶縁膜７１ａ）及び粒子７２（第１粒子７２ａ）を埋め込む。粒子７２の径は、例えば、３００ｎｍ以上である。このとき、径が３００ｎｍ未満の微粒子７３が埋め込まれても良い。これにより、コンタクト部絶縁層７０が形成される。コンタクト部絶縁膜７１及び粒子７２の埋め込みには、例えば塗布法が用いられる。
凹部８４ａに、コンタクト部絶縁膜７１の材料を埋め込む。すなわち、周辺回路部絶縁層８０は、コンタクト部絶縁膜７１に用いられる材料と同じ材料を含む。このとき、径が３００ｎｍ未満の微粒子７３が埋め込まれても良い。これにより、周辺回路部絶縁層８０が形成される。
周辺回路部絶縁層８０の形成は、コンタクト部絶縁層７０の形成と同時に行われることができる。
そして、ライナー膜１９をストッパとして例えばＣＭＰなどにより平坦化する。
さらに、コンタクト部絶縁層７０にコンタクト電極３１を形成する。一方、周辺回路部絶縁層８０に周辺回路部コンタクト電極８１を形成する。
その後、各種の配線及び各種の層間絶縁膜を形成して不揮発性半導体記憶装置１１０が完成する。
本製造方法によれば、凹部７４（または凹部７４ａ）及び凹部８４（または凹部８４ａ）に、高い埋め込み性で絶縁材料を埋め込むことができる。そして、凹部７４（または凹部７４ａ）に、径が大きい粒子７２を埋め込むことで、熱収縮を低減し、膜応力を抑制し、ウェーハ（基板１１）の反りなどを軽減することができる。これにより、安定した性能と高い生産性とを有する不揮発性半導体記憶装置を高い生産性で製造できる。
実施形態によれば、幅が広い凹部（例えば凹部７４または凹部７４ａ）に絶縁材料を埋め込むに際に、粒子７２を含む材料を用いることで、埋め込む材料が有する膜応力によるウェーハの反りや損傷を抑制できる。そして、トータルの成膜厚を抑制できる。
そして、幅が狭い凹部（例えば周辺回路部ＰＵにおける凹部８４または凹部８４ａ）は、径が大きい粒子７２を実質的に含まない材料で埋め込む。これにより、ボイドの発生が抑制される。
実施形態において、粒子７２（第１粒子７２ａ及び第２粒子７２ｂ）のエッチングレートは、コンタクト部絶縁膜７１（第１コンタクト部絶縁膜７１ａ及び第２コンタクト部絶縁膜７１ｂ）のエッチングレートに近いことが望ましい。これにより、コンタクト部絶縁層７０にコンタクト電極３１を形成するための孔を形成する際に、粒子７２及びコンタクト部絶縁膜７１が同じ程度にエッチングされ、孔の形状の制御性が高まる。
例えば、粒子７２（第１粒子７２ａ及び第２粒子７２ｂ）は、例えば、コンタクト部絶縁膜７１（第１コンタクト部絶縁膜７１ａ及び第２コンタクト部絶縁膜７１ｂ）に含まれる元素を含むことが望ましい。
例えば、コンタクト部絶縁膜７１に、酸化シリコンを主要成分として含む材料を用いる場合は、粒子７２には、酸化シリコンを主要成分として含む材料を用いることが望ましい。コンタクト部絶縁膜７１に酸化シリコンを用いる場合は、粒子７２には酸化シリコンを用いることが望ましい。
図８は、実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的断面図である。
図８に表したように、実施形態に係る別の不揮発性半導体記憶装置１２０においては、ライナー膜１９が、積層膜の構成を有している。すなわち、ライナー膜１９は、第１ライナー膜１９ａと、第１ライナー膜１９ａと積層された第２ライナー膜１９ｂと、を有している。
第１ライナー膜１９ａには、例えば窒化シリコンを用いることができる。第２ライナー膜１９ｂには、例えば窒化シリコンまたは酸化シリコンを用いることができる。
第１ライナー膜１９ａは、例えば、不揮発性半導体記憶装置１１０におけるライナー膜１９と同じ厚さである。
第２ライナー膜１９ｂを設けることで、凹部（例えば凹部８４ａ）の幅が、小さくできる。
これにより、例えば、周辺回路部ＰＵにおいて、粒子７２が凹部８４ａの開口部に入り込むことが抑制できる。これにより、凹部８４ａの途中で、凹部８４ａが塞がれることが抑制できる。
実施形態は、不揮発性半導体記憶装置の製造方法を含むことができる。
この製造方法は、例えば、図１〜図４に関して説明した不揮発性半導体記憶装置１１０の構成を有する不揮発性半導体記憶装置の製造方法である。
図９は、実施形態に係る不揮発性半導体記憶装置の製造方法を例示するフローチャート図である。
図９に表したように、本製造方法は、周辺回路部絶縁層８０が埋め込まれる周辺回路部凹部（例えば凹部８４または凹部８４ａ）の第１軸に対して垂直な幅よりも狭い幅を有し、第１コンタクト部絶縁層７１ａが埋め込まれるための第１コンタクト部凹部（例えば凹部７４または凹部７４ａ）を形成する工程（ステップＳ１１０）を含む。
本製造方法は、第１コンタクト部凹部（例えば凹部７４または凹部７４ａ）に、第１コンタクト部絶縁膜７１ａと第１粒子７２ａとを埋め込みつつ、周辺回路部凹部（例えば凹部８４または凹部８４ａ）に第１コンタクト部絶縁膜７１ａと同じ材料を埋め込む工程（ステップＳ１２０）をさらに含む。
このように、実施形態に係る製造方法によれば、幅が広い凹部（例えばコンタクト部ＣＵの凹部７４または凹部７４ａ）、及び、幅が狭い凹部（例えば周辺回路部ＰＵの凹部８４または凹部８４ａ）の異なるパターンに、絶縁材料を埋め込む際に、幅が広い凹部は、径が大きい粒子７２と塗布膜とを混在させた材料で埋め込む。そして、幅が狭い凹部は、径が大きい粒子７２を含まない塗布膜の材料で埋め込む。これにより、異なる幅を有する凹部に、同時に、実質的にボイドを発生させることなく絶縁材料を埋め込むことができる。また、成膜厚を抑制することもできる。
実施形態によれば、安定した性能と高い生産性とを実現する不揮発性半導体記憶装置及びその製造方法が提供される。
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれは良い。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明の実施形態は、これらの具体例に限定されるものではない。例えば、不揮発性半導体記憶装置に含まれるメモリセルアレイ部、コンタクト部、周辺回路部、積層体、電極膜、電極間絶縁膜、半導体層、メモリ膜、電荷保持層、コンタクト部絶縁層、コンタクト部絶縁膜、粒子、コンタクト電極、周辺回路、基板及び配線などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した不揮発性半導体記憶装置及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性半導体記憶装置及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１１…基板、 １１ａ…主面（第１平面）、 １２…素子分離絶縁層、 １３…絶縁膜、 １４、１５、１７、１８…層間絶縁膜、 １９…ライナー膜、 １９ａ、１９ｂ…第１、第２ライナー膜、 ２２ａ、２２ｂ…コンタクトビア、 ２３、２５、２６…層間絶縁膜、 ２７ａ…コンタクト配線、 ２７ｂ…配線層、 ２７ｃ…コンタクト配線層、 ２７ｄ…選択ゲート配線、 ３１…コンタクト電極、 ３１ａ、３１ｂ…第１、第２コンタクト電極、 ３２、３３…ワード線、 ４２…内側絶縁膜、 ４３…外側絶縁膜、 ４８…電荷保持膜、 ６１…電極膜、 ６１ａ〜６１ｄ…第１〜第４電極膜、 ６１Ａ、６１Ｂ…第１、第２連結電極膜、 ６２…電極間絶縁膜、 ６２ａ、６２ｂ…第１、第２電極間絶縁膜、 ７０…コンタクト部絶縁層、 ７０ａ、７０ｂ…第１、第２コンタクト部絶縁層、 ７１…コンタクト部絶縁膜、 ７１ａ、７１ｂ…第１、第２コンタクト部絶縁膜、 ７２…粒子、 ７２ａ、７２ｂ…第１、第２粒子、 ７３…微粒子、 ７４、７４ａ…凹部、 ８０…周辺回路部絶縁層、 ８１…周辺回路部コンタクト電極、 ８４、８４ａ…凹部、 ９１、９２…第１、第２周辺部層、 １１０、１２０…不揮発性半導体記憶装置、 ＢＬ…ビット線、 ＣＰ…接続部、 ＣＰ１、ＣＰ２…第１、第２接続部、 ＣＰＣ…接続部導電層、 ＣＵ…コンタクト部、 ＣＵ１、ＣＵ２…第１、第２コンタクト部、 ＩＬ…分断絶縁層、 ＭＣ…メモリセル、 ＭＣＵ…メモリセルアレイ部、 ＭＬ…積層体、 ＭＬ１〜ＭＬ４…第１〜第４積層体、 ＰＣ…周辺回路、 ＰＣＧ…周辺回路ゲート電極、 ＰＵ…周辺回路部、 ＳＢ…構造体、 ＳＧ…選択ゲート電極、 ＳＧ１〜ＳＧ４…第１〜第４選択ゲート電極、 ＳＩＦ…メモリ膜、 ＳＬ…ソース線、 ＳＰ…半導体層、 ＳＰ１〜ＳＰ４…第１〜第４半導体層、 Ｔ１…厚さ、 ＴＨ…貫通ホール、 ｗ１〜ｗ７…幅

Claims (5)

  1. メモリセルアレイ部と、
    第１平面内において前記メモリセルアレイ部と並置された第１コンタクト部と、
    前記第１平面内において前記メモリセルアレイ部と並置された周辺回路部と、
    を備え、
    前記メモリセルアレイ部は、
    前記第１平面に対して垂直な第１軸に沿って積層された複数の第１電極膜と、前記第１軸に沿って隣り合う２つの前記第１電極膜の間に設けられた第１電極間絶縁膜と、を含む第１積層体と、
    前記複数の第１電極膜の側面に対向する第１半導体層と、
    前記複数の第１電極膜と前記第１半導体層との間に設けられたメモリ膜と、
    を含み、
    前記第１コンタクト部は、
    第１コンタクト部絶縁膜と、前記第１コンタクト部絶縁膜に分散された第１粒子と、を含む第１コンタクト部絶縁層と、
    前記第１コンタクト部絶縁層を前記第１軸に沿って貫通し、それぞれが前記複数の第１電極膜のそれぞれに接続される複数の第１コンタクト電極と、
    を含み、
    前記周辺回路部は、
    周辺回路と、
    前記周辺回路と前記第１軸に沿って積層された構造体と、
    前記構造体に埋め込まれ前記第１軸に沿って延在する周辺回路部絶縁層と、
    前記周辺回路部絶縁層を前記第１軸に沿って貫通し、前記周辺回路に接続された周辺回路部コンタクト電極と、
    を含み、
    前記周辺回路部絶縁層の前記第１軸に対して垂直な軸に沿った幅は、前記第１粒子の径よりも小さいことを特徴とする不揮発性半導体記憶装置。
  2. 基板をさらに備え、
    前記メモリセルアレイ部及び前記第１コンタクト部は、前記基板の主面上に設けられ、
    前記第１コンタクト部絶縁層の前記第１軸に対して垂直な軸に沿った前記幅は、前記基板から離れるに従って拡大していることを特徴とする請求項１記載の不揮発性半導体記憶装置。
  3. 前記周辺回路部絶縁層の前記第１軸に対して垂直な軸に沿った幅は、３００ナノメートルよりも小さいことを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
  4. 前記主面上において前記メモリセルアレイ部と並置された第２コンタクト部をさらに備え、
    前記メモリセルアレイ部は、
    前記第１軸に対して垂直な第２軸に沿って前記第１積層体と並置され、前記第１軸に沿って積層された複数の第２電極膜と、前記第１軸に沿って隣り合う２つの前記第２電極膜の間に設けられた第２電極間絶縁膜と、を含む第２積層体と、
    前記複数の第２電極膜の側面に対向する第２半導体層と、
    をさらに含み、
    前記メモリ膜は、前記複数の第２電極膜と前記第２半導体との間に延在し、
    前記第２コンタクト部は、
    第２コンタクト部絶縁膜と、前記第２コンタクト部絶縁膜に分散され３００ナノメートル以上の径を有する第２粒子と、を含む第２コンタクト部絶縁層と、
    前記第２コンタクト部絶縁層を前記第１軸に沿って貫通し、それぞれが前記複数の第２電極膜のそれぞれに接続される複数の第２コンタクト電極と、
    を含むことを特徴とする請求項１〜３のいずれか１つに記載の不揮発性半導体記憶装置。
  5. メモリセルアレイ部と、第１平面内において前記メモリセルアレイ部と並置された第１コンタクト部と、前記主面上において前記メモリセルアレイ部と並置された第２コンタクト部と、を含み、前記メモリセルアレイ部は、前記第１平面に対して垂直な第１軸に沿って積層された複数の第１電極膜と、前記第１軸に沿って隣り合う２つの前記第１電極膜の間に設けられた第１電極間絶縁膜と、を含む第１積層体と、前記複数の第１電極膜の側面に対向する第１半導体層と、前記複数の第１電極膜と前記第１半導体層との間に設けられたメモリ膜と、を含み、前記第１コンタクト部は、第１コンタクト部絶縁膜と、前記第１コンタクト部絶縁膜に分散された第１粒子と、を含む第１コンタクト部絶縁層と、前記第１コンタクト部絶縁層を前記第１軸に沿って貫通し、それぞれが前記複数の第１電極膜のそれぞれに接続される複数の第１コンタクト電極と、を含み、前記周辺回路部は、周辺回路と、前記周辺回路と前記第１軸に沿って積層された構造体と、前記構造体に埋め込まれ前記第１軸に沿って延在する周辺回路部絶縁層と、前記周辺回路部絶縁層を前記第１軸に沿って貫通し、前記周辺回路に接続された周辺回路部コンタクト電極と、を含み、前記周辺回路部絶縁層の前記第１軸に対して垂直な軸に沿った幅は、前記第１コンタクト部絶縁層の前記第１軸に対して垂直な軸に沿った幅よりも狭く、前記周辺回路部絶縁層における前記第１粒子の含有比は、前記第１コンタクト部絶縁層に含まれる前記第１粒子の含有比よりも低い不揮発性半導体記憶装置の製造方法であって、
    前記周辺回路部絶縁層が埋め込まれる周辺回路部凹部の第１軸に対して垂直な幅よりも狭い幅を有し、前記第１コンタクト部絶縁層が埋め込まれるための第１コンタクト部凹部を形成し、
    前記第１コンタクト部凹部に、前記第１コンタクト部絶縁膜と前記第１粒子とを埋め込みつつ、前記周辺回路部凹部に前記第１コンタクト部絶縁膜と同じ材料を埋め込むことを特徴とする不揮発性半導体記憶装置の製造方法。
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