JP6360457B2 - 半導体装置及びその製造方法 - Google Patents
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- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
Description
図1は、実施形態のメモリセルアレイ1の模式斜視図である。
図1において、基板10の主面に対して平行な方向であって相互に直交する2方向をX方向(第1方向)およびY方向(第2方向)とし、これらX方向およびY方向の双方に対して直交する方向をZ方向(第3方向、積層方向)とする。
中間層71に用いられるアモルファス層が単金属層である場合、単金属層のアモルファス層は、金属層70と同種材料の層であっても、異種材料の層であってもよい。
中間層71に用いられるアモルファス層が合金層または導電性をもつ化合物層である場合、合金層または化合物層であるアモルファス層は、例えば、IIIB族元素(Sc、Y、La系列)、IVB族元素(Ti、Zr、Hf)、VB族元素(V、Nb、Ta)、VIB族元素(Cr、Mo、W)、VIII族元素(Fe、Ru、Os、Co、Rh、Ir、Ni、Pd、Pt)、B、C、N、O、P、Si、およびGeより選ばれた2種以上を含有する。また、中間層71に用いられるアモルファス層は、ペロブスカイト型酸化物を含有していてもよい。
Claims (5)
- 基板と、
前記基板の主面上に積層された、複数の金属層と、複数の絶縁層と、複数の中間層とを有する積層体と、
前記積層体内を前記積層体の積層方向に延びる半導電性または導電性を有する膜と、
前記膜と前記金属層との間に設けられた記憶膜と、
を備え、
前記金属層はタングステン層であり、前記中間層は窒化タングステン層である、または、前記金属層はモリブデン層であり、前記中間層は窒化モリブデン層である半導体装置。 - 基板と、
前記基板の主面上に積層された、複数の金属層と、複数の絶縁層と、複数の中間層とを有する積層体であって、前記中間層の層数は前記金属層の層数よりも少なく、前記金属層がもつ前記基板の主面に沿った方向の内部応力の方向と、前記中間層がもつ前記基板の主面に沿った方向の内部応力の方向とが逆である積層体と、
前記積層体内を前記積層体の積層方向に延びる半導電性または導電性を有する膜と、
前記膜と前記金属層との間に設けられた記憶膜と、
を備えた半導体装置。 - 前記中間層は、前記金属層の上面および下面のいずれか一方と前記絶縁層との間に設けられ、前記金属層の前記上面および前記下面の他方と前記絶縁層との間には設けられていない請求項1または2に記載の半導体装置。
- 前記中間層は、前記複数の絶縁層の間に設けられている請求項1または2に記載の半導体装置。
- 基板の主面上に、複数の金属層と、複数の絶縁層と、複数の中間層とを有する積層体であって、前記金属層がもつ前記基板の主面に沿った方向の内部応力の方向と、前記中間層がもつ前記基板の主面に沿った方向の内部応力の方向とが逆である積層体を形成する工程と、
前記積層体を貫通するホールを形成する工程と、
前記ホールの側壁に、記憶膜を含む膜を形成する工程と、
前記記憶膜を含む膜の側壁に、半導電性または導電性を有する膜を形成する工程と、
を備えた半導体装置の製造方法。
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