JP2020150218A - 半導体記憶装置 - Google Patents

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Abstract

【課題】歩留まりを向上する。【解決手段】実施形態によれば、半導体記憶装置は、複数の第１配線層ＷＬと、複数の第１配線層と隣り合って配置された複数の第２配線層ＷＬと、複数の第１配線層を通過する第１メモリピラーＭＰと、複数の第２配線層を通過する第２メモリピラーＭＰと、複数の第１配線層の上方に設けられ、複数の第１配線層と対応した平面形状にて第１方向に延伸する第１膜３７と、複数の第２配線層の上方に設けられ、第２方向に第１膜とは分離されつつ、前記複数の第２配線層と対応した平面形状にて第１方向に延伸する第２膜３７とを含む。第１及び第２膜は、シリコン酸化膜よりも高い圧縮ストレスを有する。【選択図】図４

Description

本発明の実施形態は、半導体記憶装置に関する。
半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。
米国特許第１００７４６６７号明細書 米国特許公開第２０１８／０２７７５６４号明細書 米国特許第９７８０１１１号明細書 米国特許第９９８４９６３号明細書 米国特許公開第２０１６／００４９４２１号明細書
歩留まりを向上できる半導体記憶装置を提供する。
実施形態に係る半導体記憶装置は、半導体基板に略平行な第１方向に延伸する複数の第１配線層と、第１方向に延伸し、半導体基板に略平行であり且つ第１方向と交差する第２方向に複数の第１配線層とは分離されつつ、複数の第１配線層と隣り合って配置された複数の第２配線層と、複数の第１配線層を通過し、半導体基板に略垂直な第３方向に延伸する第１メモリピラーと、複数の第２配線層を通過し、第３方向に延伸する第２メモリピラーと、複数の第１配線層の上方に設けられ、複数の第１配線層と対応した平面形状にて第１方向に延伸する第１膜と、複数の第２配線層の上方に設けられ、第２方向に第１膜とは分離されつつ、複数の第２配線層と対応した平面形状にて第１方向に延伸する第２膜とを含む。第１及び第２膜は、シリコン酸化膜よりも高い圧縮ストレスを有する。
図１は、第１実施形態に係る半導体記憶装置のブロック図である。 図２は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路図である。 図３は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの斜視図である。 図４は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの断面図である。 図５は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図６は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図７は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図８は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図９は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図１０は、第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図１１は、第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図１２は、第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図１３は、第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図１４は、第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図１５は、第３実施形態に係る半導体記憶装置の備えるメモリセルアレイの断面図である。 図１６は、第３実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図１７は、第３実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図１８は、第３実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図１９は、第３実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程を示す図である。 図２０は、第４実施形態に係る半導体記憶装置の備えるメモリセルアレイの断面図である。
以下に、実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
１．第１実施形態
第１実施形態に係る半導体記憶装置について説明する。以下では、半導体記憶装置として、メモリセルトランジスタが半導体基板上に三次元に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
１．１ 構成
１．１．１ 半導体記憶装置の全体構成
まず、半導体記憶装置の全体構成について、図１を用いて説明する。図１は、半導体記憶装置の基本的な全体構成を示すブロック図の一例である。
図１に示すように、半導体記憶装置１は、メモリコア部１０と周辺回路部２０とを含む。
メモリコア部１０は、メモリセルアレイ１１、ロウデコーダ１２、及びセンスアンプ１３を含む。
メモリセルアレイ１１は、複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、ＢＬＫ２、…）を備えている。ブロックＢＬＫの各々は、メモリセルトランジスタが直列接続されたＮＡＮＤストリングＮＳの集合である複数（本実施形態では４個）のストリングユニットＳＵ（ＳＵ０〜ＳＵ３）を備えている。なお、メモリセルアレイ１１内のブロックＢＬＫの個数及びブロックＢＬＫ内のストリングユニットＳＵの個数は任意である。
ロウデコーダ１２は、図示せぬ外部コントローラから受信したロウアドレスをデコードする。そしてロウデコーダ１２は、デコード結果に基づいてメモリセルアレイ１１のロウ方向を選択する。より具体的にはロウデコーダ１２は、ロウ方向を選択するための種々の配線に電圧を与える。
センスアンプ１３は、データの読み出し時には、いずれかのブロックＢＬＫから読み出されたデータをセンスする。また、センスアンプ１３は、データの書き込み時には、書き込みデータに応じた電圧をメモリセルアレイ１１に与える。
周辺回路部２０は、シーケンサ２１及び電圧発生回路２２を含む。
シーケンサ２１は、半導体記憶装置１全体の動作を制御する。より具体的には、シーケンサ２１は、書き込み動作、読み出し動作、及び消去動作の際に、電圧発生回路２２、ロウデコーダ１２、及びセンスアンプ１３等を制御する。
電圧発生回路２２は、書き込み動作、読み出し動作、及び消去動作に使用される電圧を発生させ、ロウデコーダ１２及びセンスアンプ１３等に供給する。
１．１．２ メモリセルアレイの構成
次に、メモリセルアレイ１１の構成について、図２を用いて説明する。図２の例は、ブロックＢＬＫ０を示しているが、他のブロックＢＬＫの構成も同じである。
図２に示すように、ブロックＢＬＫ０は、例えば４つのストリングユニットＳＵ０〜ＳＵ３を含む。そして、各々のストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳの各々は、例えば８個のメモリセルトランジスタＭＣ（ＭＣ０〜ＭＣ７）並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。メモリセルトランジスタＭＣは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。以下、メモリセルトランジスタＭＣ０〜ＭＣ７のいずれかを限定しない場合は、メモリセルトランジスタＭＣと表記する。
なお、メモリセルトランジスタＭＣは、電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ型であってもよいし、電荷蓄積層に導電層を用いたＦＧ型であってもよい。以下、本実施形態では、ＭＯＮＯＳ型を例として説明する。また、メモリセルトランジスタＭＣの個数は８個に限らず、１６個や３２個、６４個、９６個、１２８個等であってもよく、その数は限定されるものではない。図２の例は、１つのＮＡＮＤストリングＮＳに選択トランジスタＳＴ１及びＳＴ２が１個ずつ含まれている場合を示しているが、１つのＮＡＮＤストリングＮＳに含まれる選択トランジスタＳＴ１及びＳＴ２は、それぞれ１個以上であればよい。
ＮＡＮＤストリングＮＳ内では、選択トランジスタＳＴ２、メモリセルトランジスタＭＣ０〜ＭＣ７、選択トランジスタＳＴ１の順に、それぞれの電流経路が直列に接続される。そして、選択トランジスタＳＴ１のドレインは、対応するビット線ＢＬに接続される。また、選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。
同一のブロックＢＬＫ内にある各ＮＡＮＤストリングＮＳのメモリセルトランジスタＭＣ０〜ＭＣ７の制御ゲートは、それぞれ異なるワード線ＷＬ０〜ＷＬ７に共通に接続される。より具体的には、例えば、ブロックＢＬＫ内にある複数のメモリセルトランジスタＭＣ０の制御ゲートは、ワード線ＷＬ０に共通に接続される。
同一のストリングユニットＳＵ内にある各ＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤに共通に接続される。より具体的には、ストリングユニットＳＵ０にある選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ０に接続される。ストリングユニットＳＵ１にある選択トランジスタＳＴ１（不図示）のゲートは、選択ゲート線ＳＧＤ１に接続される。ストリングユニットＳＵ２にある選択トランジスタＳＴ１（不図示）のゲートは、選択ゲート線ＳＧＤ２に接続される。ストリングユニットＳＵ３にある選択トランジスタＳＴ１（不図示）のゲートは、選択ゲート線ＳＧＤ３に接続される。以下、選択ゲート線ＳＧＤ０〜ＳＧＤ３のいずれかを限定しない場合は、選択ゲート線ＳＧＤと表記する。
同一のブロックＢＬＫ内にある選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通に接続される。なお、ストリングユニットＳＵ０〜ＳＵ３にある選択トランジスタＳＴ２のゲートは、ストリングユニットＳＵ毎に、異なる選択ゲート線ＳＧＳに接続されてもよい。
ストリングユニットＳＵ内にある複数の選択トランジスタＳＴ１のドレインは、それぞれが異なるビット線ＢＬ（ＢＬ０〜ＢＬ（Ｎ−１）、但し、Ｎは２以上の自然数）に接続される。すなわち、ストリングユニットＳＵ内にある複数のＮＡＮＤストリングＮＳは、それぞれが異なるビット線ＢＬに接続される。また、ビット線ＢＬは、各ブロックＢＬＫにあるストリングユニットＳＵ０〜ＳＵ３にそれぞれ含まれる１つのＮＡＮＤストリングＮＳを共通に接続する。
複数のブロックＢＬＫにある選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続される。
つまり、ストリングユニットＳＵは、それぞれが異なるビット線ＢＬに接続され、且つ同一の選択ゲート線ＳＧＤに接続されたＮＡＮＤストリングＮＳの集合体である。またブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵの集合体である。そしてメモリセルアレイ１１は、ビット線ＢＬを共通にする複数のブロックＢＬＫの集合体である。
なお、メモリセルアレイ１１の構成についてはその他の構成であっても良い。すなわちメモリセルアレイ１１の構成については、例えば、“三次元積層型不揮発性半導体メモリ(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層型不揮発性半導体メモリ(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法(NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME)”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体メモリ及びその製造方法(SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME)”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
１．１．３ メモリセルアレイの構成
次に、メモリセルアレイ１１の構成について、図３及び図４を用いて説明する。図３は、メモリセルアレイ１１の斜視図である。図４は、メモリセルアレイ１１の断面図である。
図３に示すように、半導体基板３０の上方には、半導体基板３０に略平行なＸ方向に延伸する選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ７、及び選択ゲート線ＳＧＤが、半導体基板３０に略垂直であり且つＸ方向に略直交するＺ方向に積層されている。ワード線ＷＬ並びに選択ゲート線ＳＧＳ及びＳＧＤは、半導体基板３０に略平行であり且つＸ方向及びＺ方向に略直交するＹ方向において、Ｘ方向に延伸するスリットＳＬＴにより、例えば、ブロックＢＬＫ毎に分離されている。また、選択ゲート線ＳＧＤは、例えば、２つのスリットＳＬＴ間でＸ方向に延伸する浅いスリット（不図示）により、ストリングユニットＳＵ毎にＹ方向に更に分離されている。例えば、ワード線ＷＬ並びに選択ゲート線ＳＧＳ及びＳＧＤは、Ｚ方向から見るとＸ方向に長くＹ方向に短い長方形である。本実施形態では、スリットＳＬＴ内にソース線コンタクトが形成されている場合について説明する。ソース線コンタクトは、半導体基板３０とメモリピラーＭＰよりも上方に設けられる図示せぬソース線ＳＬとを接続する。
ワード線ＷＬ並びに選択ゲート線ＳＧＳ及びＳＧＤとして機能する配線層には、ｎ型半導体またはｐ型半導体等の半導体材料、あるいはタングステン（Ｗ）等の金属材料が用いられる。例えば、ＣＶＤ（chemical vapor deposition）により形成されたＷは、引っ張り応力（tensile stress）を有する。よって、例えば、ワード線ＷＬ並びに選択ゲート線ＳＧＳ及びＳＧＤがＸ方向に長くＹ方向に短い長方形の形状である場合、半導体基板３０は、ワード線ＷＬ並びに選択ゲート線ＳＧＳ及びＳＧＤの影響により、Ｘ方向の反り量が大きくなる。
本実施形態では、ワード線ＷＬ並びに選択ゲート線ＳＧＳ及びＳＧＤの引っ張り応力による半導体基板のＸ方向の反り量を低減するため、選択ゲート線ＳＧＤの上方に、ワード線ＷＬ並びに選択ゲート線ＳＧＳ及びＳＧＤとは逆方向の圧縮ストレス（compressive stress）を有する高圧縮ストレス膜ＨＣが設けられている。高圧縮ストレス膜ＨＣは、ワード線ＷＬ並びに選択ゲート線ＳＧＳ及びＳＧＤと同様に、Ｙ方向においてはスリットＳＬＴにより分離され、Ｘ方向に延伸する。すなわち、高圧縮ストレス膜ＨＣは、Ｚ方向から見るとＸ方向に長くＹ方向に短い長方形であり、ワード線ＷＬ及び選択ゲート線ＳＧＳと対応した平面形状を有する。高圧縮ストレス膜ＨＣは、シリコン酸化膜（ＳｉＯ２）より高い圧縮ストレスを有する。例えば、平行平板型プラズマＣＶＤにより形成されたＳｉＯ２は、−１００〜−２００ＭＰａ（−は圧縮ストレスを示す）程度の圧縮ストレスを有しているので、高圧縮ストレス膜ＨＣは、少なくとも−３００ＭＰａ（絶対値３００ＭＰａ以上）の高い圧縮ストレスを有していることが好ましい。本実施形態では、高圧縮ストレス膜ＨＣに、スパッタリング等のＰＶＤ（physical vapor deposition）により形成されたシリコン窒化膜（ＳｉＮ）を用いる場合について説明する。ＰＶＤ−ＳｉＮは、例えば少なくとも−１ＧＰａの比較的高い圧縮ストレスを有する。ＰＶＤ−ＳｉＮは、ＣＶＤ−ＳｉＮと異なり、膜中に水素（Ｈ）をほとんど含んでいない。このため、ＳＩＭＳ（secondary ion mass spectrometry）等の分析により、ＰＶＤ−ＳｉＮとＣＶＤ−ＳｉＮとは区別ができる。
なお、ＰＶＤ−ＳｉＮの代わりに、例えばＣＶＤ−ＳｉＮに、炭素（Ｃ）、またはホウ素（Ｂ）等の不純物を添加して高圧縮ストレス膜ＨＣを形成してもよい。また、ＳｉＮ以外の絶縁膜を用いてもよい。更に、高圧縮ストレス膜ＨＣは、絶縁膜に限定されない。例えば、高圧縮ストレス膜ＨＣは、半導体材料でもよく金属材料であってもよい。例えば、高圧縮ストレス膜ＨＣは、アモルファスシリコン、ポリシリコン、または、窒素（Ｎ）等を添加したタングステン（Ｗ）であってもよい。
Ｙ方向において、２つのスリットＳＬＴの間には、ワード線ＷＬ並びに選択ゲート線ＳＧＳ及びＳＧＤを通過し、Ｚ方向に延伸する複数のメモリピラーＭＰが、Ｘ方向に沿って配置されている。１つのメモリピラーＭＰが１つのＮＡＮＤストリングＮＳに対応する。メモリピラーＭＰの詳細については後述する。なお、２つのスリットＳＬＴ間におけるメモリピラーＭＰの配列は任意である。例えば、メモリピラーＭＰの配置は、Ｘ方向において、４列の千鳥配置であってもよい。
メモリピラーＭＰ上には、高圧縮ストレス膜ＨＣを貫通するコンタクトプラグＣＰが設けられている。コンタクトプラグＣＰは、メモリピラーＭＰと、高圧縮ストレス膜ＨＣの上方に設けられたビット線ＢＬ（不図示）とを接続する。
次に、メモリセルアレイ１１の断面構成について説明する。
図４に示すように、半導体基板（ｐ型半導体基板）３０の表面領域には、ｎ型ウェル３１が設けられている。そして、ｎ型ウェル３１の表面領域には、ｐ型ウェル３２が設けられている。また、ｐ型ウェル３２の表面領域の一部には、ｎ＋型拡散層３３が設けられている。そしてｐ型ウェル３２上には、１１層の絶縁層３４と、選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ７、及び選択ゲート線ＳＧＤとして機能する１０層の配線層３５が、交互に積層されている。絶縁層３４及び配線層３５は、Ｘ方向に沿って延伸する。絶縁層３４には、例えば、ＳｉＯ２が用いられる。以下では、配線層３５として、窒化チタン（ＴｉＮ）とタングステン（Ｗ）との積層構造が用いられる場合について説明する。ＴｉＮは、例えばＣＶＤによりＷを成膜する際、ＷとＳｉまたはＳｉＯ２との反応を防止するためのバリア層、あるいはＷの密着性を向上させるための密着層としての機能を有する。
１１層の絶縁層３４及び１０層の配線層３５による積層構造の上面及び側面を覆うように、絶縁層３６が形成されている。絶縁層３６には、例えば、ＳｉＯ２が用いられる。
絶縁層３６上には、Ｘ方向に延伸する絶縁層３７が形成されている。絶縁層３７は、高圧縮ストレス膜ＨＣとして機能し、例えば、ＰＶＤ−ＳｉＮが用いられる。また、積層構造の側面側には、絶縁層３６を介して後述する導電層４４が形成されており、絶縁層３７及び導電層４４上には、絶縁層３４が形成されている。
１０層の配線層３５を貫通して、底面がｐ型ウェル３２に達するメモリピラーＭＰが形成されている。メモリピラーＭＰは、ブロック絶縁膜３８、電荷蓄積層３９、トンネル絶縁膜４０、半導体層４１、コア層４２、及びキャップ層４３を含む。
より具体的には、１０層の配線層３５を貫通して、底面がｐ型ウェル３２に達するように、メモリピラーＭＰに対応するホールが形成されている。ホールの側面にはブロック絶縁膜３８、電荷蓄積層３９、及びトンネル絶縁膜４０が順次積層されている。そして、側面がトンネル絶縁膜４０に接し、底面がｐ型ウェル３２に接するように半導体層４１が形成されている。半導体層４１は、メモリセルトランジスタＭＣ並びに選択トランジスタＳＴ１及びＳＴ２のチャネルが形成される領域である。よって、半導体層４１は、選択トランジスタＳＴ２、メモリセルトランジスタＭＣ０〜ＭＣ７、及び選択トランジスタＳＴ１の電流経路を接続する信号線として機能する。半導体層４１内にはコア層４２が設けられている。そして、半導体層４１及びコア層４２上には、側面がトンネル絶縁膜４０に接するキャップ層４３が形成されている。
ブロック絶縁膜３８、トンネル絶縁膜４０、及びコア層４２には、例えば、ＳｉＯ２が用いられる。電荷蓄積層３９には、例えば、ＳｉＮが用いられる。半導体層４１及びキャップ層４３には、例えば、ポリシリコンが用いられる。
メモリピラーＭＰと、ワード線ＷＬ０〜ＷＬ７としてそれぞれ機能する８層の配線層３５とにより、メモリセルトランジスタＭＣ０〜ＭＣ７がそれぞれ構成される。同様に、メモリピラーＭＰと、選択ゲート線ＳＧＤ及びＳＧＳとしてそれぞれ機能する２層の配線層３５とにより、選択トランジスタＳＴ１及びＳＴ２がそれぞれ構成される。
なお、図４の例では、選択ゲート線ＳＧＤ及びＳＧＳとして機能する配線層３５は、それぞれ１層ずつ設けられているが、複数層設けられても良い。
キャップ層４３上には、絶縁層３６、絶縁層３７、及び絶縁層３４を貫通するコンタクトプラグＣＰが形成される。コンタクトプラグＣＰ上には、ビット線ＢＬとして機能する配線層（不図示）が形成される。例えば、コンタクトプラグＣＰには、Ｗ及びＴｉＮ等の金属材料が用いられる。
Ｙ方向において、配線層３５及び絶縁層３７をそれぞれ分離するように、底面がｎ＋型拡散層３３に達し、Ｘ方向に延伸するスリットＳＬＴが形成されている。スリットＳＬＴ内には、側面が絶縁層３６及び絶縁層３７に接し、底面がｎ＋型拡散層３３に接する導電層４４が形成されている。導電層４４は、ソース線コンタクトとして機能する。導電層４４は、Ｘ方向に延伸するライン形状を有する。導電層４４の上面は、ソース線ＳＬとして機能する配線層（不図示）に接続される。導電層４４には、例えば、ポリシリコン等の半導体材料、Ｗ等の金属材料、またはこれらの積層構造が用いられる。
１．２ メモリセルアレイの製造方法
次に、メモリセルアレイ１１の製造方法について、図５〜図９を用いて説明する。図５〜図９は、メモリセルアレイ１１の製造工程における断面図を示す。本実施形態では、配線層３５に相当する構造を犠牲層で形成した後、犠牲層を導電材料に置き換えて配線層３５を形成する方法（以下、「リプレース」と呼ぶ）について説明する。
図５に示すように、ｐ型ウェル３２上に、１１層の絶縁層３４と１０層の配線層３５に対応する１０層の犠牲層４５とを交互に積層する。犠牲層４５には、例えば、ＳｉＮが用いられる。なお、犠牲層は、ＳｉＮに限定されない。犠牲層４５は、例えば、絶縁層３４とウエットエッチングの選択比が十分に得られる材料であればよい。
次に、底面がｐ型ウェル３２に接するメモリピラーＭＰを形成する。より具体的には、絶縁層３４及び犠牲層４５を加工してメモリピラーＭＰに対応するホールを形成する。次に、ブロック絶縁膜３８、電荷蓄積層３９、及びトンネル絶縁膜４０を順次積層した後、ホール底部のブロック絶縁膜３８、電荷蓄積層３９、及びトンネル絶縁膜４０を除去する。次に、半導体層４１及びコア層４２を順次積層してホール内を埋め込む。次に、最上層の絶縁層３４上のブロック絶縁膜３８、電荷蓄積層３９、トンネル絶縁膜４０、半導体層４１、及びコア層４２を除去する。このとき、ホールの上部において、半導体層４１及びコア層４２の一部がエッチングされる。その後、ホールの上部を埋め込むようにキャップ層４３を形成する。そして、最上層の絶縁層３４上のキャップ層４３を除去する。
次に、メモリピラーＭＰの上面を覆うように絶縁層３４を形成し、表面を平坦化する。
次に、底面がｎ＋型拡散層３３に達し、Ｘ方向に延伸するスリットＳＬＴを形成する。
図６に示すように、犠牲層４５を除去し空隙ＡＧを形成する。より具体的には、例えば、犠牲層４５がＳｉＮである場合、燐酸（Ｈ３ＰＯ４）を用いたウエットエッチングにより、スリットＳＬＴの側面から露出している犠牲層４５をエッチングする。
図７に示すように、ＴｉＮ及びＷを順次成膜して、空隙ＡＧ内を埋め込む。次に、スリットＳＬＴ内及び最上層の絶縁層３４上のＷとＴｉＮとを除去することにより配線層３５が形成される。
次に、絶縁層３６を形成した後、スリットＳＬＴ底部の絶縁層３６を除去する。このとき、最上層の絶縁層３４上に形成されている絶縁層３６も除去されてもよい。すなわち、スリットＳＬＴの側面に絶縁層３６が形成されていればよい。
図８に示すように、絶縁層３７を形成する。例えばスパッタリングにより形成されたＳｉＮは、段差被覆性（step coverage）がよくない。このため、絶縁層３７としてＰＶＤ−ＳｉＮを用いた場合、ＰＶＤ−ＳｉＮは、スリットＳＬＴの側面及び底面にほとんど形成されない。これにより、スリットＳＬＴにより分離された絶縁層３７、すなわち高圧縮ストレス膜ＨＣが形成される。
図９に示すように、スリットＳＬＴを埋め込むように、導電層４４が形成される。なお、スリットＳＬＴ内は導電層４４により完全に埋め込まれていなくてもよく、ボイドが形成されていてもよい。そして、図４に示すように、絶縁層３４を形成して導電層４４及び絶縁層３７を被覆した後、コンタクトプラグＣＰを形成する。
１．３ 本実施形態に係る効果
本実施形態に係る構成であれば、歩留まりを向上できる半導体記憶装置を提供できる。本効果につき、詳述する。
ワード線ＷＬの膜ストレスと半導体基板３０の反り量との関係に着目すると、例えば、ワード線ＷＬがＺ方向から見てＸ方向に長くＹ方向に短い長方形をしている場合、ワード線ＷＬによる半導体基板３０の反り量は、Ｘ方向に大きくＹ方向に小さくなる。三次元積層型ＮＡＮＤ型フラッシュメモリの高集積化が進み、ワード線ＷＬの積層数が増えると、その傾向は、より顕著となる。例えば、半導体基板３０のＸ方向の反り量とＹ方向の反り量との差が大きくなると、半導体記憶装置の製造工程において、半導体基板３０の搬送不良等が発生しやすくなる。また、半導体基板３０の反りにより絶縁層のクラック等が発生しやすくなる。このため、製造歩留まりが低下する。
これに対し、本実施形態に係る構成であれば、ワード線ＷＬの上方に、ワード線ＷＬと同様にスリットＳＬＴで分離された高圧縮ストレス膜ＨＣを形成できる。ワード線ＷＬに用いられる金属は引っ張り応力なので、高圧縮ストレス膜ＨＣを形成することにより、半導体基板３０のＸ方向の反り量を低減でき、Ｘ方向の反り量とＹ方向の反り量との差を低減できる。これにより、製造歩留まりの低下を抑制できる。
更に、本実施形態に係る構成であれば、高圧縮ストレス膜ＨＣは、スリットＳＬＴにより分離されているため、高圧縮ストレス膜ＨＣを設けることによるＹ方向の反り量増加を抑制できる。
２．第２実施形態
次に、第２実施形態について説明する。第２実施形態では、第１実施形態とは異なるメモリセルアレイ１１の製造方法について説明する。以下、第１実施形態と異なる点を中心に説明する。
２．１ メモリセルアレイの製造方法
本実施形態に係るメモリセルアレイ１１の製造方法について、図１０〜図１４を用いて説明する。図１０〜図１４は、メモリセルアレイ１１の製造工程における断面図を示す。
図１０に示すように、第１実施形態の図５と同様に、ｐ型ウェル３２上に、１１層の絶縁層３４と１０層の犠牲層４５とを交互に積層した後、メモリピラーＭＰを形成する。更に、メモリピラーＭＰの上面を覆うように絶縁層３４を形成し、表面を平坦化する。
次に、高圧縮ストレス膜ＨＣとして、例えば、半導体層４６を形成する。半導体層４６には、例えば、少なくとも−３００ＭＰａの圧縮ストレスを有するアモルファスシリコンまたはポリシリコンが用いられる。本実施形態では、リプレースを考慮して、ＰＶＤ−ＳｉＮの代わりに、半導体層４６を用いた場合について説明するが、半導体層４６に限定されない。高圧縮ストレス膜ＨＣには、絶縁材料を用いてもよく、導電材料を用いてもよい。本実施形態では、スリットＳＬＴを形成する前に高圧縮ストレス膜ＨＣを形成するため、段差被覆性を考慮せずに高圧縮ストレス膜ＨＣを選択できる。
図１１に示すように、次に、半導体層４６、絶縁層３４、及び犠牲層４５を加工し、底面がｐ型ウェル３２に達し、Ｘ方向に延伸するスリットＳＬＴを形成する。
図１２に示すように、第１実施形態の図６と同様に、犠牲層４５を除去し空隙ＡＧを形成する。
図１３に示すように、ＴｉＮ及びＷを順次成膜して、空隙ＡＧ内を埋め込む。次に、スリットＳＬＴ内及び半導体層４６上のＷとＴｉＮとを除去することにより配線層３５が形成される。
次に、絶縁層３６を形成した後、スリットＳＬＴ底部の絶縁層３６を除去する。
図１４に示すように、スリットＳＬＴを埋め込むように、導電層４４が形成される。
次に、絶縁層３４を形成した後、側面に絶縁層４７が設けられたコンタクトプラグＣＰを形成する。絶縁層４７には、例えば、ＳｉＯ２が用いられる。
２．２． 本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果を得られる。
３．第３実施形態
次に、第３実施形態について説明する。第３実施形態では、スリットＳＬＴ内にも高圧縮ストレス膜ＨＣを形成する場合について説明する。以下、第１及び第２実施形態と異なる点を中心に説明する。
３．１ メモリセルアレイの断面構成
本実施形態に係るメモリセルアレイ１１の断面構成について、図１５を用いて説明する。
図１５に示すように、スリットＳＬＴ内には、バリアメタルとして機能する導電層５１及び５３、高圧縮ストレス膜ＨＣとして機能する導電層５２、並びに導電層５４が形成されている。より具体的には、スリットＳＬＴの側面及び底面に接するように導電層５１が形成されている。側面及び底面が導電層５１に接するように導電層５２が形成されている。導電層５２は、スリットＳＬＴの開口部に向かってＹ方向における膜厚が薄くなるように形成されている。側面及び底面が導電層５２に接するように導電層５３が形成されている。側面及び底面が導電層５３に接し、スリットＳＬＴ内を埋め込むように導電層５４が形成されている。
導電層５１には、例えば、ＴｉＮ／Ｔｉの積層構造が用いられる。導電層５２には、高圧縮ストレス膜ＨＣとして、例えば、Ｎが添加されたＷが用いられる。導電層５３には、例えば、ＴｉＮが用いられる。導電層５４には、例えば、Ｗが用いられる。
なお、スリットＳＬＴ内に形成される高圧縮ストレス膜ＨＣは、Ｎが添加されたＷに限定されない。また、高圧縮ストレス膜ＨＣは、スリットＳＬＴにおける絶縁層３７を分離する高さまで設けられる必要はなく、少なくとも１０層の配線層３５が積層された積層構造において、スリットＳＬＴが配線層３５を分離する高さまで設けられていればよい。
３．２ メモリセルアレイの製造方法
本実施形態に係るメモリセルアレイ１１の製造方法について、図１６〜図１９を用いて説明する。図１６〜図１９は、メモリセルアレイ１１の製造工程における断面図を示す。以下では、スリットＳＬＴの埋め込みについて詳細に説明する。
図１６に示すように、第１実施形態の図５〜図８と同様にして、絶縁層３７を形成する。
次に、導電層５１としてＴｉＮ／Ｔｉを積層する。
次に、導電層５２を形成する。より具体的には、スリットＳＬＴを埋め込まない膜厚のＷを形成する。次に、例えば、アンモニア（ＮＨ３）雰囲気で熱処理を行う。これによりＷ膜中にＮが拡散し、高圧縮ストレス膜ＨＣが形成される。
図１７に示すように、絶縁層３７の上方に形成されている導電層５２を除去する。このとき、スリットＳＬＴの開口部近傍においても、導電層５２の一部が除去される。これにより、導電層５２のＹ方向における膜厚は、スリットＳＬＴの開口部に向かって薄くなる。
図１８に示すように、導電層５３としてＴｉＮを形成した後、導電層５４としてＷを形成し、スリットＳＬＴを埋め込む。
図１９に示すように、絶縁層３７上の導電層５１〜５４を除去する。そして、図１５に示すように、絶縁層３４を形成した後、コンタクトプラグＣＰを形成する。
３．３ 本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
更に、本実施形態に係る構成であれば、スリットＳＬＴ内に高圧縮ストレス膜ＨＣを形成することにより、半導体基板３０のＸ方向の反り量とＹ方向の反り量との差をより低減できる。
４．第４実施形態
次に、第４実施形態について説明する。第４実施形態では、第１〜第３実施形態とは異なるメモリセルアレイ１１の断面構成について説明する。
４．１ メモリセルアレイの断面構成
本実施形態に係るメモリセルアレイ１１の断面構成について、図２０を用いて説明する。
図２０に示すように、半導体基板３０上には、絶縁層６０が形成されている。絶縁層６０には、例えば、ＳｉＯ２が用いられる。
絶縁層６０上には、ソース線ＳＬとして機能する配線層６１が形成されている。配線層６１は導電材料により構成され、例えば、ｎ型半導体またはｐ型半導体等の半導体材料、あるいは金属材料が用いられる。なお、絶縁層６０が形成されている領域、すなわち半導体基板３０と配線層６１との間には、ロウデコーダ１２またはセンスアンプ１３等の回路が設けられていてもよい。
配線層６１の上方に設けられた配線層３５、絶縁層３７、メモリピラーＭＰ、及びコンタクトプラグＣＰの構成は、第１実施形態と同様である。
本実施形態に係る構成では、ソース線コンタクトが不要であるため、例えば、スリットＳＬＴの側面及び底面に絶縁層３６が形成されている。スリットＳＬＴ内には、例えば、高圧縮ストレス膜ＨＣとして半導体層６２が形成されている。半導体層６２には、例えば、少なくとも−３００ＭＰａの圧縮ストレスを有するアモルファスシリコンまたはポリシリコンが用いられる。なお、スリットＳＬＴ内には、高圧縮ストレス膜ＨＣとして、絶縁材料が用いられてもよく、導電材料が用いられてもよい。
また、スリットＳＬＴ内の高圧縮ストレス膜ＨＣは第３実施形態と同様、少なくとも１０層の配線層３５が積層された積層構造において、スリットＳＬＴが配線層３５を分離する高さまで埋め込まれていればよい。なお、スリットＳＬＴ内に、高圧縮ストレス膜ＨＣが用いられなくてもよい。
４．２ 本実施形態に係る効果
本実施形態に係る構成であれば、第１〜第３実施形態と同様の効果が得られる。
５．変形例等
上記実施形態に係る半導体記憶装置は、半導体基板に略平行な第１方向（Ｘ方向）に延伸する複数の第１配線層（ＷＬ）と、第１方向に延伸し、半導体基板に略平行であり且つ第１方向と交差する第２方向（Ｙ方向）に複数の第１配線層とは分離されつつ、複数の第１配線層と隣り合って配置された複数の第２配線層（ＷＬ）と、複数の第１配線層を通過し、半導体基板に略垂直な第３方向に延伸する第１メモリピラー（ＭＰ）と、複数の第２配線層を通過し、第３方向に延伸する第２メモリピラー（ＭＰ）と、複数の第１配線層の上方に設けられ、複数の第１配線層と対応した平面形状にて第１方向に延伸する第１膜（３７）と、複数の第２配線層の上方に設けられ、第２方向に第１膜とは分離されつつ、複数の第２配線層と対応した平面形状にて第１方向に延伸する第２膜（３７）とを含む。第１及び第２膜は、シリコン酸化膜よりも高い圧縮ストレスを有する。
上記実施形態を適用することにより、歩留まりを向上できる半導体記憶装置を提供できる。
なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。
また、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体記憶装置、１０…メモリコア部、１１…メモリセルアレイ、１２…ロウデコーダ、１３…センスアンプ、２０…周辺回路部、２１…シーケンサ、２２…電圧発生回路、３０…半導体基板、３１…ｎ型ウェル、３２…ｐ型ウェル、３３…ｎ＋型拡散層、３４、３６、３７、４７、６０…絶縁層、３５、６１…配線層、３８…ブロック絶縁膜、３９…電荷蓄積層、４０…トンネル絶縁膜、４１、４６、６２…半導体層、４２…コア層、４３…キャップ層、４４、５１〜５４…導電層、４５…犠牲層。

Claims (5)

  1. 半導体基板に略平行な第１方向に延伸する複数の第１配線層と、
    前記第１方向に延伸し、前記半導体基板に略平行であり且つ前記第１方向と交差する第２方向に前記複数の第１配線層とは分離されつつ、前記複数の第１配線層と隣り合って配置された複数の第２配線層と、
    前記複数の第１配線層を通過し、前記半導体基板に略垂直な第３方向に延伸する第１メモリピラーと、
    前記複数の第２配線層を通過し、前記第３方向に延伸する第２メモリピラーと、
    前記複数の第１配線層の上方に設けられ、前記複数の第１配線層と対応した平面形状にて前記第１方向に延伸する第１膜と、
    前記複数の第２配線層の上方に設けられ、前記第２方向に前記第１膜とは分離されつつ、前記複数の第２配線層と対応した平面形状にて前記第１方向に延伸する第２膜と、
    を備え、
    前記第１及び第２膜は、シリコン酸化膜よりも高い圧縮ストレスを有する、
    半導体記憶装置。
  2. 前記複数の第１配線層と前記複数の第２配線層との間に設けられ、前記第１方向に延伸する第３膜を更に備え、
    前記第３膜は、前記シリコン酸化膜よりも高い圧縮ストレスを有する、
    請求項１に記載の半導体記憶装置。
  3. 前記第１及び第２膜は、アモルファスシリコン、ポリシリコン、ＰＶＤ（physical vapor deposition）により形成されたシリコン窒化膜、及び窒素を含有するタングステンの１つを含む、
    請求項１または２に記載の半導体記憶装置。
  4. 前記第３膜は、アモルファスシリコン、ポリシリコン、及びＰＶＤにより形成されたシリコン窒化膜の１つを含む、
    請求項２に記載の半導体記憶装置。
  5. 前記第３膜は、窒素を含有するタングステンを含む、
    請求項２に記載の半導体記憶装置。
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