JP2021040009A - 半導体記憶装置及びその製造方法 - Google Patents

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Abstract

【課題】信頼性を向上する。【解決手段】実施形態によれば、半導体記憶装置は、各々が第１導電体３４ａと第１導電体の一部を覆う第２導電体３４ｂとを含む複数の第１配線層ＷＬと、複数の第１配線層の上方に設けられた第２配線層ＳＧＤａ０と、複数の第１配線層の上方に設けられ、第２配線層と隣り合って配置された第３配線層ＳＧＤａ１と、複数の第１配線層及び第２配線層を通過し第１半導体層３８を含む第１ピラーＭＰと、複数の第１配線層及び第３配線層を通過し第２半導体層３８を含む第２ピラーＭＰと、第２配線層と第３配線層との間に設けられ複数の第１配線層を通過し絶縁性を有する第３ピラーＤＰとを含む。第２導電体は、第１導電体の上面、底面、及び端部の側面を覆う。【選択図】図４

Description

本発明の実施形態は、半導体記憶装置及びその製造方法に関する。
半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。
特開２０１９−６７８２５号公報
信頼性を向上できる半導体記憶装置を提供する。
実施形態に係る半導体記憶装置は、基板と交差する第１方向に離間して積層され、各々が第１導電体と第１導電体の一部を覆う第２導電体とを含む複数の第１配線層と、複数の第１配線層の上方に設けられた第２配線層と、複数の第１配線層の上方に設けられ、基板と平行であり且つ第１方向と交差する第２方向に第２配線層と隣り合って配置された第３配線層と、複数の第１配線層及び第２配線層を通過し、第１方向に延伸し、第１半導体層を含む第１ピラーと、複数の第１配線層及び第３配線層を通過し、第１方向に延伸し、第２半導体層を含む第２ピラーと、第２方向における第２配線層と第３配線層との間に設けられ、複数の第１配線層を通過し、第１方向に延伸し、絶縁性を有する第３ピラーとを含む。第２導電体は、第１導電体の上面、底面、及び第２方向における端部の側面を覆う。
図１は、一実施形態に係る半導体記憶装置のブロック図である。 図２は、一実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路図である。 図３は、一実施形態に係る半導体記憶装置の備えるメモリセルアレイの平面図である。 図４は、図３のＡ１−Ａ２線に沿った断面図である。 図５は、図３のＢ１−Ｂ２線に沿った断面図である。 図６は、図４の領域ＲＡの拡大図である。 図７は、図３のＣ１−Ｃ２線に沿った断面図である。 図８は、図３のＤ１−Ｄ２線に沿った断面図である。 図９は、一実施形態に係る半導体記憶装置の製造工程を示すメモリセルアレイの断面図である。 図１０は、一実施形態に係る半導体記憶装置の製造工程を示すメモリセルアレイの断面図である。 図１１は、一実施形態に係る半導体記憶装置の製造工程を示すメモリセルアレイの断面図である。 図１２は、一実施形態に係る半導体記憶装置の製造工程を示すメモリセルアレイの断面図である。 図１３は、一実施形態に係る半導体記憶装置の製造工程を示すメモリセルアレイの断面図である。 図１４は、一実施形態に係る半導体記憶装置の製造工程を示すメモリセルアレイの断面図である。 図１５は、一実施形態に係る半導体記憶装置の製造工程を示すメモリセルアレイの断面図である。 図１６は、一実施形態に係る半導体記憶装置の製造工程を示すメモリセルアレイの断面図である。 図１７は、一実施形態に係る半導体記憶装置の製造工程を示すメモリセルアレイの断面図である。 図１８は、一実施形態に係る半導体記憶装置の製造工程を示すメモリセルアレイの断面図である。 図１９は、一実施形態に係る半導体記憶装置の製造工程を示すメモリセルアレイの断面図である。
以下に、実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
以下では、半導体記憶装置として、メモリセルトランジスタが半導体基板上に三次元に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
１． 構成
１．１ 半導体記憶装置の全体構成
まず、半導体記憶装置の全体構成について、図１を用いて説明する。図１は、半導体記憶装置の基本的な全体構成を示すブロック図の一例である。
図１に示すように、半導体記憶装置１は、メモリコア部１０と周辺回路部２０とを含む。
メモリコア部１０は、メモリセルアレイ１１、ロウデコーダ１２、及びセンスアンプ１３を含む。
メモリセルアレイ１１は、複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、ＢＬＫ２、…）を備えている。ブロックＢＬＫの各々は、メモリセルトランジスタが直列接続されたＮＡＮＤストリングＮＳの集合である複数（本実施形態では５個）のストリングユニットＳＵ（ＳＵ０〜ＳＵ４）を備えている。なお、メモリセルアレイ１１内のブロックＢＬＫの個数及びブロックＢＬＫ内のストリングユニットＳＵの個数は任意である。
ロウデコーダ１２は、図示せぬ外部コントローラから受信したロウアドレスをデコードする。そしてロウデコーダ１２は、デコード結果に基づいてメモリセルアレイ１１のロウ方向を選択する。より具体的にはロウデコーダ１２は、ロウ方向を選択するための種々の配線に電圧を与える。
センスアンプ１３は、データの読み出し時には、いずれかのブロックＢＬＫから読み出されたデータをセンスする。また、センスアンプ１３は、データの書き込み時には、書き込みデータに応じた電圧をメモリセルアレイ１１に与える。
周辺回路部２０は、シーケンサ２１及び電圧発生回路２２を含む。
シーケンサ２１は、半導体記憶装置１全体の動作を制御する。より具体的には、シーケンサ２１は、書き込み動作、読み出し動作、及び消去動作の際に、電圧発生回路２２、ロウデコーダ１２、及びセンスアンプ１３等を制御する。
電圧発生回路２２は、書き込み動作、読み出し動作、及び消去動作に使用される電圧を発生させ、ロウデコーダ１２及びセンスアンプ１３等に供給する。
１．２ メモリセルアレイの回路構成
次に、メモリセルアレイ１１の構成について、図２を用いて説明する。図２の例は、ブロックＢＬＫ０を示しているが、他のブロックＢＬＫの構成も同じである。
図２に示すように、ブロックＢＬＫ０は、例えば、５つのストリングユニットＳＵ０〜ＳＵ４を含む。そして、各々のストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳの各々は、例えば、８個のメモリセルトランジスタＭＣ（ＭＣ０〜ＭＣ７）並びに選択トランジスタＳＴａ１、ＳＴｂ１及びＳＴ２を含む。メモリセルトランジスタＭＣは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。以下、メモリセルトランジスタＭＣ０〜ＭＣ７のいずれかを限定しない場合は、メモリセルトランジスタＭＣと表記する。
なお、メモリセルトランジスタＭＣは、電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ型であってもよいし、電荷蓄積層に導電層を用いたＦＧ型であってもよい。以下、本実施形態では、ＭＯＮＯＳ型を例として説明する。また、メモリセルトランジスタＭＣの個数は８個に限らず、１６個や３２個、６４個、９６個、１２８個等であってもよく、その数は限定されるものではない。図２の例は、１つのＮＡＮＤストリングＮＳに２個の選択トランジスタＳＴ１（ＳＴａ１及びＳＴｂ１）及び１個の選択トランジスタＳＴ２が含まれている場合を示しているが、１つのＮＡＮＤストリングＮＳに含まれる選択トランジスタＳＴ１及びＳＴ２は、それぞれ１個以上であればよい。
ＮＡＮＤストリングＮＳ内では、選択トランジスタＳＴ２、メモリセルトランジスタＭＣ０〜ＭＣ７、並びに選択トランジスタＳＴａ１及びＳＴｂ１の順に、それぞれの電流経路が直列に接続される。そして、選択トランジスタＳＴｂ１のドレインは、対応するビット線ＢＬに接続される。また、選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。
同一のブロックＢＬＫ内にある各ＮＡＮＤストリングＮＳのメモリセルトランジスタＭＣ０〜ＭＣ７の制御ゲートは、それぞれが異なるワード線ＷＬ０〜ＷＬ７に共通に接続される。より具体的には、例えば、ブロックＢＬＫ内にある複数のメモリセルトランジスタＭＣ０の制御ゲートは、ワード線ＷＬ０に共通に接続される。
ストリングユニットＳＵ０〜ＳＵ４内にある複数の選択トランジスタＳＴａ１は、それぞれが対応する選択ゲート線ＳＧＤａ０〜ＳＧＤａ４に共通にされる。同様に、ストリングユニットＳＵ０〜ＳＵ４内にある複数の選択トランジスタＳＴｂ１は、それぞれが対応する選択ゲート線ＳＧＤｂ０〜ＳＧＤｂ４に共通にされる。例えば、ストリングユニットＳＵ０にある複数の選択トランジスタＳＴａ１のゲートは、選択ゲート線ＳＧＤａ０に共通に接続され、複数の選択トランジスタＳＴｂ１のゲートは、選択ゲート線ＳＧＤｂ０に共通に接続される。ストリングユニットＳＵ１〜ＳＵ４も同様である。以下、選択ゲート線ＳＧＤａ０〜ＳＧＤａ４のいずれかを限定しない場合は、選択ゲート線ＳＧＤａと表記し、選択ゲート線ＳＧＤｂ０〜ＳＧＤｂ４のいずれかを限定しない場合は、選択ゲート線ＳＧＤｂと表記する。
同一のブロックＢＬＫ内にある選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通に接続される。なお、ストリングユニットＳＵ０〜ＳＵ４にある選択トランジスタＳＴ２のゲートは、ストリングユニットＳＵ毎に、異なる選択ゲート線ＳＧＳに接続されてもよい。
ストリングユニットＳＵ内にある複数の選択トランジスタＳＴｂ１のドレインは、それぞれが異なるビット線ＢＬ（ＢＬ０〜ＢＬ（Ｎ−１）、但し、Ｎは２以上の自然数）に接続される。すなわち、ストリングユニットＳＵ内にある複数のＮＡＮＤストリングＮＳは、それぞれ異なるビット線ＢＬに接続される。また、ビット線ＢＬは、各ストリングユニットＳＵの１つのＮＡＮＤストリングＮＳを共通に接続する。
複数のブロックＢＬＫにある選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続される。
つまり、ストリングユニットＳＵは、それぞれが異なるビット線ＢＬに接続され、且つ同一の選択ゲート線ＳＧＤａ及びＳＧＤｂに接続されたＮＡＮＤストリングＮＳの集合体である。またブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵの集合体である。そしてメモリセルアレイ１１は、ビット線ＢＬを共通にする複数のブロックＢＬＫの集合体である。
なお、メモリセルアレイ１１の構成についてはその他の構成であってもよい。すなわちメモリセルアレイ１１の構成については、例えば、“三次元積層型不揮発性半導体メモリ(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層型不揮発性半導体メモリ(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法(NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME)”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体メモリ及びその製造方法(SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME)”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
１．３ メモリセルアレイの平面構成
次に、メモリセルアレイ１１の平面構成について、図３を用いて説明する。図３は、１つのブロックＢＬＫにおけるストリングユニットＳＵ０〜ＳＵ４の平面図である。なお、図３の例では、層間絶縁膜が省略されている。
図３に示すように、本実施形態では、下層から順に設けられた選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ７、並びに選択ゲート線ＳＧＤａ及びＳＧＤｂに対応する複数の配線層が、半導体基板に略垂直なＺ方向に離間して積層されている。選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ７、並びに選択ゲート線ＳＧＤａ及びＳＧＤｂに対応する複数の配線層は、半導体基板に略平行であり且つＺ方向に交差するＸ方向に延伸する。ストリングユニットＳＵ０〜ＳＵ４は、半導体基板に略平行であり且つＸ方向に交差するＹ方向に隣り合って設けられている。より具体的には、選択ゲート線ＳＧＤａ及びＳＧＤｂは、Ｘ方向に延伸する４つのスリットＳＨＥにより、ストリングユニットＳＵ毎に分離されている。換言すれば、ストリングユニットＳＵ０〜ＳＵ４の選択ゲート線ＳＧＤａ０〜ＳＧＤａ４はＹ方向に隣り合って配置されている。同様に、ストリングユニットＳＵ０〜ＳＵ４の選択ゲート線ＳＧＤｂ０〜ＳＧＤｂ４はＹ方向に隣り合って配置されている。なお、スリットＳＨＥは、選択ゲート線ＳＧＤａ及びＳＧＤｂの下方に設けられているワード線ＷＬ及び選択ゲート線ＳＧＳを分離しない。すなわち、選択ゲート線ＳＧＤａ及びＳＧＤｂの下方では、ストリングユニットＳＵ０〜ＳＵ４のワード線ＷＬ及び選択ゲート線ＳＧＳが共有されている。そして、ストリングユニットＳＵ０及びＳＵ４のＹ方向を向いた側面には、１対のスリットＳＬＴが形成されている。スリットＳＬＴは、選択ゲート線ＳＧＤａ及びＳＧＤｂ、ワード線ＷＬ、並びに選択ゲート線ＳＧＳをブロックＢＬＫ毎に分離するように設けられている。
各ブロックＢＬＫは、セル部及びＣＰ１接続部を含む。
セル部には、ＮＡＮＤストリングＮＳに対応する複数のメモリピラーＭＰが設けられている。メモリピラーＭＰの構造の詳細については後述する。また、本実施形態では、スリットＳＨＥの下に、複数のダミーピラーＤＰが設けられている。換言すれば、スリットＳＨＥにより上部を連結された複数のダミーピラーＤＰが設けられている。
選択ゲート線ＳＧＤａ、ＳＧＤｂ、及びＳＧＳ並びにワード線ＷＬの形成方法として、例えば、各配線層に相当する構造を犠牲層で形成した後、犠牲層を導電材料に置き換えて配線層を形成する方法（以下、「リプレース」と呼ぶ）がある。リプレースでは、犠牲層を除去して空隙を形成した後に、その空隙を導電材料により埋め込む。ダミーピラーＤＰは、リプレースの際、犠牲層を除去するためのホールとして用いられ、他の配線層とは電気的に接続されない。
図３の例では、Ｘ方向に向かって２４連（列）の千鳥配置となるように、メモリピラーＭＰ及びダミーピラーＤＰが配列されている。より具体的には、ストリングユニットＳＵ毎に４連の千鳥配置となるようにメモリピラーＭＰが配置されている。ストリングユニットＳＵ間には、複数のダミーピラーＤＰがＸ方向に沿って１列に配列されており、ダミーピラーＤＰの上部は、スリットＳＨＥにより連結されている。なお、メモリピラーＭＰ及びダミーピラーＤＰの配列は任意である。
複数のメモリピラーＭＰは、それぞれ選択ゲート線ＳＧＤａ及びＳＧＤｂ、ワード線ＷＬ、並びに選択ゲート線ＳＧＳを通過し、Ｚ方向に延伸する。各ストリングユニットＳＵの１つのメモリピラーＭＰの上端は、例えば、Ｙ方向に延伸するビット線ＢＬ（不図示）により共通に接続されている。
ＣＰ１接続部には、選択ゲート線ＳＧＤａ、ＳＧＤｂ、及びＳＧＳ、並びにワード線ＷＬとそれぞれ接続される複数のコンタクトプラグＣＰ１が設けられている。選択ゲート線ＳＧＤａ、ＳＧＤｂ、及びＳＧＳ、並びにワード線ＷＬの各々は、コンタクトプラグＣＰ１を介して、ロウデコーダ１２に接続される。
ＣＰ１接続部では、選択ゲート線ＳＧＤａ、ＳＧＤｂ、及びＳＧＳ、並びにワード線ＷＬにそれぞれ対応する複数の配線層がＸ方向に向かって階段状に引き出されている。そして、各配線層の端部にはコンタクトプラグＣＰ１との接続領域が設けられている。以下、接続領域を「テラス」と表記する。
図３の例では、ストリングユニット毎に、選択ゲート線ＳＧＤｂ及びＳＧＤａに対応するテラスがセル部からＣＰ１接続部に向かうＸ方向に一列に配置されている。そして、１対のスリットＳＬＴ間において、ワード線ＷＬ７〜ＷＬ０及び選択ゲート線ＳＧＳに対応するテラスが、セル部からＣＰ１接続部に向かうＸ方向に一列に配置されている。なお、テラスの配置は任意である。
また、ＣＰ１接続部には、選択ゲート線ＳＧＤａ、ＳＧＤｂ、及びＳＧＳ、並びにワード線ＷＬにそれぞれ対応する複数の配線層を貫通（通過）する２種類のダミーピラーＨＲ１及びＨＲ２が設けられている。
より具体的には、例えば、選択ゲート線ＳＧＤｂに対応するテラス上に設けられたダミーピラーＨＲ１及びＨＲ２は、上層から選択ゲート線ＳＧＤｂ及びＳＧＤａ、ワード線ＷＬ７〜ＷＬ０、並びに選択ゲート線ＳＧＳとして機能する複数の配線層を貫通する。また、例えば、ワード線ＷＬ７に対応するテラス上に設けられたダミーピラーＨＲ１及びＨＲ２は、上層からワード線ＷＬ７〜ＷＬ０及び選択ゲート線ＳＧＳとして機能する複数の配線層を貫通する。
リプレースの際、ダミーピラーＨＲ１は、ダミーピラーＤＰと同様に、犠牲層を除去するためのホールとして用いられる。また、ダミーピラーＨＲ２は、空隙を有する層間絶縁膜を支える柱として機能する。ダミーピラーＨＲ１及びＨＲ２は、他の配線層とは電気的に接続されない。なお、ダミーピラーＨＲ１及びＨＲ２の配置は任意である。また、セル部に設けられたダミーピラーＤＰと同様に、複数のダミーピラーＨＲ１の上部は、スリットＳＨＥにより互いに連結されていてもよい。
１．４ メモリセルアレイの断面構成
次に、メモリセルアレイ１１の断面構成について、図４〜図８を用いて説明する。図４は、図３のＡ１−Ａ２に沿った断面図である。図５は、図３のＢ１−Ｂ２線に沿った断面図である。図６は、図４の領域ＲＡの拡大図である。図７は、図３のＣ１−Ｃ２線に沿った断面図である。図８は、図３のＤ１−Ｄ２線に沿った断面図である。
図４に示すように、半導体基板３０上には、絶縁層３１が設けられている。絶縁層３１には、例えば、酸化シリコン（ＳｉＯ２）が用いられる。なお、絶縁層３１が設けられている領域、すなわち半導体基板３０と配線層３２との間には、ロウデコーダ１２またはセンスアンプ１３等の回路が設けられていてもよい。
絶縁層３１上には、ソース線ＳＬとして機能する配線層３２が設けられている。配線層３２は導電材料により構成され、例えば、ｎ型半導体、ｐ型半導体、または金属材料が用いられる。
配線層３２上には、１２層の絶縁層３３と、１１層の配線層３４とが交互に積層されている。１１層の配線層３４は、下層から選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ７、及び選択ゲート線ＳＧＤａ及びＳＧＤｂとして機能する。本実施形態では、配線層３４が、導電体３４ａと導電体３４ｂとにより構成されている場合について説明する。導電体３４ｂは、導電体３４ａのバリア層として機能し、導電体３４ａの上面、底面、及び側面の一部を覆う。
絶縁層３３には、例えば、ＳｉＯ２が用いられる。導電体３４ａ及び３４ｂは、導電材料により構成され、例えば、ｎ型半導体、ｐ型半導体、または金属材料が用いられる。以下では、導電体３４ａとして、タングステン（Ｗ）が用いられ、導電体３４ｂとして、窒化チタン（ＴｉＮ）が用いられる場合について説明する。ＴｉＮは、例えば、ＣＶＤ（chemical vapor deposition）によりＷを成膜する際、ＷとＳｉＯ２との反応を防止するためのバリア層、あるいはＷの密着性を向上させるための密着層としての機能を有する。
１２層の絶縁層３３及び１１層の配線層３４を貫通（通過）して底面が配線層３２に達するメモリピラーＭＰが設けられている。メモリピラーＭＰは、ブロック絶縁膜３５、電荷蓄積層３６、トンネル絶縁膜３７、半導体層３８、コア層３９、及びキャップ層４０を含む。
より具体的には、絶縁層３３及び配線層３４を貫通して、底面が配線層３２に達するように、メモリピラーＭＰに対応するホールが設けられている。ホールの側面には外周からブロック絶縁膜３５、電荷蓄積層３６、及びトンネル絶縁膜３７が順次積層されている。そして、側面がトンネル絶縁膜３７に接し、底面が配線層３２に接するように半導体層３８が設けられている。半導体層３８は、メモリセルトランジスタＭＣ並びに選択トランジスタＳＴａ１、ＳＴｂ１、及びＳＴ２のチャネルが形成される領域である。よって、半導体層３８は、選択トランジスタＳＴ２、メモリセルトランジスタＭＣ０〜ＭＣ７、及び選択トランジスタＳＴａ１、ＳＴｂ１の電流経路を接続する信号線として機能する。半導体層３８内にはコア層３９が設けられている。そして、半導体層３８及びコア層３９上には、側面がトンネル絶縁膜３７に接するキャップ層４０が設けられている。
メモリピラーＭＰと、ワード線ＷＬ０〜ＷＬ７としてそれぞれ機能する８層の配線層３４とにより、メモリセルトランジスタＭＣ０〜ＭＣ７がそれぞれ構成される。同様に、メモリピラーＭＰと、選択ゲート線ＳＧＤａ、ＳＧＤｂ、及びＳＧＳとしてそれぞれ機能する３層の配線層３４とにより、選択トランジスタＳＴａ１、ＳＴｂ１、及びＳＴ２がそれぞれ構成される。
ブロック絶縁膜３５、トンネル絶縁膜３７、及びコア層３９には、例えば、ＳｉＯ２が用いられる。電荷蓄積層３６には、例えば、窒化シリコン（ＳｉＮ）が用いられる。半導体層３８及びキャップ層４０には、例えば、ポリシリコンが用いられる。
キャップ層４０上にはコンタクトプラグＣＰ２が設けられている。コンタクトプラグＣＰ２は、ビット線ＢＬとして機能する配線層（不図示）と電気的に接続される。コンタクトプラグＣＰ２内は、導電体４３により埋め込まれている。導電体４３は、導電材料により構成され、例えば、ｎ型半導体、ｐ型半導体、または金属材料が用いられる。
１１層の配線層３４をブロックＢＬＫ毎に分離するように、Ｘ方向に延伸するスリットＳＬＴが設けられている。スリットＳＬＴ内は、絶縁層４１により埋め込まれている。絶縁層４１には、例えば、ＳｉＯ２が用いられる。
選択ゲート線ＳＧＤａ及びＳＧＤｂとして機能する２層の配線層３４をストリングユニットＳＵ毎に分離するように、Ｘ方向に延伸するスリットＳＨＥが設けられている。そして、各ストリングユニットＳＵの間には、スリットＳＨＥの下にＸ方向に沿って配置された複数のダミーピラーＤＰが設けられている。ダミーピラーＤＰは、１２層の絶縁層３３及び１１層の配線層３４を貫通して底面が配線層３２に達する。スリットＳＨＥ及びダミーピラーＤＰ内は、絶縁層４２により埋め込まれている。絶縁層４２には、例えば、ＳｉＯ２が用いられる。
図５に示すように、Ｘ方向に沿って配置された複数のダミーピラーＤＰの上部は、スリットＳＨＥにより互いに連結されている。
次に、配線層３４の詳細について説明する。
図６に示すように、本実施形態では、リプレースの際、スリットＳＨＥ及びダミーピラーＤＰの側面から犠牲層４５を除去し空隙を形成する。そして、空隙を埋め込まない薄い膜厚の導電体３４ｂを形成した後、導電体３４ａを形成して、空隙を埋め込む。このため、導電体３４ｂは、導電体３４ａと絶縁層３３との間、導電体３４ａとスリットＳＬＴ及びメモリピラーＭＰの側面との間に設けられる。そして、導電体３４ｂは、導電体３４ａとダミーピラーＤＰ及びスリットＳＨＥの側面との間には形成されない。換言すれば、導電体３４ｂは、導電体３４ａの上面及び底面、並びに導電体３４ａがスリットＳＬＴ及びメモリピラーＭＰと向かい合う側面に形成される。そして、導電体３４ａは、ダミーピラーＤＰ及びスリットＳＨＥの側面と接している。従って、ワード線ＷＬ及び選択ゲート線ＳＧＳとして機能する配線層３４の導電体３４ｂは、導電体３４ａのＹ方向の両端部の側面を覆う。選択ゲート線ＳＧＤａ０、ＳＧＤａ４、ＳＧＤｂ０、及びＳＧＤｂ４として機能する配線層３４の導電体３４ｂは、導電体３４ａのＹ方向のいずれか一方の端部の側面を覆う。選択ゲート線ＳＧＤａ１、ＳＧＤａ２、ＳＧＤａ３、ＳＧＤｂ１、ＳＧＤｂ２、及びＳＧＤｂ３として機能する配線層３４の導電体３４ｂは、導電体３４ａのＹ方向の端部の側面は覆わない。なお、導電体３４ｂを覆うように高誘電材料（例えば、酸化アルミニウム）の絶縁層が設けられてもよい。より具体的には、導電体３４ｂと絶縁層３３との間、導電体３４ｂとスリットＳＬＴ及びメモリピラーＭＰの側面との間に絶縁層が設けられてもよい。また、導電体３４ａの内部に空隙が形成されていてもよい。この場合、例えば、スリットＳＨＥ及びダミーピラーＤＰの側面からＹ方向に延伸するように、導電体３４ａの内部に空隙が形成されていてもよい。
次に、ＣＰ１接続部のダミーピラーＨＲ１及びＨＲ２について説明する。
図７に示すように、ダミーピラーＨＲ１は、１２層の絶縁層３３及び１１層の配線層３４を貫通して底面が配線層３２に達する。ダミーピラーＨＲ１内は、スリットＳＨＥ及びダミーピラーＤＰと同様に、絶縁層４２により埋め込まれている。リプレースの際、ＣＰ１接続部では、ダミーピラーＨＲ１の側面から犠牲層を除去し空隙を形成する。このため、導電体３４ｂは、導電体３４ａと絶縁層３３との間、導電体３４ｂとダミーピラーＨＲ２の側面との間に設けられる。導電体３４ｂは、導電体３４ａとダミーピラーＨＲ１の側面との間には形成されない。
ダミーピラーＨＲ２は、１２層の絶縁層３３及び１１層の配線層３４を貫通して底面が配線層３２に達する。ダミーピラーＨＲ２は、メモリピラーＭＰと同様に、ブロック絶縁膜３５、電荷蓄積層３６、トンネル絶縁膜３７、半導体層３８、コア層３９、及びキャップ層４０を含む。メモリピラーＭＰとは異なり、ダミーピラーＨＲ２の上部には、コンタクトプラグＣＰ２は設けられていない。なお、ダミーピラーＨＲ２は、メモリピラーＭＰと異なる構成であってもよい。
次に、コンタクトプラグＣＰ１について説明する。
図８に示すように、１１層の配線層３４は、セル部からＣＰ１接続部に向かうＸ方向の端部が階段状に引き出されている。すなわち、セル部からＣＰ１接続部に向かって、選択ゲート線ＳＧＤｂ及びＳＧＤａ、ワード線ＷＬ７〜ＷＬ０、並びに選択ゲート線ＳＧＳの各テラスが順に配置されている。各テラス上には、コンタクトプラグＣＰ１が設けられている。コンタクトプラグＣＰ１内は、導電体４４による埋め込まれている。導電体４４は、導電材料により構成され、例えば、ｎ型半導体、ｐ型半導体、または金属材料が用いられる。
２． メモリセルアレイの製造方法
次に、メモリセルアレイ１１の製造方法の一例について、図９〜図１９を用いて説明する。図９〜図１９は、Ａ１−Ａ２線に沿った断面（「Ａ１−Ａ２断面」と表記する）及びＣ１−Ｃ２線に沿った断面（「Ｃ１−Ｃ２断面」と表記する）を示している。本実施形態では、メモリピラーＭＰ、並びにダミーピラーＤＰ、ＨＲ１及びＨＲ２に対応するホールを一括して形成する場合について説明する。
図９に示すように、まず、半導体基板３０上に、絶縁層３１を形成した後、配線層３２を形成する。配線層３２上に、例えば、１２層の絶縁層３３と、配線層３４に対応する１１層の犠牲層４５とを交互に積層する。１１層の犠牲層４５は、後述する工程において、リプレースにより配線層３４に置き換えられる。犠牲層４５は、絶縁層３３と十分なウエットエッチングのエッチング選択比が得られる材料であればよい。以下では、犠牲層４５に、ＳｉＮが用いられる場合について説明する。
次に、メモリピラーＭＰ、並びにダミーピラーＤＰ、ＨＲ１及びＨＲ２にそれぞれ対応する複数のホールを形成する。次に、各ホール内部に、ブロック絶縁膜３５、電荷蓄積層３６、トンネル絶縁膜３７、半導体層３８、コア層３９、及びキャップ層４０を順次形成する。すなわち、同じ構造のメモリピラーＭＰ、並びにダミーピラーＤＰ、ＨＲ１及びＨＲ２が形成する。より具体的には、まず、ブロック絶縁膜３５、電荷蓄積層３６、及びトンネル絶縁膜３７を積層する。次に、例えば、ＲＩＥ（reactive ion etching）等の異方性エッチングにより、最上層の絶縁層３３上、及び各ホール底部、すなわち、配線層３２上の、ブロック絶縁膜３５、電荷蓄積層３６、及びトンネル絶縁膜３７を除去する。これにより、ホールの側面に、外周からブロック絶縁膜３５、電荷蓄積層３６、及びトンネル絶縁膜３７が順に設けられる。次に、半導体層３８及びコア層３９を順次形成し、ホール内部を一旦埋め込む。次に、最上層の絶縁層３３上の半導体層３８及びコア層３９を除去する。このとき、半導体層３８及びコア層３９の上面がホールの開口部よりも低い状態とする。次に、ホール上部をキャップ層４０で埋め込む。次に、最上層の絶縁層３３上のキャップ層４０を除去する。
次に、メモリピラーＭＰ、並びにダミーピラーＤＰ、ＨＲ１及びＨＲ２の上面を被覆するように、絶縁層３３を形成する。
次に、例えば、ＣＭＰ（chemical mechanical polishing）等により、絶縁層３３の表面を平坦化した後、絶縁層４６を形成する。以下では、絶縁層４６に、ＳｉＮが用いられる場合について説明する。
図１０に示すように、底面が配線層３２に達するスリットＳＬＴを加工する。
図１１に示すように、スリットＳＬＴ内を絶縁層４１により埋め込む。次に、絶縁層４１上に、絶縁層４６を形成する。
図１２に示すように、スリットＳＨＥを形成する。このとき、スリットＳＨＥは、選択ゲート線ＳＧＤａに対応する犠牲層４５に達する深さとする。更に、スリットＳＨＥのＹ方向の幅は、メモリピラーＭＰのＹ方向の直径よりも小さくする。スリットＳＨＥと同時に、ダミーピラーＨＲ１上に、例えば、矩形状のスリットＳＨＥを形成する。なお、ダミーピラーＨＲ１の上のスリットＳＨＥの大きさは、ダミーピラーＨＲ１の上面よりも小さい方が好ましい。なお、ダミーピラーＨＲ１上に円形のホールを形成してもよい。更には、複数のダミーピラーＨＲ１を連結するスリットＳＨＥを形成してもよい。
次に、スリットＳＨＥの側面に半導体層４７を形成する。より具体的には、段差被覆性の良好なＣＶＤにより、スリットＳＨＥを埋め込まない薄い膜厚の半導体層４７を形成する。次に、ＲＩＥ等の異方性エッチングにより、絶縁層４６上、及びスリットＳＨＥ底部の半導体層４７を除去する。
図１３に示すように、例えば、ウエットエッチングにより、スリットＳＨＥの底部に露出しているダミーピラーＤＰ及びＨＲ１内のコア層３９を除去する。
図１４に示すように、例えば、ウエットエッチングにより、スリットＳＨＥ、ダミーピラーＤＰ及びＨＲ１内の半導体層３８、キャップ層４０、及び半導体層４７を除去する。
図１５に示すように、例えば、ウエットエッチングにより、ダミーピラーＤＰ及びＨＲ１内のトンネル絶縁膜３７を除去する。次に、例えば、ウエットエッチングにより、ダミーピラーＤＰ及びＨＲ１内の電荷蓄積層３６及び絶縁層４６を除去する。次に、例えば、ウエットエッチングにより、ダミーピラーＤＰ及びＨＲ１内のブロック絶縁膜３５を除去する。このときのスリットＳＨＥのＹ方向の幅は、ウエットエッチングの影響により、スリットＳＨＥの加工直後よりも大きくなっている。
図１６に示すように、例えば、ウエットエッチングにより、スリットＳＨＥ並びにダミーピラーＤＰ及びＨＲ１の側面から、犠牲層４５を除去する。これにより、離間して積層された絶縁層３３の間に空隙ＡＧが形成される。また、このときまでに、最上層の絶縁層３３上の絶縁層４６は除去される。
図１７に示すように、例えば、段差被覆性の良好なＣＶＤまたはＡＬＤ（atomic layer deposition）を用いて、空隙ＡＧを埋め込まない膜厚の導電体３４ｂを形成する。次に、段差被覆性の良好なＣＶＤまたはＡＬＤを用いて、空隙ＡＧを埋め込み、スリットＳＨＥ並びにダミーピラーＤＰ及びＨＲ１を埋め込まない膜厚の導電体３４ａを形成する。
図１８に示すように、例えば、ウエットエッチングにより、最上層の絶縁層３３上、スリットＳＨＥの側面及び底面、並びにダミーピラーＤＰ及びＨＲ１の側面及び底面に形成された導電体３４ａ及び３４ｂを除去する。
図１９に示すように、スリットＳＨＥ並びにダミーピラーＤＰ及びＨＲ１を絶縁層４２により埋め込む。
３． 本実施形態に係る効果
本実施形態に係る構成であれば、信頼性を向上できる半導体記憶装置を提供できる。本効果につき詳述する。
ワード線ＷＬをリプレースにより形成する場合、スリットＳＬＴから犠牲層を除去し、配線層を形成することがある。この場合、Ｘ方向に延伸する１対のスリットＳＬＴ間において、Ｙ方向に配置されるメモリピラーＭＰの個数が増加すると、１対のスリットＳＬＴ間の幅が大きくなる。このため、スリットＳＬＴから犠牲層をエッチングする距離が長くなり、犠牲層のウエットエッチング時間が長くなる。すると、スリットＳＬＴ近傍のメモリピラーＭＰと、１対のスリットＳＬＴ間の中央付近に設けられたメモリピラーＭＰとでは、エッチング溶液に晒される時間が異なるため、例えば、ウエットエッチングによるブロック絶縁膜へのダメージ（エッチング量）に差が生じる。これにより、メモリセルトランジスタＭＣの特性がばらつき、信頼性が劣化することがある。
これに対し、本実施形態に係る構成であれば、ワード線ＷＬをリプレースにより形成する場合、スリットＳＬＴ間に設けられたスリットＳＨＥ及びスリットＳＨＥにより連結されたダミーピラーＤＰを用いて、犠牲層４５を除去できる。これにより、犠牲層４５のエッチング距離を短くし、ウエットエッチング時間を短くできる。よって、メモリピラーＭＰがエッチング溶液に晒される時間のばらつきを抑制できる。従って、メモリセルトランジスタＭＣの特性のばらつきを抑制し、半導体記憶装置の信頼性を向上できる。
４．変形例等
上記実施形態に係る半導体記憶装置は、基板と交差する第１方向に離間して積層され、各々が第１導電体（３４ａ）と第１導電体の一部を覆う第２導電体（３４ｂ）とを含む複数の第１配線層（ＷＬ）と、複数の第１配線層の上方に設けられた第２配線層（ＳＧＤａ０）と、複数の第１配線層の上方に設けられ、基板と平行であり且つ第１方向と交差する第２方向に第２配線層と隣り合って配置された第３配線層（ＳＧＤａ１）と、複数の第１配線層及び第２配線層を通過し、第１方向に延伸し、第１半導体層（３８）を含む第１ピラー（ＭＰ）と、複数の第１配線層及び第３配線層を通過し、第１方向に延伸し、第２半導体層（３８）を含む第２ピラー（ＭＰ）と、第２方向における第２配線層と第３配線層との間に設けられ、複数の第１配線層を通過し、第１方向に延伸し、絶縁性を有する第３ピラー（ＤＰ）とを含む。第２導電体は、第１導電体の上面、底面、及び第２方向における端部の側面を覆う。
上記実施形態を適用することにより、信頼性を向上した半導体記憶装置を提供できる。
なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。
例えば、上記実施形態において、スリットＳＬＴ内が絶縁層４１により埋め込まれているが、スリットＳＬＴ内に、下層の配線層３２とスリットＳＬＴの上方に設けられた配線層とを電気的に接続するための導電体が含まれていてもよい。
更に、上記実施形態では、メモリピラーＭＰ並びにダミーピラーＤＰ、ＨＲ１及びＨＲ２を同時に加工したが、それぞれに対応するホールを別々に加工してもよい。
更に、上記実施形態では、メモリピラーＭＰとダミーピラーＨＲ２とが同じ構成である場合について説明したが、それぞれが異なる構成であってもよい。
また、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体記憶装置、１０…メモリコア部、１１…メモリセルアレイ、１２…ロウデコーダ、１３…センスアンプ、２０…周辺回路部、２１…シーケンサ、２２…電圧発生回路、３０…半導体基板、３１、３３、４１、４２、４６…絶縁層、３２、３４…配線層、３４ａ、３４ｂ、４３、４４…導電体、３５…ブロック絶縁膜、３６…電荷蓄積層、３７…トンネル絶縁膜、３８、４７…半導体層、３９…コア層、４０…キャップ層、４５…犠牲層。

Claims (5)

  1. 基板と交差する第１方向に離間して積層され、各々が第１導電体と前記第１導電体の一部を覆う第２導電体とを含む複数の第１配線層と、
    前記複数の第１配線層の上方に設けられた第２配線層と、
    前記複数の第１配線層の上方に設けられ、前記基板と平行であり且つ前記第１方向と交差する第２方向に前記第２配線層と隣り合って配置された第３配線層と、
    前記複数の第１配線層及び前記第２配線層を通過し、前記第１方向に延伸し、第１半導体層を含む第１ピラーと、
    前記複数の第１配線層及び前記第３配線層を通過し、前記第１方向に延伸し、第２半導体層を含む第２ピラーと、
    前記第２方向における前記第２配線層と前記第３配線層との間に設けられ、前記複数の第１配線層を通過し、前記第１方向に延伸し、絶縁性を有する第３ピラーと
    を備え、
    前記第２導電体は、前記第１導電体の上面、底面、及び前記第２方向における端部の側面を覆う、
    半導体記憶装置。
  2. 前記第１ピラーと前記第１導電体との間に前記第２導電体が設けられる、
    請求項１に記載の半導体記憶装置。
  3. 前記第２配線層と前記第３配線層との間を前記基板と平行な方向に延伸する絶縁層を更に備え、
    前記第２配線層は、第３導電体と前記第３導電体の一部を覆う第４導電体とを含み、
    前記第１導電体は前記第３ピラーと接し、
    前記第３配線層と向かい合う前記第２配線層の端部で、前記第３導電体は前記絶縁層と接する、
    請求項１または２に記載の半導体記憶装置。
  4. 前記第１及び第２ピラーは、電荷蓄積層を含み、
    前記第３ピラーは、前記電荷蓄積層を含まない、
    請求項１乃至３のいずれか一項に記載の半導体記憶装置。
  5. 基板の上方に複数の第１絶縁層と複数の第２絶縁層を交互に積層する工程と、
    前記複数の第１絶縁層及び前記複数の第２絶縁層を通過し、半導体層及び電荷蓄積層を含む複数の第１ピラーを形成する工程と、
    前記複数の第２絶縁層のうち、少なくとも最上層の第２絶縁層に達し、前記基板と平行な方向に延伸するスリットを形成する工程と、
    前記複数の第１ピラーは前記スリットの下に位置する複数のピラー部分を含み、前記スリットから前記複数のピラー部分の内部に設けられた前記半導体層及び前記電荷蓄積層を除去する工程と、
    前記スリット及び前記複数のピラー部分の側面から前記複数の第２絶縁層を除去する工程と、
    前記スリット及び前記複数のピラー部分の側面から、前記複数の第２絶縁層を除去して形成された空隙を導電体で埋め込む工程と、
    を含む半導体記憶装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5142692B2 (ja) 2007-12-11 2013-02-13 株式会社東芝 不揮発性半導体記憶装置
JP2009238874A (ja) 2008-03-26 2009-10-15 Toshiba Corp 半導体メモリ及びその製造方法
JP5283960B2 (ja) 2008-04-23 2013-09-04 株式会社東芝 三次元積層不揮発性半導体メモリ
JP2009266944A (ja) 2008-04-23 2009-11-12 Toshiba Corp 三次元積層不揮発性半導体メモリ
US8933502B2 (en) * 2011-11-21 2015-01-13 Sandisk Technologies Inc. 3D non-volatile memory with metal silicide interconnect
KR102154093B1 (ko) * 2014-02-14 2020-09-10 삼성전자주식회사 3차원 반도체 소자
US10283519B2 (en) 2015-03-23 2019-05-07 Macronix International Co., Ltd. Three dimensional NAND string memory device
US20170194345A1 (en) * 2015-12-30 2017-07-06 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing the same
US10090319B2 (en) 2016-03-08 2018-10-02 Toshiba Memory Corporation Semiconductor device and method for manufacturing the same
JP2019067825A (ja) * 2017-09-28 2019-04-25 東芝メモリ株式会社 半導体装置
JP2019161059A (ja) * 2018-03-14 2019-09-19 東芝メモリ株式会社 半導体記憶装置
JP2019212687A (ja) * 2018-05-31 2019-12-12 東芝メモリ株式会社 半導体メモリ

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