JP2019067825A - 半導体装置 - Google Patents

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政由 田上
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佑 廣津
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Abstract

【課題】積層体中の導電層の抵抗値上昇等を抑制することが可能な半導体装置を提供する。【解決手段】実施形態に係る半導体装置は、積層体２と、第１絶縁体３１と、第２絶縁体３２と、第３絶縁体３３と、第４絶縁体３４と、第１柱状部ＣＬ１と、第２柱状部ＣＬ２と、を含む。前記積層体は、交互に積層された導電層２１及び絶縁層２２を含む。前記第１、第２絶縁体のそれぞれは、前記積層体の上端から下端まで前記積層体内に設けられている。前記第３絶縁体は、前記積層体の上端から下端まで前記第１絶縁体と前記第２絶縁体との間の前記積層体内に設けられている。前記第４絶縁体は、前記積層体の上端から途中まで前記第１絶縁体と前記第２絶縁体との間の前記積層体内に設けられている。前記第４絶縁体は、前記第３方向に関して前記第３絶縁膜と重なる位置で前記第２方向に沿って延びている。【選択図】図２

Description

本発明の実施形態は、半導体装置に関する。
絶縁層と導電層とを交互に積層した積層体を有し、積層体の高さ方向に積層された３次元構造のメモリセルを有した不揮発性メモリが知られている。積層体中の導電層は、例えば、ワード線である。チャネルとなる半導体層は、積層体の高さ方向に延びたメモリホール内に設けられる。ワード線とチャネルとの各交点部分には電荷蓄積部が設けられ、各交点部分において、ワード線／電荷蓄積部／チャネルを有したメモリセルが得られる。メモリセルの微細化が進むと、導電層を埋め込み形成する際、導電物がピンチオフし、導電層にボイドが発生する。このため、導電層の抵抗値が上昇する等の懸念が生じる。積層体中の導電層の抵抗値上昇等を抑制することが望まれている。
特開２０１５−２８９８２号公報 米国特許第８，９４６，６６５号明細書
本発明の実施形態は、積層体中の導電層の抵抗値上昇等を抑制することが可能な半導体装置を提供する。
実施形態に係る半導体装置は、積層体と、第１絶縁体と、第２絶縁体と、第３絶縁体と、第４絶縁体と、第１柱状部と、第２柱状部と、を含む。前記積層体は、前記第１方向に沿って交互に積層された導電層及び絶縁層を含む。前記第１絶縁体は、前記第１方向に沿って前記積層体の上端から前記積層体の下端まで前記積層体内に設けられている。前記第１絶縁体は、前記第１方向と交差する第２方向に沿って延びている。前記第２絶縁体は、前記第１方向に沿って前記積層体の上端から前記積層体の下端まで前記積層体内に設けられている。前記第２絶縁体は、前記第１方向及び前記第２方向のそれぞれと交差する第３方向に関して前記第１絶縁体とは異なる位置で前記第２方向に延びている。前記第３絶縁体は、前記第１方向に沿って前記積層体の上端から前記積層体の下端まで前記第１絶縁体と前記第２絶縁体との間の前記積層体内に設けられている。前記第４絶縁体は、前記第１方向に沿って前記積層体の上端から前記積層体の途中まで前記第１絶縁体と前記第２絶縁体との間の前記積層体内に設けられている。前記第４絶縁体は、前記第３方向に関して前記第３絶縁膜と重なる位置で前記第２方向に沿って延びている。前記第１柱状部は、前記第１方向に沿って前記積層体の上端から前記積層体の下端まで前記第１絶縁体と前記第４絶縁体との間の前記積層体内に設けられている。前記第１柱状部は、半導体層を含む。前記第２柱状部は、前記第１方向に沿って前記積層体の上端から前記積層体の下端まで前記第２絶縁体と前記第４絶縁体との間の前記積層体内に設けられている。前記第２柱状部は、半導体層を含む。
図１（ａ）は、第１実施形態に係る半導体装置を例示する模式斜視図である。図１（ｂ）は、積層体の模式平面図である。 図２（ａ）は、図１中のIIA−IIA線に沿う模式断面図である。図２（ｂ）は、図１中のIIB−IIB線に沿う模式断面図である。 図３（ａ）は、図２（ａ）及び図２（ｂ）中のIIIA−IIIA線に沿う模式断面図である。図３（ｂ）は、図２（ａ）及び図２（ｂ）中のIIIB−IIIB線に沿う模式断面図である。図３（ｃ）は、図２（ａ）及び図２（ｂ）中のIIIC−IIIC線に沿う模式断面図である。 図４（ａ）は、第１参考例に係る半導体装置の製造中の状態を例示する模式断面図である。図４（ｂ）は、第１実施形態に係る半導体装置の製造中の状態を例示する模式断面図である。 図５は、第１実施形態に係る半導体装置の製造中の状態を例示する模式断面図である。 図６（ａ）及び図６（ｂ）は、第１実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。 図７（ａ）及び図７（ｂ）は、第１実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。 図８（ａ）及び図８（ｂ）は、第１実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。 図９（ａ）〜図９（ｄ）は、第１実施形態に係る半導体装置の製造方法の変形例を例示する工程順模式断面図である。 図１０は、第３絶縁体及び第４絶縁体を例示する模式的斜視図である。 図１１は、第１実施形態の第１変形例に係る半導体装置を例示する模式断面図である。 図１２（ａ）は、第１実施形態の第２変形例に係る半導体装置を例示する模式断面図である。図１２（ｂ）は、省略される柱状部ＣＬを示す模式断面図である。 図１３は、第１実施形態の第３変形例に係る半導体装置を例示する模式断面図である。 図１４は、第１実施形態の第４変形例に係る半導体装置を例示する模式断面図である。 図１５は、第１実施形態の第５変形例に係る半導体装置を例示する模式断面図である。 図１６（ａ）は、第１実施形態の第６変形例に係る半導体装置を例示する模式断面図である。図１６（ｂ）は、第１実施形態の第５変形例に係る半導体装置を例示する模式断面図である。 図１７（ａ）は、第１実施形態の第６変形例に係る半導体装置のパターン例を例示する模式断面図である。図１７（ｂ）は、第１実施形態の第５変形例に係る半導体装置のパターン例を例示する模式断面図である。 図１８（ａ）は、第２参考例に係る半導体装置の製造中の状態を例示する模式断面図である。図１８（ｂ）は、第１実施形態の第７変形例に係る半導体装置の製造中の状態を例示する模式断面図である。 図１９（ａ）は、第３参考例に係る半導体装置を示す模式斜視図である。図１９（ｂ）は、第１実施形態の第７変形例に係る半導体装置を例示する模式斜視図である。図１９（ｃ）は、積層体を例示する模式平面図である。 図２０は、第１実施形態の第８変形例に係る半導体装置を例示する模式断面図である。 図２１（ａ）は、第１実施形態の第７変形例に係る半導体装置を例示する模式断面図である。図２１（ｂ）は、第１実施形態の第８変形例に係る半導体装置を例示する模式断面図である。 図２２は、第１実施形態の第９変形例に係る半導体装置を例示する模式断面図である。 図２３は、第１実施形態の第９変形例に係る半導体装置の省略された柱状部ＣＬを例示する模式断面図である。 図２４は、第１実施形態の第９変形例に係る半導体装置のビット線の接続例を例示する模式断面図である。 図２５は、第１実施形態の第９変形例の別の例に係る半導体装置の省略された柱状部ＣＬを例示する模式断面図である。 図２６は、第１実施形態の第１０変形例に係る半導体装置を例示する模式断面図である。 図２７は、第１実施形態の第１１変形例に係る半導体装置を例示する模式断面図である。 図２８（ａ）及び図２８（ｂ）は、第２実施形態に係る半導体装置を例示する模式断面図である。 図２９（ａ）は、図２８（ａ）及び図２８（ｂ）中のXXIXA−XXIXA線に沿う模式断面図である。図２９（ｂ）は、図２８（ａ）及び図２８（ｂ）中のXXIXB−XXIXB線に沿う模式断面図である。図２９（ｃ）は、図２８（ａ）及び図２８（ｂ）中のXXIXC−XXIXC線に沿う模式断面図である。 図３０（ａ）及び図３０（ｂ）は、第３実施形態に係る半導体装置１００ｃを例示する模式断面図である。 図３１（ａ）及び図３１（ｂ）は、第４参考例を示す模式断面図である。 図３２（ａ）は、浅いスリット及び第４絶縁体を形成した状態を例示する模式断面図、図３２（ｂ）は、深く短いスリットＳＳＴを形成した状態を例示する模式断面図である。 図３３（ａ）及び図３３（ｂ）は、第３実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。 図３４（ａ）及び図３４（ｂ）は、第３実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。 図３５（ａ）及び図３５（ｂ）は、第３実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。 図３６は、３次元構造のメモリセルを例示する模式断面図である。
以下に、本発明の実施形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
図１（ａ）は、第１実施形態に係る半導体装置１００ａを例示する模式斜視図である。図１（ｂ）は、積層体２の模式平面図である。図２（ａ）は、図１中のIIA−IIA線に沿う模式断面図（X-Y断面）である。図２（ｂ）は、図１中のIIB−IIB線に沿う模式断面図（X-Y断面）である。図３（ａ）は、図２（ａ）及び図２（ｂ）中のIIIA−IIIA線に沿う模式断面図（Y-Z断面）である。図３（ｂ）は、図２（ａ）及び図２（ｂ）中のIIIB−IIIB線に沿う模式断面図（Y-Z断面）である。図３（ｃ）は、図２（ａ）及び図２（ｂ）中のIIIC−IIIC線に沿う模式断面図（X-Z断面）である。本明細書では、第１方向をＺ軸方向とする。Ｚ軸方向と交差、例えば、直交する１つの方向を第２方向とする。第２方向はＸ軸方向である。Ｚ及びＸ軸方向のそれぞれと交差、例えば、直交する１つの方向を第３方向とする。第３方向はＹ軸方向である。なお、本明細書ではＸ−Ｙ断面については、ハッチングを省略する。
図１〜図３に示すように、第１実施形態に係る半導体装置１００ａは、３次元構造のメモリセルを有した不揮発性メモリである。半導体装置１００ａは、半導体基板１と、積層体２と、第１〜第４絶縁体３１〜３４と、複数の柱状部ＣＬと、を含む。
積層体２は、半導体基板１上に設けられている。積層体２と半導体基板１との間には、例えば、絶縁膜２ｇが設けられている。積層体２は、Ｚ軸方向に沿って交互に積層された複数の導電層２１及び複数の絶縁層２２を含む。導電層２１は、例えば、タングステン（Ｗ）を含む。絶縁層は、例えば、シリコン酸化物（ＳｉＯ２）を含む。絶縁層２２は、導電層２１どうしを絶縁する。導電層２１及び絶縁層２２のそれぞれの積層数は、任意である。
導電層２１は、少なくとも１つのソース側選択ゲートＳＧＳと、複数のワード線ＷＬと、少なくとも１つのドレイン側選択ゲートＳＧＤとを含む。ソース側選択ゲートＳＧＳは、ソース側選択トランジスタＳＴＳのゲート電極である。ワード線ＷＬは、メモリセルＭＣのゲート電極である。ドレイン側選択ゲートＳＧＤは、ドレイン側選択トランジスタＳＴＤのゲート電極である。ソース側選択ゲートＳＧＳは、積層体２の下部領域に設けられる。ドレイン側選択ゲートＳＧＤは、積層体２の上部領域に設けられる。下部領域は、積層体２の、基板１に近い側の領域を、上部領域は、積層体２の、基板１から遠い側の領域を指す。ワード線ＷＬは、ソース側選択ゲートＳＧＳとドレイン側選択ゲートＳＧＤとの間に設けられる。
なお、複数の絶縁層２２のうち、ソース側選択ゲートＳＧＳとワード線ＷＬとを絶縁する絶縁層２２のＺ軸方向の厚さは、例えば、ワード線ＷＬとワード線ＷＬとを絶縁する絶縁層２２のＺ軸方向の厚さよりも、厚くされてもよい。さらに、半導体基板１から最も離された最上層の絶縁層２２の上に、カバー絶縁膜２２ａを設けてもよい。カバー絶縁膜２２ａは、例えば、シリコン酸化物を含む。
半導体装置１００ａは、ドレイン側選択トランジスタＳＴＤと、ソース側選択トランジスタＳＴＳとの間に直列に接続された複数のメモリセルＭＣを有する。ドレイン側選択トランジスタＳＴＤ、メモリセルＭＣ及びソース側選択トランジスタＳＴＳが直列に接続された構造は“メモリストリング”、もしくは“ＮＡＮＤストリング”と呼ばれる。メモリストリングは、例えば、コンタクトＣｂを介してビット線ＢＬに接続される。ビット線ＢＬは、積層体２の上方に設けられ、Ｙ軸方向に延びる。
図１（ｂ）に示すように、積層体２は、メモリセルアレイ２ｍと、例えば、積層体２のＸ軸方向の両端に設けられた階段部分２ｓとを含む。複数の深いスリットＳＴは、積層体２の一方の階段部分２ｓから、メモリセルアレイ２ｍを経て、他方の階段部分２ｓまで設けられている。複数の深く短いスリットＳＳＴは、少なくともメモリセルアレイ２ｍに設けられている。複数の浅いスリットＳＨＥは、メモリセルアレイ２ｍに設けられている。
図３（ａ）及び図３（ｂ）に示すように、第１、第２絶縁体３１及び３２は、それぞれ、深いスリットＳＴ内に設けられている。第１、第２絶縁体３１及び３２のそれぞれは、Ｚ軸方向に沿って積層体２の上端から積層体２の下端まで積層体２内に設けられている。第１絶縁体３１は、Ｘ軸方向に沿って延び、第２絶縁体３２は、Ｙ軸方向に関して第１絶縁体３１とは異なる位置でＸ軸方向に沿って延びている。第１、第２絶縁体３１及び３２のそれぞれは、例えば、シリコン酸化物を含む。第１絶縁体３１と第２絶縁体３２との間の積層体２は、ブロック（ＢＬＯＣＫ）と呼ばれ、例えば、データ消去の最小単位を構成する。
第３絶縁体３３は、深く短いスリットＳＳＴ内に設けられている。第３絶縁体３３は、Ｚ軸方向に沿って積層体２の上端から積層体２の下端まで、第１絶縁体３１と第２絶縁体３２との間の積層体２内に設けられている。
第４絶縁体３４は、浅いスリットＳＨＥ内に設けられている。第４絶縁体３４は、Ｚ軸方向に沿って積層体２の上端から積層体２の途中まで設けられている。第４絶縁体３４は、複数の部分を有する。複数の部分のそれぞれは、Ｘ軸方向に沿って延びつつ、第３絶縁体３３を挟んで互いにＸ軸方向に離隔している。また、図３（ｃ）に示すように、例えば、IIIC−IIIC線に沿う断面において、第３絶縁体３３には第４絶縁体３４が接するが、柱状部ＣＬには、導電層２１及び絶縁層２２のそれぞれが接する。
積層体２の途中まで設けられた第４絶縁体３４は、積層体２の上部領域においてドレイン側選択ゲートＳＧＤを形成する導電層２１を貫通する。図１（ａ）及び図１（ｂ）に示すように、ドレイン側選択ゲートＳＧＤを形成する導電層２１は、１つのブロックを形成する第１絶縁体３１と第２絶縁体３２との間の積層体２において、スリットＳＨＥを挟んだそのＹ軸方向両側で互いに離隔している。なお、本明細書では、深いスリットＳＴと、浅いスリットＳＨＥ及び深く短いスリットＳＳＴとの間の領域を“フィンガー”と称する。このフィンガー毎にドレイン側選択ゲートＳＧＤがスリットＳＨＥで区切られて形成されているので、データ書き込み及び読み出し時に、ドレイン側選択ゲートＳＧＤによりブロック内の１つのフィンガーを選択状態とすることができる。
柱状部ＣＬのそれぞれは、積層体２内に設けられたメモリホールＭＨ内に設けられている。メモリホールＭＨは、Ｚ軸方向に沿って積層体２の上端から積層体２の下端まで積層体２内に設けられている。柱状部ＣＬのそれぞれは、半導体層を含む。ドレイン側選択トランジスタＳＴＤ、メモリセルＭＣ及びソース側選択トランジスタＳＴＳのそれぞれのチャネルは、半導体層内に得られる。柱状部ＣＬの１つ（第１柱状部ＣＬ１）は、第１絶縁体３１と第４絶縁体３４との間に設けられ、柱状部の他の１つ（第２柱状部ＣＬ２）は、第２絶縁体３２と第４絶縁体３４との間に設けられている（図２（ａ）及び図３（ａ））。各フィンガーからそれぞれ１つずつ選択された複数の柱状部ＣＬが、コンタクトＣｂを介してＹ軸方向に延びる１本のビット線ＢＬに共通に接続される。例えば、第１絶縁体３１と第４絶縁体３４との間のフィンガーから選択された１つの柱状部ＣＬ（第１柱状部ＣＬ１）と、第２絶縁体３２と第４絶縁体３４との間のフィンガーから選択された１つの柱状部ＣＬ（第２柱状部ＣＬ２）とが、Ｙ軸方向に延びる１本のビット線ＢＬに共通に接続される。
このような半導体装置１００ａによれば、例えば、以下のような利点を得ることができる。
（１）加工精度が高い積層体２が得られる
（２）導電層２１の抵抗値の上昇が抑制される
図４（ａ）は、第１参考例（FIRST REFERENCE EXAMPLE）に係る半導体装置の製造中の状態を例示する模式断面図（X-Y断面）である。図４（ｂ）は、第１実施形態に係る半導体装置の製造中の状態を例示する模式断面図（X-Y断面）である。図５は、第１実施形態に係る半導体装置の製造中の状態を例示する模式断面図（Y-Z断面）である。図４（ａ）及び図４（ｂ）のそれぞれは、例えば、図２（ｂ）に示した断面に対応する。図５は、例えば、図３（ｂ）に示した断面に対応する。図４（ａ）〜図５のそれぞれには、犠牲膜の除去工程が示されている。
（１）について
導電層２１を形成する前、絶縁層２２間には、犠牲膜（図示せず）が設けられている。絶縁層２２はシリコン酸化物を含み、犠牲膜は、例えば、シリコン窒化物を含む。深いスリットＳＴには、第１、第２絶縁体３１及び３２のそれぞれが、まだ埋め込まれていない。深いスリットＳＴの側壁には、Ｚ軸方向に沿って絶縁層２２（シリコン酸化物）及び犠牲膜（シリコン窒化物）が交互に露出した状態である。次いで、深いスリットＳＴからエッチング液を浸入させ、絶縁層２２（シリコン酸化物）をマスクに用いて、犠牲膜（シリコン窒化物）を選択的に除去する。この選択的な除去には、例えば、リン酸（Ｈ３ＰＯ４）を含む、加熱されたエッチング液が用いられる。
図４（ａ）に示すように、第１参考例に係る半導体装置１００ｒａの積層体２は、深く短いＳＳＴを有していない。犠牲膜の除去用のエッチング液（図４（ａ）には、便宜上、“Ｈ３ＰＯ４”として図示）の浸入経路の、Ｙ軸方向における理論上の距離（柱状部ＣＬが存在しないと見做した時に、エッチング液が犠牲膜を浸蝕するＹ軸方向の距離）は、深いスリットＳＴ−深いスリットＳＴ間の距離ｄｓｔ−ｓｔの２分の１となる。
半導体装置１００ｒａでは、犠牲膜の除去に要する時間が長くなる。犠牲膜の除去時間が長くなると、以下のような事情Ａ及びＢを招くことがある。
Ａ．積層体２の上部領域において、例えば、活性なリン酸に曝される時間が長くなり、絶縁層２２に過剰エッチングが発生する
Ｂ．積層体２の下部領域において、シリコンの沈殿が起こり、シリコン結晶が析出する
このように、半導体装置１００ｒａでは、積層体２が破壊されたり、シリコン結晶の析出が発生したりすることがあり、積層体２を設計された寸法に仕上げることが困難である。
これに対して、半導体装置１００ａの積層体２は、図４（ｂ）及び図５に示すように、深く短いＳＳＴを、さらに有する。深く短いＳＳＴは、図４（ｂ）に示すように、深いスリットＳＴと、深いスリットＳＴとの間の、ほぼ半分の位置に設けられる。このため、犠牲膜の除去用のエッチング液の浸入経路の、Ｙ軸方向における理論上の距離は、深いスリットＳＴ−深いスリットＳＴ間の距離ｄｓｔ−ｓｔの約４分の１以下である。
このため、半導体装置１００ａによれば、犠牲膜の除去に要する時間を、半導体装置１００ｒａに比較して、短くすることができる。犠牲膜の除去に要する時間を短くできる結果、半導体装置１００ａでは、半導体装置１００ｒａに比較して、上記Ａ及びＢの事情を抑制することができる。したがって、半導体装置１００ａでは、例えば、半導体装置１００ｒａに比較して、積層体２の破壊を抑制でき、さらに、シリコン結晶の析出も抑制できる。このような半導体装置１００ａによれば、例えば、積層体２を設計された寸法に仕上げやすく、加工精度が高い積層体２を形成できる、という利点を得ることができる。
（２）について
図５に示すように、犠牲膜を除去した積層体２内には、空間Ｓが得られる。空間Ｓは、絶縁層２２と絶縁層２２との間に得られる。空間Ｓ内には、導電層２１が形成される。半導体装置１００ａにおいて、導電層２１は、金属前駆体を、深いスリットＳＴ及び深く短いスリットＳＳＴの双方から拡散させ、空間Ｓに、金属（導電物）を堆積させることで形成される。金属をタングステンとした場合には、例えば、フッ化タングステンを金属前駆体としたＣＶＤ（Chemical Vapor Deposition）法が用いられる。
空間内に堆積可能な金属（導電物）の膜厚は、柱状部ＣＬと柱状部ＣＬ間の距離によって制限される。柱状部ＣＬと柱状部ＣＬとの間に堆積した金属がピンチオフした時点で、それ以上、金属前駆体が空間Ｓ内の奥に拡散できなくなるためである。ピンチオフが生じると、導電層２１の堆積が終わる。空間Ｓ内における導電層２１の膜厚は、ピンチオフを生じた柱状部ＣＬと柱状部ＣＬとの間の距離の、約２分の１以下である。
第１参考例に係る半導体装置１００ｒａでは、Ｙ軸方向において、深いスリットＳＴから、例えば、２つめの柱状部ＣＬで金属がピンチオフすると、深いスリットＳＴから３〜４つめの柱状部ＣＬ付近では、導電層２１の厚さが薄くなり、導電層２１の抵抗値が上昇する。
これに対して、半導体装置１００ａでは、深いスリットＳＴ及び深く短いスリットＳＳＴの双方から、金属前駆体を空間Ｓ内へ拡散させることができる。例えば、図４（ｂ）に示した例では、柱状部ＣＬがＹ軸方向に千鳥状に８つ並ぶ。
深く短いＳＳＴは、深いスリットＳＴから４つめの柱状部ＣＬ付近に設けられている。このため、堆積した金属が深いスリットＳＴからＹ軸方向に沿って、例えば、２つめの柱状部ＣＬ付近でピンチオフする以前に、深く短いスリットＳＳＴからＹ軸方向に沿って、３〜４つめの柱状部ＣＬ付近の空間Ｓに対しても、金属前駆体を拡散させることができる。
このような半導体装置１００ａによれば、深いスリットＳＴと深いスリットＳＴとの間の中央付近において、導電層２１の厚さを、半導体装置１００ｒａに比較して厚くすることができる。したがって、半導体装置１００ａの導電層２１は、半導体装置１００ｒａの導電層２１に比較して、その抵抗値の上昇を抑制することができ、低抵抗な導電層２１を形成できる、という利点を得ることができる。
（第１実施形態：製造方法）
図６（ａ）〜図８（ｂ）は、第１実施形態に係る半導体装置の製造方法を例示する工程順模式断面図（Y-Z断面）である。図６（ａ）〜図８（ｂ）に示す断面は、例えば、図３（ｂ）に示した断面に対応する。なお、図６（ａ）〜図８（ｂ）では、半導体装置１００ａを、例えば、図３（ｂ）よりも、さらに簡略化して示されている。例えば、図６（ａ）〜図８（ｂ）では、絶縁膜２ｇ及びカバー絶縁膜２２ａ等は省略している。
図６（ａ）に示すように、積層体２を、半導体基板１上に形成する。積層体２は、半導体基板１上に、絶縁層２２及び犠牲膜２３を、Ｚ軸方向に沿って交互に積層することで形成される。次いで、メモリホールＭＨを、積層体２内に、Ｚ軸方向に沿って積層体２の上端から積層体２の下端まで形成する。本実施形態では、メモリホールＭＨは、半導体基板１の内部に達する。次いで、柱状部ＣＬを、メモリホールＭＨ内に形成する。次いで、浅いスリットＳＨＥを、積層体２内に、Ｚ軸方向に沿って積層体２の上端から積層体２の途中まで形成する。浅いスリットＳＨＥの下端は、積層体２内において、例えば、ドレイン側選択ゲートＳＧＤを形成する複数層の導電層のうちの最下層の導電層と対応する犠牲膜２３直下の絶縁層２２の途中に位置される。次いで、第４絶縁体３４を、浅いスリットＳＨＥ内に形成する。
次に、図６（ｂ）に示すように、深いスリットＳＴ及び深く短いスリットＳＳＴを、積層体２内に、Ｚ軸方向に沿って積層体２の上端から積層体２の下端まで形成する。本実施形態では、深いスリットＳＴ及び深く短いスリットＳＳＴのそれぞれは、半導体基板１の内部に達する。深く短いスリットＳＳＴは、例えば、第４絶縁体３４を貫通して、積層体２内に形成される。図６（ｂ）に示すＹ−Ｚ断面には、深く短いスリットＳＳＴを形成することで、第４絶縁体３４の、深く短いスリットＳＳＴとオーバーラップした部分が除去された状態が示されている。深いスリットＳＴ及び深く短いスリットＳＳＴは、同時に形成してもよく、別々に形成してもよい。
次に、図７（ａ）に示すように、犠牲膜２３を、深いスリットＳＴ及び深く短いスリットＳＳＴを介して除去する。これにより、絶縁層２２間には、空間Ｓが形成される。絶縁層２２は、例えば、シリコン酸化物を含み、犠牲膜２３は、例えば、シリコン窒化物を含む。犠牲膜２３の除去には、例えば、リン酸を含む、加熱したエッチング液を用いたウェットエッチングが用いられる。
次に、図７（ｂ）に示すように、空間Ｓ内を、深いスリットＳＴ及び深く短いスリットＳＳＴを介して金属（導電物）で埋め込む。これにより、絶縁層２２間には、導電層２１が形成される。導電層２１が含む金属は、例えば、タングステンである。導電層２１の形成には、フッ化タングステンを金属前駆体に用いた、ＣＶＤ法が用いられる。なお、特に図示していないが、導電層２１の形成に先立ち、空間Ｓ内に、ブロック絶縁膜及びバリア膜の形成を行ってもよい。ブロック絶縁膜は、例えば、シリコン酸化物膜、又は、金属酸化物膜である。バリア膜は、例えば、金属がタングステンである場合、例えば、窒化チタンとチタンとの積層構造膜が選ばれる。
次に、図８（ａ）に示すように、導電層２１を、深いスリットＳＴ及び深く短いスリットＳＳＴの側壁上及び底面上のそれぞれから除去する。導電層２１の除去には、例えば、ＲＩＥ（Reactive Ion Etching）法が用いられる。
次に、図８（ｂ）に示すように、深いスリットＳＴ及び深く短いスリットＳＳＴ内を、第１〜第３絶縁体３１〜３３で埋め込む。第１〜第３絶縁体３１〜３３は、例えば、シリコン酸化物である。
この後、特に図示しないが、周知の方法に従って、ビット線ＢＬ等を形成することで、第１実施形態に係る半導体装置１００ａを製造することができる。
（第１実施形態：製造方法の変形例）
図９（ａ）〜図９（ｄ）は、第１実施形態に係る半導体装置の製造方法の変形例を例示する工程順模式断面図である。
図９（ａ）に示すように、積層体２には、柱状部ＣＬ、浅いスリットＳＨＥ及び第４絶縁体３４が形成されている。積層体２は、犠牲膜２３を含む状態である。このような積層体２内に、深いスリットＳＴを、Ｚ軸方向に沿って積層体２の上端から積層体２の下端まで形成する。
次に、図９（ｂ）に示すように、犠牲膜２３を、深いスリットＳＴを介して除去する。次いで、空間Ｓ（図９（ｂ）には図示せず。図７（ａ）参照）内を、深いスリットＳＴを介して金属（導電物）で埋め込み、絶縁層２２間に、導電層２１を形成する。ここで、導電層２１は、深いスリットＳＴから金属を埋め込むため、金属がピンチオフし、例えば、２つの深いスリットＳＴの間には、ボイドＶが生じることがある。
次に、図９（ｃ）に示すように、導電層２１を、深いスリットＳＴの側壁上及び底面上から除去する。次いで、複数の深く短いスリットＳＳＴを、積層体２内に、Ｚ軸方向に沿って積層体２の上端から積層体２の下端まで形成する。深く短いスリットＳＳＴは、ボイドＶと接する。
次に、図９（ｄ）に示すように、深いスリットＳＴ、深く短いスリットＳＳＴ及びボイドＶ内を、第１〜第３絶縁体３１〜３３で埋め込む。
図１０は、第３絶縁体３３及び第４絶縁体３４を例示する模式的斜視図である。
図１０に示すように、複数の第３絶縁体３３は、深く短いスリットＳＳＴとともに、ボイドＶを埋め込む。例えば、本変形例に従った製造方法によって形成された第３絶縁体３３のそれぞれは、Ｘ−Ｙ平面に沿ってフランジ状に広がったフランジ部位３３ａを有する。
フランジ部位３３ａのそれぞれは、深く短いスリットＳＳＴ内の各第３絶縁体３３からＸ−Ｙ平面に沿ってフランジ状に広がる。Ｘ−Ｙ平面において、深く短いスリットＳＳＴ内の各第３絶縁体３３からＸ軸方向に広がったフランジ部位３３ａのそれぞれは、例えば、互いに接する。なお、前述の図９（ｄ）に示す断面は、図１０に示すIXD−IXD線に沿う。
このように、深く短いスリットＳＳＴは、導電層２１を形成した後に形成することも可能である。さらに、深く短いスリットＳＳＴのそれぞれの内部は、例えば、第３絶縁体３３によって埋め込むことも可能である。
このような製造方法の変形例によれば、例えば、積層体２内に、ボイドＶが生じたとしても、ボイドＶ内を、第３絶縁体３３によって埋め込むことができる。
したがって、第１実施形態に係る半導体装置１００ａによれば、ボイドＶが積層体２内に残置されてしまう事情を抑制でき、残置されたボイドＶに起因した、例えば、積層体２の崩れを抑制することもできる。
（第１実施形態：第１変形例）
図１１は、第１実施形態の第１変形例に係る半導体装置１００ａａを例示する模式断面図（X-Y断面）である。図１１に示す断面は、例えば、図２（ａ）に示した断面に対応する。
図１１に示すように、Ｘ−Ｙ断面において、深く短いスリットＳＳＴとオーバーラップする柱状部ＣＬについては省略してもよい。柱状部ＣＬの構造は、積層体２の構造と異なる。積層体２は、例えば、シリコン酸化物とシリコン窒化物とが、Ｚ軸方向に沿って繰り返し積層された構造を持つ。これに対して、柱状部ＣＬは、例えば、シリコン酸化物、シリコン窒化物及び再結晶化されたシリコンが、Ｚ軸方向に沿って連続した構造を持つ。このため、深く短いスリットＳＳＴが柱状部ＣＬとオーバーラップすると、深く短いスリットＳＳＴを形成する工程において、積層体２のエッチングが困難になる可能性がある。
このような積層体２のエッチングの困難性は、例えば、深く短いスリットＳＳＴを柱状部ＣＬとオーバーラップさせないことで、解消することができる。半導体装置１００ａａでは、第３絶縁体３３が、柱状部ＣＬと接しない。
半導体装置１００ａａの積層体２には、第１絶縁体３１と第２絶縁体３２との間に、ロウＲ０〜Ｒ７が含まれている。ロウＲ０〜Ｒ７のそれぞれは、Ｘ軸方向に沿って複数の柱状部ＣＬを含む。浅いスリットＳＨＥ及び深く短いスリットＳＳＴ、即ち、第３、第４絶縁体３３及び３４のそれぞれは、ロウＲ３とロウＲ４との間に設けられている。ロウＲ３及びＲ４では、柱状部ＣＬが、深く短いスリットＳＳＴが形成された箇所から省略されている。例えば、図１１に示された積層体２の一部のエリアにおいて、ロウＲ０〜Ｒ２、Ｒ５〜Ｒ７のそれぞれは、１２個の柱状部ＣＬを含む。これに対し、ロウＲ３及びＲ４のそれぞれが含む柱状部ＣＬの数は、７個である。
このように、第３、第４絶縁体３３及び３４のそれぞれに隣接したロウＲ３及びＲ４において、ロウＲ３及びＲ４のそれぞれが含む柱状部ＣＬの数を、浅いスリットＳＨＥ及び深く短いスリットＳＳＴのそれぞれから離れたロウＲ０〜Ｒ２、Ｒ５〜Ｒ７のそれぞれが含む数よりも少なくする。例えば、第３、第４絶縁体３３及び３４と隣接するロウＲ４を第１ロウとし、ロウＲ４（第１ロウ）を間に挟み、第３、第４絶縁体３３及び３４と離れたロウＲ５を第２ロウと仮定する。このとき、ロウＲ４（第１ロウ）が含む柱状部ＣＬの数は、ロウＲ５（第２ロウ）が含む柱状部ＣＬの数よりも少なくてもよい。これにより、第３絶縁体３３が、柱状部ＣＬとオーバーラップしない半導体装置１００ａａを得ることができる。さらに、ロウＲ３及びＲ４は、それぞれが延びるＸ軸方向において、柱状部ＣＬ及び第３絶縁体３３のそれぞれを含むようにしてもよい。
（第１実施形態：第２変形例）
図１２（ａ）は、第１実施形態の第２変形例に係る半導体装置１００ａｂを例示する模式断面図（X-Y断面）である。図１２（ｂ）は、省略される柱状部ＣＬを示す模式断面図（X-Y断面）である。図１２（ａ）及び図１２（ｂ）のそれぞれに示す断面は、例えば、図２（ａ）に示した断面に対応する。
図１２（ａ）に示すように、複数の第３絶縁体３３のそれぞれのＸ−Ｙ断面の形状は、楕円形であってもよい。
図１２（ｂ）に示すように、半導体装置１００ａｂでは、柱状部ＣＬが積層体２内に、千鳥状に配置されている。柱状部ＣＬを積層体２内に千鳥状に配置した場合、柱状部ＣＬは、ロウＲ３及びＲ４のそれぞれからＸ軸方向に沿って一定の周期で省略される。例えば、半導体装置１００ａｂでは、柱状部ＣＬを２つ省略し、３つ残す。これを、Ｘ軸方向に沿って繰り返す。ロウＲ３から省略される２つの柱状部ＣＬ、及び、ロウＲ４から省略される２つの柱状部ＣＬのそれぞれを仮想的な線によって結ぶと、Ｘ−Ｙ断面において、仮想的な平行四辺形ＰＬＧが得られる。深く短いスリットＳＳＴのＸ−Ｙ断面の形状は、例えば、この仮想的な平行四辺形ＰＬＧに対応した形状とされる。
Ｘ−Ｙ断面の形状が平行四辺形の深く短いスリットＳＳＴは加工しにくい。そこで、深く短いスリットＳＳＴのＸ−Ｙ断面の形状を、例えば、楕円形とする。これにより、Ｘ−Ｙ断面の形状が平行四辺形ＰＬＧである場合に比較して、深く短いスリットＳＳＴの加工性を向上させることができる。楕円形は、平行四辺形のようにコーナーを持たない。このため、楕円形は、コーナーを持つ平行四辺形ＰＬＧに比較して、その加工性が良好である。
また、楕円形が、例えば、仮想的な平行四辺形ＰＬＧを基にしてデザインされたものとすると、Ｘ−Ｙ断面において、楕円形の長軸ＬＡが、Ｘ軸方向から角度θ傾く（図１２（ａ））。Ｘ軸方向は、例えば、第４絶縁体３４が延びる方向と一致する。半導体装置１００ａｂでは、第３絶縁体３３のＸ−Ｙ断面の形状である楕円形の長軸ＬＡが、第４絶縁体３４が延びる方向から、ある角度θ傾く。なお、Ｘ−Ｙ断面において、角度θは、柱状部ＣＬのパターンによって、様々な値をとる。
このような半導体装置１００ａｂによれば、深く短いスリットＳＳＴの加工性を向上できる、という利点を得ることができる。また、半導体装置１００ａｂに示すように、Ｘ−Ｙ断面において、第３絶縁体３３の楕円形の長軸ＬＡは、第４絶縁体３４が延びる方向から、ある角度θ傾いていてもよい。
（第１実施形態：第３変形例）
図１３は、第１実施形態の第３変形例に係る半導体装置１００ａｃを例示する模式断面図（X-Y断面）である。図１３に示す断面は、例えば、図２（ａ）に示した断面に対応する。
図１３に示すように、第３絶縁体３３のＸ−Ｙ断面の形状は、矩形であってもよい。矩形は、例えば、短辺ＳＳと長辺ＬＳとを有する。長辺ＬＳが延びる方向は、Ｘ軸方向、例えば、第４絶縁体３４が延びる方向と実質的に一致していてもよい。長辺ＬＳが延びる方向が第４絶縁体３４が延びる方向と実質的に一致していると、例えば、積層体２が、Ｙ軸方向に拡大することを抑制しつつ、深く短いスリットＳＳＴと積層体２とが、Ｘ軸方向に沿って接する部位を大きくすることができる。このため、犠牲膜２３を除去する工程においては、より多くのエッチング液を犠牲膜２３に対して供給することができる。また、導電層２１を形成する工程においては、より多くの金属前駆体を空間Ｓ内に対して供給することができる。したがって、導電層２１にボイドＶが発生することを、より強く抑制することができる。
このような半導体装置１００ａｂによれば、導電層２１にボイドＶが発生し難く、低抵抗な導電層２１が得られる、という利点を得ることができる。
（第１実施形態：第４変形例）
図１４は、第１実施形態の第４変形例に係る半導体装置１００ａｄを例示する模式断面図（X-Y断面）である。図１４に示す断面は、例えば、図２（ａ）に示した断面に対応する。
図１４に示すように、第３絶縁体３３のＸ−Ｙ断面の形状が楕円形である場合、その長軸ＬＡは、Ｘ軸方向、例えば、第４絶縁体３４が延びる方向と実質的に一致していてもよい。
このような半導体装置１００ａｄによれば、例えば、半導体装置１００ａｃから得られる利点に加えて、深く短いスリットＳＳＴの加工性を向上できる、という利点を、さらに得ることができる。
（第１実施形態：第５変形例）
図１５は、第１実施形態の第５変形例に係る半導体装置１００ａｅを例示する模式断面図（X-Y断面）である。図１５に示す断面は、例えば、図２（ａ）に示した断面に対応する。
図１５に示すように、柱状部ＣＬを省略しなくても、Ｘ−Ｙ断面において、複数の第３絶縁体３３のそれぞれが、柱状部ＣＬと接しないようにすることもできる。例えば、ロウＲ３とロウＲ４とのピッチを“Ｐ０”とする。それ以外のピッチを“Ｐ１”とする。ピッチＰ０と、ピッチＰ１との関係を、例えば、
Ｐ０ ＞ Ｐ１
とする。
このように、ロウＲ０〜Ｒ７のそれぞれが含む柱状部ＣＬの数は、それぞれ、等しくすることもできる。例えば、第３、第４絶縁体３３及び３４と隣接するロウＲ４を第１ロウとし、ロウＲ４（第１ロウ）を間に挟み、第３、第４絶縁体３３及び３４と離れたロウＲ５を第２ロウと仮定する。このとき、ロウＲ４（第１ロウ）が含む柱状部ＣＬの数は、ロウＲ５（第２ロウ）が含む柱状部ＣＬの数と等しくてもよい。
さらに、例えば、ピッチＰ０をピッチＰ１よりも大きくし、ロウＲ３とロウＲ４との間に、第３、第４絶縁体３３及び３４を配置する。これにより、ロウＲ０〜Ｒ７のそれぞれが含む柱状部ＣＬの数を等しくしたまま、第３絶縁体３３が、柱状部ＣＬと接しない半導体装置１００ａｅを得ることができる。
なお、本明細書において、ピッチＰ０及びＰ１は、１つの柱状部ＣＬの外縁に接するＸ軸方向の接線、及び、Ｙ軸方向に隣接した他の柱状部ＣＬの外縁に接する接線のそれぞれに直交したＹ軸方向の距離とする。これは、後述される他のピッチにおいても同様とする。
（第１実施形態：第６変形例）
図１６（ａ）は、第１実施形態の第６変形例に係る半導体装置１００ａｆを例示する模式断面図（X-Y断面）である。図１６（ｂ）は、第１実施形態の第５変形例に係る半導体装置１００ａｅを例示する模式断面図（X-Y断面）である。図１６（ａ）及び図１６（ｂ）に示す断面は、それぞれ、例えば、図２（ａ）に示した断面に対応する。
図１６（ａ）に示すように、半導体装置１００ａｆは、第１絶縁体３１と第２絶縁体３２との間に、第１、第２フィンガーＦ１及びＦ２を有する。第１、第２フィンガーＦ１及びＦ２のそれぞれには、例えば、Ｙ軸方向に４つの柱状部ＣＬが、千鳥状に並ぶ。半導体装置１００ａｆにおいて、第１フィンガーＦ１における柱状部ＣＬのパターンと、第２フィンガーＦ２における柱状部ＣＬのパターンとは、例えば、第３、第４絶縁体３３及び３４のそれぞれを境にして“線対称”の関係にある。即ち、第２フィンガーＦ２のパターンは、第１フィンガーＦ１のパターンに対して“ミラーパターン”である。
図１６（ｂ）に、上述した第５変形例に係る半導体装置１００ａｅの模式的断面図を再掲する。半導体装置１００ａｅでは、第１フィンガーＦ１のパターンは、第２フィンガーＦ２のパターンと、パターンの向きを含め、同一である。半導体装置１００ａｅの第２フィンガーＦ２のパターンは、第１フィンガーＦ１のパターンの“リピートパターン”である。
図１６（ａ）及び図１６（ｂ）のそれぞれに示されたキャラクター“Ａ”は、第１、第２フィンガーＦ１及びＦ２のそれぞれのパターンの向きを、分かりやすく示したものである。
図１６（ａ）中のキャラクター“Ａ”に示すように、半導体装置１００ａｆの第２フィンガーＦ２のパターンは、第１フィンガーＦ１のパターンと反対向きである。これに対して、図１６（ｂ）中のキャラクター“Ａ”に示すように、半導体装置１００ａｅの第２フィンガーＦ２のパターンは、第１フィンガーＦ１のパターンと同じ向きである。
このように、第２フィンガーＦ２のパターンは、第１フィンガーＦ１のパターンに対してミラーパターンとすることが可能である。また、第２フィンガーＦ２のパターンは、第１フィンガーＦ１のパターンのリピートパターンとしてもよい。
図１７（ａ）は、第１実施形態の第６変形例に係る半導体装置１００ａｆのパターン例を例示する模式断面図（X-Y断面）である。図１７（ａ）に示す断面は、例えば、図２（ａ）に示した断面に対応する。
図１７（ａ）に示すように、第２フィンガーＦ２のパターンを、第１フィンガーＦ１のパターンに対してミラーパターンとする場合、例えば、
（ａ１） 千鳥状に配置された奇数個の柱状部ＣＬを含み、Ｙ軸方向に延びたパターンＭｙｏを発生させる（奇数の例は“９”）
（ａ２） パターンＭｙｏを、Ｘ軸方向に沿って順次並べる
（ａ３） Ｙ軸方向のセンターに位置する柱状部ＣＬ０をＸ軸方向に沿って消し、柱状部ＣＬを含まず、Ｘ軸方向に延びたパターンＭｘｃを得る
（ａ４） 浅いスリットＳＨＥ及び深く短いスリットＳＳＴのそれぞれのパターンを、パターンＭｘｃに対応するエリアに並べる
例えば、上記（ａ１）〜（ａ４）の手順により、第２フィンガーＦ２のパターンを、第１フィンガーＦ１のパターンに対してミラーパターンとすることができる。
このような半導体装置１００ａｆによれば、第３、第４絶縁体３３及び３４のＸ軸方向に沿った１つのサイドに、ロウＲ２及びＲ３が隣接する。さらに、第３、第４絶縁体３３及び３４のＸ軸方向に沿ったもう１つのサイドに、ロウＲ４及びＲ５が隣接する。ロウＲ２〜Ｒ５は、それぞれ、Ｘ軸方向に沿って複数の柱状部ＣＬａ〜ＣＬｄを含む。柱状部ＣＬａと柱状部ＣＬｄとのＹ軸方向に沿ったピッチを“Ｐ２”とする。柱状部ＣＬｂと柱状部ＣＬｃとのＹ軸方向に沿ったピッチを“Ｐ３”とする。ピッチＰ２と、ピッチＰ３との関係は、
Ｐ２ ＞ Ｐ３
である。
さらに、半導体装置１００ａｆによれば、ピッチＰ３は、実質的に、
Ｐ３ ≒ Ｐ２／２
となる。
半導体装置１００ａｆでは、例えば、Ｙ軸方向にピッチＰ２で離れた２つの柱状部ＣＬａ及びＣＬｄと、Ｙ軸方向にピッチＰ３で離れた２つの柱状部ＣＬｂ及びＣＬｃとが、Ｘ軸方向に沿って交互に並ぶ。また、半導体装置ａｆでは、第３、第４絶縁体３３及び３４のそれぞれが、柱状部ＣＬａと柱状部ＣＬｄとの間、及び、柱状部ＣＬｂと柱状部ＣＬｃとの間に配置されている。ピッチＰ２は、ピッチＰ３よりも大きい。例えば、ピッチＰ３は、実質的にＰ２／２である。このように、Ｘ軸方向に沿ってピッチＰ２と、ピッチＰ２よりも小さい、例えば、Ｐ２／２であるピッチＰ３を交互に繰り返し、第２フィンガーＦ２のパターンを、第１フィンガーのパターンのミラーパターンとしてもよい。
図１７（ｂ）は、第１実施形態の第５変形例に係る半導体装置１００ａｅのパターン例を例示する模式断面図（X-Y断面）である。図１７（ｂ）に示す断面は、例えば、図２（ａ）に示した断面に対応する。
図１７（ｂ）に示すように、第２フィンガーＦ２のパターンを、第１フィンガーＦ１のリピートパターンとする場合、例えば、
（ｂ１） 千鳥状に配置された偶数個の柱状部ＣＬを含み、Ｙ軸方向に延びたパターンＭｙｅを発生させる（偶数の例は“８”）
（ｂ２） パターンＭｙｅを、Ｘ軸方向に沿って順次並べる
（ｂ３） Ｙ軸方向のセンターに位置する柱状部ＣＬ間のエリアをＹ軸方向に沿って広げ、Ｘ軸方向に延び、柱状部ＣＬを含まないパターンＭｘｃを得る
（ｂ４） 浅いスリットＳＨＥ及び深く短いスリットＳＳＴのそれぞれのパターンを、パターンＭｘｃに対応するエリアに並べる
例えば、上記（ｂ１）〜（ｂ４）の手順により、第２フィンガーＦ２のパターンを、第１フィンガーＦ１のリピートパターンとすることができる。
半導体装置１００ａｆと同様に、半導体装置１００ａｅにおいても、ロウＲ２及びＲ３のそれぞれが、第３、第４絶縁体３３及び３４のＸ軸方向に沿った１つのサイドに隣接し、ロウＲ４及びＲ５のそれぞれが、第３、第４絶縁体３３及び３４のＸ軸方向に沿ったもう１つのサイドに隣接する。柱状部ＣＬａと柱状部ＣＬｃとのＹ軸方向に沿ったピッチを“Ｐ４”とする。柱状部ＣＬｂと柱状部ＣＬｄとのＹ軸方向に沿ったピッチを“Ｐ５”とする。ピッチＰ４と、ピッチＰ５との関係は、実質的に、
Ｐ４ ≒ Ｐ５
となる。
半導体装置１００ａｅでは、例えば、Ｙ軸方向にピッチＰ４で離れた２つの柱状部ＣＬａ及びＣＬｃと、Ｙ軸方向にピッチＰ５で離れた２つの柱状部ＣＬｂ及びＣＬｄとが、Ｘ軸方向に沿って交互に並ぶ。また、半導体装置ａｆでは、第３、第４絶縁体３３及び３４のそれぞれが、柱状部ＣＬａと柱状部ＣＬｃとの間、及び、柱状部ＣＬｂと柱状部ＣＬｄとの間に配置されている。ピッチＰ４は、ピッチＰ５と実質的に等しい。このように、Ｘ軸方向に沿ってピッチＰ４と、ピッチＰ４と実質的に等しいピッチＰ５とを、Ｙ軸方向にジグザグに繰り返し、第２フィンガーＦ２のパターンを、第１フィンガーＦ１のパターンのリピートパターンとしてもよい。
（第１実施形態：第７変形例）
図１８（ａ）は、第２参考例（SECOND REFERENCE EXAMPLE）に係る半導体装置１００ｒｂの製造中の状態を例示する模式断面図（X-Y断面）である。図１８（ｂ）は、第１実施形態の第７変形例に係る半導体装置１００ａｇの製造中の状態を例示する模式断面図である。図１８（ａ）及び図１８（ｂ）のそれぞれは、２つの深いスリットＳＴの間において、浅いスリットＳＨＥ及び深く短いスリットＳＳＴがＹ軸方向に沿って複数配置された例を示している。このとき、深いスリットＳＴと、浅いスリットＳＨＥ及び深く短いスリットＳＳＴとの間の領域に加え、複数の浅いスリットＳＨＥ及び深く短いスリットＳＳＴで挟まれた領域がフィンガーとなる。
図１８（ａ）に示すように、第２参考例に係る半導体装置１００ｒｂは、１つのブロック（ＢＬＯＣＫ）内に、３つ以上のフィンガーＦ１〜Ｆ３を設けた例である。しかし、半導体装置１００ｒｂでは、１つのブロック内に、３つ以上のフィンガーＦ１〜Ｆ３を設けることは困難である。積層体２内のドレイン側選択ゲートＳＧＤが形成される層において、線状の第４絶縁体３４が２線、２つの深いスリットＳＴの間に存在する。線状の第４絶縁体３４に挟まれた部分には、空間Ｓを形成する工程（犠牲膜２３の除去工程）において、エッチング液（Ｈ３ＰＯ４）が浸入しない。このため、犠牲膜２３が残り、ドレイン側選択ゲートＳＧＤを形成できない。
図１８（ｂ）に示すように、第７変形例に係る半導体装置１００ａｇは、１つのブロック内に、３つ以上のフィンガーＦ１〜Ｆ３を有する。半導体装置１００ａｇは、深く短いスリットＳＳＴを、２つの深いスリットＳＴの間に備えている。したがって、空間Ｓを形成する工程（犠牲膜２３の除去工程）において、深く短いスリットＳＳＴから、エッチング液（Ｈ３ＰＯ４）を、第４絶縁体３４に挟まれた部分に浸入させることができる。したがって、半導体装置１００ａｇによれば、空間Ｓを、第４絶縁体３４に挟まれた部分に形成することができる。
第１絶縁体３１と第２絶縁体３２との間に、深く短いスリットＳＳＴ及び第３絶縁体３３を設けた半導体装置１００ａｇによれば、１つのブロック内に、３つ以上のフィンガーＦ１〜Ｆ３を設けることもできる。
図１９（ａ）は、第３参考例（THIRD REFERENCE EXAMPLE）に係る半導体装置１００ｒｃを示す模式斜視図である。図１９（ｂ）は、第１実施形態の第７変形例に係る半導体装置１００ａｇを例示する模式斜視図である。図１９（ｃ）は、積層体２を例示する模式平面図である。図１９（ａ）及び図１９（ｂ）のそれぞれは、積層体２の、例えば、周囲に設けられた階段部分（STAIRCASE）２ｓ（図１９（ｃ））を示している。例えば、階段部分２ｓに囲まれた領域がメモリセルアレイ２ｍ（MEMORY CELL ARRAY）となる。また、ワード線ＷＬとなる導電層２１の層数は、便宜上、“１８層”とする。また、図１９（ａ）及び図１９（ｂ）のそれぞれには、テラス２ｔのフロアプラン（FLOOR PLAN）を示す。フロアプラン中の“１〜１８”は、積層された導電層２１の順を示している。
図１９（ａ）に示すように、第３参考例に係る半導体装置１００ｒｃは、２つのフィンガーＦ１及びＦ２を有する。この場合、階段部分２ｓにおいては、Ｘ軸方向に沿って導電層２１を２層ずつ階段状に加工した後、Ｙ軸方向に沿って導電層２１を１層ずつ階段状に加工して、階段部分のＸ軸方向の長さを縮小させる方式を採用できる。２つのフィンガーＦ１及びＦ２の場合、Ｘ軸方向のテラス２ｔの数は、ワード線ＷＬとなる導電層２１の層数の１／２に減少できる。例えば、図１９（ａ）中のフロアプランに示すように、導電層２１の層数が“１８層”の場合、Ｘ軸方向のテラス２ｔ数は“９”となる。テラス２ｔには、特に図示しないが、導電層２１に電位を与える電気的配線が設けられる。
図１９（ｂ）に示すように、第７変形例に係る半導体装置１００ａｇは、フィンガーを３つ以上、例えば、フィンガーＦ１〜Ｆ３を有する。フィンガーＦ１〜Ｆ３を有する場合、階段部分においては、Ｘ軸方向に導電層２１を３層ずつ階段状に加工した後、Ｙ軸方向に導電層２１を１層ずつ階段状に２回加工することができる。半導体装置１００ａｇによれば、Ｘ軸方向のテラス２ｔの数を、導電層２１の層数の１／３まで、さらに減少できる。例えば、図１９（ｂ）中のフロアプランに示すように、導電層２１の層数が“１８層”の場合、Ｘ軸方向のテラス２ｔの数は“６”となる。
このように、半導体装置１００ａｇによれば、半導体装置１００ｒｃに比較して、例えば、階段部分のＸ軸方向に沿った長さを“ΔＸ”短くすることができる。従って、積層体２を、さらに縮小することが可能となる、という利点を、さらに得ることもできる。
また、図１９（ｂ）に示すように、深く短いスリットＳＳＴは、階段部分２ｓに設けられてもよい。階段部分２ｓにおいても、深く短いスリットＳＳＴ内には、第３絶縁体３３が設けられる。ただし、メモリセルアレイ２ｍに設けられる浅いスリットＳＨＥは階段部分２ｓまで延びては形成されないので、階段部分２ｓに、第３絶縁体３３を設ける必要は、必ずしもない。しかし、例えば、３つ以上のフィンガーを、積層体２内に設ける場合には、階段部分２ｓにも、深く短いスリットＳＳＴを設け、第３絶縁体３３を設けた方がよい。これにより、階段部分２ｓにおいて、導電層２１でのボイドＶの発生を抑制でき、低抵抗な導電層２１を得ることができる。
なお、図１９（ｂ）においては、第３絶縁体３３は、階段部分２ｓにおいて、積層体２のテラス２ｔ上面高さで止まっているように示されているが、第３絶縁体３３は、Ｚ軸方向に沿って積層体２においてドレイン側選択ゲートＳＧＤが形成された上端に対応する高さから積層体２の下端まで階段部分２ｓ内に設けられている。なお、階段部分２ｓにおいて、第４絶縁体３４は、設ける必要はない。階段部分２ｓにおいて、Ｘ軸方向に隣接した第３絶縁体３３と第３絶縁体３３の間には、第４絶縁体３４は、例えば、ない。
（第１実施形態：第８変形例）
図２０は、第１実施形態の第８変形例に係る半導体装置１００ａｈを例示する模式断面図（X-Y断面）である。図２０に示す断面は、例えば、図２（ａ）に示した断面に対応する。
図２０に示すように、１つのフィンガーについて、Ｙ軸方向に千鳥状に配置された柱状部ＣＬの最大数を、例えば、“４“を超える数とすることも可能である。半導体装置１００ａｈでは、１つのフィンガーについて、Ｙ軸方向の千鳥状に配置された柱状部ＣＬの最大数が“６”とされている。１つのブロックＢＬＯＣＫ当たり、浅いスリットＳＨＥの数は、“２”であり、Ｙ軸方向に千鳥状に配置された柱状部ＣＬの最大数は“１８”である。図２０中の“１〜１８”は、Ｙ軸方向に千鳥状に配置された柱状部ＣＬの順を示している。
半導体装置１００ａｈに示すように、１つのフィンガー当たり、Ｙ軸方向に千鳥状に配置された柱状部ＣＬの最大数を“４”を超える数としてもよい。
図２１（ａ）は、第１実施形態の第７変形例に係る半導体装置１００ａｇを例示する模式断面図（X-Y断面）である。図２１（ｂ）は、第１実施形態の第８変形例に係る半導体装置１００ａｈを例示する模式断面図（X-Y断面）である。図２１（ａ）及び図２１（ｂ）に示す断面は、例えば、図２（ａ）に示した断面に対応する。
図２１（ａ）に示すように、半導体装置１００ａｇでは、１つのフィンガーについて、Ｙ軸方向の千鳥状に配置された柱状部ＣＬの最大数は“４”である。１つのブロックＢＬＯＣＫ当たり、浅いスリットＳＨＥの数は“２”であり、Ｙ軸方向に千鳥状に配置された柱状部ＣＬの最大数は“１２”である。半導体装置１００ａｇでは、Ｙ軸方向の柱状部２４個当たり、深いスリットＳＴの数は“３”、浅いスリットＳＨＥの数は“４”である。
これに対して、半導体装置１００ａｈでは、図２１（ｂ）に示すように、Ｙ軸方向の柱状部２４個当たり、深いスリットＳＴの数は“２”、浅いスリットＳＨＥの数は“３”に減らすことができる。即ち、Ｙ軸方向の柱状部ＣＬの単位個数当たりの、浅いスリットＳＨＥの割合が減る。したがって、半導体装置１００ａｈでは、半導体装置１００ａｇに比較して、例えば、柱状部ＣＬ２４個相当の積層体２のＹ軸方向の長さを“ΔＹ”短くすることができる。従って、半導体装置１００ａｈによれば、積層体２を、さらに縮小することが可能となる、という利点を得ることができる。
なお、第８変形例は、第７変形例を否定する例ではない。第７変形例を選択するか、第８変形例を選択するかは、任意である。
（第１実施形態：第９変形例）
図２２は、第１実施形態の第９変形例に係る半導体装置１００ａｉを例示する模式断面図（X-Y断面）である。図２２に示す断面は、例えば、図２（ａ）に示した断面に対応する。
図２２に示すように、第９変形例に係る半導体装置１００ａｉでは、Ｘ−Ｙ断面において、複数の第３絶縁体３３が千鳥状に配置され、第３絶縁体３３のそれぞれが、例えば、Ｙ軸方向から傾いて配置されている。また、１つの第３絶縁体３３から、この１つの第３絶縁体３３に対してＸ軸方向に隣接する別の第３絶縁体３３までをＸ軸サイクル（X-AXIS CYCLE）とする。さらに、上記１つの第３絶縁体３３から、この１つの第３絶縁体３３に対してＹ軸方向に隣接するさらに別の第３絶縁体３３までをＹ軸サイクル（Y-AXIS CYCLE）とする。Ｘ軸サイクルの１つ及びＹ軸サイクルの１つで区切られたパターンを、単位パターンＵＰとする。半導体装置１００ａｉでは、単位パターンＵＰが、Ｘ軸方向及びＹ軸方向のそれぞれに繰り返し出現する。
図２３は、第１実施形態の第９変形例に係る半導体装置１００ａｉの省略された柱状部ＣＬを例示する模式断面図（X-Y断面）である。
図２３では、省略された柱状部ＣＬを“黒丸”で示す。積層体２は、Ｙ軸方向に沿って複数の柱状部ＣＬを含む複数のカラムを含む。半導体装置１００ａｉの単位パターンＵＰは、１つのＸ軸サイクル当たり、１０本のカラムＣ０〜Ｃ９を含む。カラムＣ０〜Ｃ９のそれぞれは、省略された柱状部ＣＬを含む。半導体装置１００ａｉの単位パターンＵＰでは、カラムＣ０〜Ｃ９のそれぞれにおいて、省略された柱状部ＣＬの数は等しい。例えば、省略された柱状部ＣＬの数は、カラムＣ０〜Ｃ９のそれぞれにおいて“２”である。これにより、カラムＣ０〜Ｃ９のそれぞれが含む複数の柱状部ＣＬの数は、それぞれ、等しくなる。
このように、単位パターンＵＰ中のカラムＣ０〜Ｃ９のそれぞれにおいて、省略された柱状部ＣＬの数を等しくするためには、カラムＣ０〜Ｃ９のそれぞれが、柱状部ＣＬと、第３絶縁体３３と、を含めばよい。そして、第３絶縁体３３によって省略される柱状部ＣＬを、カラムＣ０〜Ｃ９のそれぞれに設定すればよい。これにより、省略される柱状部ＣＬの数は、カラムＣ０〜Ｃ９のそれぞれで等しくすることができる。
このような単位パターンＵＰを、Ｘ軸方向及びＹ軸方向のそれぞれに繰り返す。これにより、ビット線ＢＬに接続可能な柱状部ＣＬの数は、カラムＣ０〜Ｃ９のそれぞれにおいて、全て等しくすることが可能となる。半導体装置１００ａｉでは、カラムＣ０〜Ｃ９の１つについて、１つのブロック中におけるビット線ＢＬに接続可能な柱状部ＣＬの数は“８”である。
図２４は、第１実施形態の第９変形例に係る半導体装置１００ａｉのビット線ＢＬの接続例を例示する模式断面図（X-Y断面）である。
図２４に示すように、半導体装置１００ａｉでは、１つの柱状部ＣＬの上部に、２本のビット線ＢＬｏ及びＢＬｅが配置されている。単位パターンＵＰ内において、ビット線ＢＬｅ及びＢＬｏのそれぞれに接続される柱状部ＣＬの数は、等しくされる。半導体装置１００ａｉでは、単位パターンＵＰ内において、カラムＣ０〜Ｃ９のそれぞれにおけるビット線ＢＬｅ及びＢＬｏに接続される柱状部ＣＬの数は“４”とされている。なお、図２４においては、図の煩雑化を防ぐため、ビット線ＢＬｅ及びＢＬｏについては、カラムＣ０及びＣ１のみに示している。
また、カラムＣ０〜Ｃ９のそれぞれについて、例えば、１つのフィンガーＦ内の柱状部ＣＬの数が、奇数の場合と、偶数の場合とがある。偶数の場合は、ビット線ＢＬｅ及びＢＬｏで接続する柱状部ＣＬの数を１／２ずつに分ければよい。奇数の場合、例えば、ビット線ＢＬｅ及びＢＬｏで、コンタクトＣｂのパターンを、交互に変えるとよい。例えば、１つの柱状部ＣＬにビット線ＢＬｅを接続したその次は、１つの柱状部ＣＬにビット線ＢＬｏを接続する等である。
半導体装置１００ａｉによれば、単位パターンＵＰにおいて、カラムＣ０〜Ｃ９のそれぞれの省略された柱状部ＣＬの数を等しくすることができる。即ち、カラムＣ０〜Ｃ９のそれぞれにおいて、複数のビット線ＢＬのそれぞれに接続される柱状部ＣＬの数を、ほぼ均等にすることができる。これにより、複数のビット線ＢＬの容量を、ほぼ均等にでき、動作の高速化を図ることができる。また、複数のビット線ＢＬの容量がほぼ均等になることで、例えば、センスアンプによるデータ判別の精度も向上させることができる。この利点は、記憶データの多値化に有用である。
図２５は、第１実施形態の第９変形例の別の例に係る半導体装置１００ａｉの省略された柱状部ＣＬを例示する模式断面図（X-Y断面）である。
図２５に示すように、別の例に係る半導体装置１００ａｉは、深いスリットＳＴ、第１絶縁体３１及び第２絶縁体３２を、さらに例示したものである。第９変形例により説明した関係は、深いスリットＳＴ、第１絶縁体３１及び第２絶縁体３２があっても、例えば、変わらない。即ち、深いスリットＳＴ、第１絶縁体３１及び第２絶縁体３２の配置された位置には、深く短いスリットＳＳＴ及び第３絶縁体３３は形成されず、ここで柱状部ＣＬを省略する必要がない。このため、Ｙ軸方向と平行に第３絶縁体３３から別の第３絶縁体３３までの間に、深いスリットＳＴ、第１絶縁体３１及び第２絶縁体３２のそれぞれが存在していても、カラムＣ０〜Ｃ９のそれぞれが含む柱状部ＣＬの数の関係がこれによって影響を受けることはなく、カラムＣ０〜Ｃ９のそれぞれにおいて、省略された柱状部ＣＬの数を等しくすることができる。さらに、カラムＣ０〜Ｃ９の１つについて、ビット線ＢＬに接続可能な柱状部ＣＬの数を等しくすることができる。
また、半導体装置１００ａｉでは、１つのフィンガー当たり、Ｙ軸方向に千鳥状に配置された柱状部ＣＬの最大数を“４”としたが、最大数は“４”を越えていてもよい。最大数は“４”を越えた場合でも、単位パターンＵＰにおいて、複数のカラムのそれぞれにおいて、省略された柱状部ＣＬの数を等しくし、カラム１本当たり、ビット線ＢＬに接続可能な柱状部ＣＬの数を等しくする。これにより、１つのフィンガー当たり、Ｙ軸方向に千鳥状に配置された柱状部ＣＬの最大数がいかなる数であっても、複数のビット線ＢＬのそれぞれに接続される柱状部ＣＬの数を、ほぼ均等にすることができる。
（第１実施形態：第１０変形例）
図２６は、第１実施形態の第１０変形例に係る半導体装置１００ａｊを例示する模式断面図（Y-Z断面）である。図２６に示す断面は、例えば、図８（ｂ）に示した断面に対応する。
図２６に示すように、深いスリットＳＴ内には、絶縁体のみが設けられてもよい。半導体装置１００ａｊでは、例えば、深いスリットＳＴ内に第１、第２絶縁体３１及び３２が設けられている。この場合、半導体基板上に、例えば、第１半導体領域１０と、第１半導体領域１０上に設けられた絶縁層１１と、絶縁層１１上に設けられた導電層１２と、導電層１２上に設けられた絶縁層１３と、絶縁層１３上に設けられた第２半導体領域１４と、絶縁層１３内に設けられ、導電層１２と第２半導体領域１４とを電気的に接続する複数の配線部材１５と、を含んでいてもよい。積層体２は、第２半導体領域１４上に設けられている。第２半導体領域１４には、例えば、導電層１２から配線部材１５を介して電位が与えられる。
半導体装置１００ａｊのように、深いスリットＳＴ内には、絶縁体のみを設けることも可能である。
（第１実施形態：第１１変形例）
図２７は、第１実施形態の第１１変形例に係る半導体装置１００ａｋを例示する模式断面図（Y-Z断面）である。図２７に示す断面は、例えば、図８（ｂ）に示した断面に対応する。
図２７に示すように、深いスリットＳＴ内には、絶縁体及び導電体の双方が設けられてもよい。半導体装置１００ａｋでは、例えば、深いスリットＳＴ内に第１絶縁体３１及び第１導電体３６、又は第２絶縁体３２及び第２導電体３７が設けられている。積層体２は、半導体基板１上に設けられている。第１、第２導電体３６及び３７は、それぞれ、第１、第２絶縁体３１及び３２によって積層体２から絶縁されている。第１、第２導電体３６及び３７のそれぞれは、半導体基板１に電気的に接続される。半導体基板１には、例えば、第１、第２導電体３６及び３７を介して電位が与えられる。
半導体装置１００ａｋのように、深いスリットＳＴ内には、絶縁体及び導電体の双方を設けることも可能である。
また、第３絶縁体３３の最小幅ｄｍｉｎは、第１絶縁体３１のＹ軸方向に沿った幅ｄｙ３１、又は第２絶縁体３２のＹ軸方向に沿った幅ｄｙ３２の２倍以下としてもよい。最小幅ｄｍｉｎが、幅ｄｙ３１又は幅ｄｙ３２の２倍以下であると、例えば、深いスリットＳＴに、第１、第２絶縁体３１及び３２を形成した際に、深く短いスリットＳＳＴも、絶縁物にて埋め込むことができる。したがって、第１〜第３絶縁体３１〜３３のそれぞれを同一工程にて形成できる。このため、例えば、製造工程数の削減すること、あるいは製造工程数の増加を抑制することが可能となる。
（第２実施形態）
図２８（ａ）及び図２８（ｂ）は、第２実施形態に係る半導体装置１００ｂを例示する模式断面図（X-Y断面）である。図２８（ａ）に示す断面は、図１中のIIA−IIA線に沿う断面に相当し、図２８（ｂ）に示す断面は、図１中のIIB−IIB線に沿う断面に相当する。図２９（ａ）は、図２８（ａ）及び図２８（ｂ）中のXXIXA−XXIXA線に沿う模式断面図（Y-ZX断面）である。図２９（ｂ）は、図２８（ａ）及び図２８（ｂ）中のXXIXB−XXIXB線に沿う模式断面図（Y-Z断面）である。図２９（ｃ）は、図２８（ａ）及び図２８（ｂ）中のXXIXC−XXIXC線に沿う模式断面図（X-Z断面）である。
図２８（ａ）〜図２９（ｃ）に示すように、半導体装置１００ｂが、第１実施形態に係る半導体装置１００ａと異なるところは、第１ビット線ＢＬ１とＸ軸方向において第１ビット線ＢＬ１と離れた第２ビット線ＢＬ２との間に配置されたシャント線４０を含むことである。第１ビット線ＢＬ１は、Ｙ軸方向に沿って延び、Ｚ軸方向において積層体２と離れている。第２ビット線ＢＬ２は、Ｙ軸方向に沿って延び、Ｚ軸方向において積層体２と離れ、Ｘ軸方向に第１ビット線ＢＬ１と離れている。シャント線４０は、Ｙ軸方向に沿って延び、Ｚ軸方向において積層体２と離れ、第１、第２導電体３６及び３７のそれぞれと、例えば、配線部材４１を介して電気的に接続されている。
さらに、半導体装置１００ｂは、第１〜第４柱状部ＣＬ１〜ＣＬ４を含む。第１〜第４柱状部ＣＬ１〜ＣＬ４のそれぞれは、Ｚ軸方向に沿って積層体２の上端から積層体２の下端まで設けられている。第１柱状部ＣＬ１は、第１絶縁体３１と第４絶縁体３４との間の積層体２内に設けられ、第２柱状部ＣＬ２は、第２絶縁体３２と第４絶縁体３４との間の積層体２内に設けられている。第１、第２柱状部ＣＬ１及びＣＬ２のそれぞれは、第１ビット線ＢＬ１と電気的に接続されている。第３柱状部ＣＬ３は、第１絶縁体３１と第４絶縁体３４との間の積層体２内に設けられ、第４柱状部ＣＬ４は、第２絶縁体３２と第４絶縁体３４との間の積層体２内に設けられている。第３、第４柱状部ＣＬ３及びＣＬ４のそれぞれは、第２ビット線ＢＬ２と電気的に接続されている。
そして、第３絶縁体３３は、Ｚ軸方向に沿って積層体２の上端から積層体２の下端まで、第４絶縁体３４と接しつつ積層体２内に設けられ、Ｚ軸方向においてシャント線４０とオーバーラップしている。
このように、第３絶縁体３３は、例えば、第１、第２導電体３６及び３７のそれぞれと電気的に接続されたシャント線４０とＸ軸方向に関して重なる位置に設けることも可能である。
また、シャント線４０には、ビット線ＢＬと、積層体２との間に設けられた導電層が利用されることがある。この場合、シャント線４０には、ビット線ＢＬと同じ導電層を利用した配線層４２を、さらに、接続部材４３を介して接続するようにしてもよい。
第２実施形態は、第１実施形態、並びに、第１実施形態で説明された第１〜第９、及び第１１変形例のそれぞれと、組み合わせることが可能である。
（第３実施形態）
図３０（ａ）及び図３０（ｂ）は、第３実施形態に係る半導体装置１００ｃを例示する模式断面図（X-Y断面）である。図３０（ａ）は、図１中のIIA−IIA線に沿う断面に相当し、図３０（ｂ）は、図１中のIIB−IIB線に沿う断面に相当する。
図３０（ａ）及び図３０（ｂ）に示すように、半導体装置１００ｃは、浅いスリットＳＨＥがミシン目状で形成されている。ミシン目状の浅いスリットＳＨＥは、Ｘ軸方向に沿って浅いスリットＳＨＥａ及びＳＨＥｂを交互に含む。スリットＳＨＥａ及びＳＨＥｂ内には、それぞれ、第４絶縁体３４が設けられている。
図３０（ａ）及び図３０（ｂ）には、第１〜第４絶縁体３１〜３４に生じたシーム３１ｓ〜３４ｓが例示される。第１〜第４絶縁体３１〜３４のそれぞれを、例えば、ＣＶＤ（Chemical Vapor Deposition）法を用いて形成すると、シーム３１ｓ〜３４ｓが生じる。半導体装置１００ｃでは、第３絶縁体３３が、第４絶縁体３４のシーム３４ｓに接しない。
図３１（ａ）及び図３１（ｂ）は、第４参考例（FOURTH REFERENCE EXAMPL）を示す模式断面図（X-Y断面）である。
図３１（ａ）に示すように、浅いスリットＳＨＥを積層体２に形成し、浅いスリットＳＨＥを第４絶縁体３４によって埋め込むと、例えば、Ｘ軸方向に沿ってシーム３４ｓが生じる。
次に、図３１（ｂ）に示すように、深く短いスリットＳＳＴを積層体２に、シーム３４ｓを生じた第４絶縁体３４を貫通して形成する。さらに、積層体２内に設けられた犠牲膜２３（例えば、図６（ｂ））を、深く短いスリットＳＳＴを介して積層体２から除去する。このような工程を経ると、深く短いスリットＳＳＴとシーム３４ｓとが接するため、シーム３４ｓが、例えば、Ｙ軸方向に広がり、第４絶縁体３４にボイド３４ｖが生じる可能性がある。
ボイド３４ｖを生じた状態で、積層体２内の空間Ｓ（例えば、図７（ａ））に、深く短いスリットＳＳＴを介して導電層２１を形成すると、ボイド３４ｖ内に導電層２１が形成される可能性がある。もし、ボイド３４ｖ内に導電層２１が形成されてしまうと、第４絶縁体３４の絶縁耐圧が低下してしまう。
図３２（ａ）は、第３実施形態に係る半導体装置１００ｃにおいて、浅いスリットＳＨＥａ並びにＳＨＥｂ、及び、第４絶縁体３４を形成した状態を例示する模式断面図（X-Y断面）、図３２（ｂ）は、深く短いスリットＳＳＴを形成した状態を示す模式断面図（X-Y断面）である。
第３実施形態では、図３２（ａ）に示すように、積層体２に、ミシン目状の浅いスリットＳＨＥａ及びＳＨＥｂを形成する。次いで、浅いスリットＳＨＥａ及びＳＨＥｂを、絶縁物によって埋め込み、浅いスリットＳＨＥａ及びＳＨＥｂに、それぞれ、第４絶縁体３４を形成する。第４絶縁体３４には、それぞれ、Ｘ軸方向に沿ってシーム３４ｓが生じる。浅いスリットＳＨＥａと、浅いスリットＳＨＥｂとは、Ｘ軸方向に沿って離れている。このため、シーム３４ｓどうしが接することはない。
さらに、図３２（ｂ）に示すように、深く短いスリットＳＳＴを、第４絶縁体３４の間に対応した積層体２の部分に形成する。この際、深く短いスリットＳＳＴは、シーム３４ｓに接しないように、積層体２に形成する。これにより、深く短いスリットＳＳＴとシーム３４ｓとが接する事情を抑制できる。したがって、シーム３４ｓが、例えば、Ｙ軸方向に広がり、第４絶縁体３４にボイド３４ｖが生じる可能性を低減できる。
（第３実施形態：製造方法）
第３実施形態に係る製造方法の１つの例を、例示する。
図３３（ａ）〜図３５（ｂ）は、第３実施形態に係る半導体装置の製造方法を例示する工程順模式断面図（X-Z断面）である。図３３（ａ）〜図３５（ｂ）のそれぞれは、図３０（ａ）及び図３０（ｂ）中のXXXIII-XXXIII線に沿う模式断面図である。
図３３（ａ）に示すように、積層体２を、半導体基板１上に形成する。積層体２は、半導体基板１上に、絶縁層２２及び犠牲膜２３を、Ｚ軸方向に沿って交互に積層することで形成される。次いで、メモリホールＭＨを、積層体２内に、Ｚ軸方向に沿って積層体２の上端から積層体２の下端まで形成する。メモリホールＭＨは、半導体基板１の内部に達する。次いで、柱状部ＣＬを、メモリホールＭＨ内に形成する。なお、以下に参照する図３３（ｂ）〜図３５（ｂ）においては、柱状部ＣＬの図示を省略する。
次に、図３３（ｂ）に示すように、ミシン目状の浅いスリットＳＨＥａ及びＳＨＥｂを、積層体２内に、Ｚ軸方向に沿って積層体２の上端から積層体２の途中まで形成する。浅いスリットＳＨＥａ及びＳＨＥｂのそれぞれの下端は、積層体２内において、例えば、絶縁層２２の途中に位置される。
次に、図３４（ａ）に示すように、浅いスリットＳＨＥａ及びＳＨＥｂのそれぞれの内部に、第４絶縁体３４を形成する。次いで、深いスリットＳＴ（図示せず）及び深く短いスリットＳＳＴを、積層体２内に、Ｚ軸方向に沿って積層体２の上端から積層体２の下端まで形成する。深いスリットＳＴ（図示せず）及び深く短いスリットＳＳＴのそれぞれは、半導体基板１の内部に達する。深く短いスリットＳＳＴを形成する際、そのＸ軸方向の２つの端部ＳＳＴｘは、第４絶縁体３４のＸ軸方向の端部３４ｘとシーム３４ｓとの間に位置するように形成される。これにより、深く短いスリットＳＳＴは、第４絶縁体３４とは接しつつ、第４絶縁体３４のシーム３４ｓに接することが抑制される。
次に、図３４（ｂ）に示すように、犠牲膜２３を、深いスリットＳＴ（図示せず）及び深く短いスリットＳＳＴを介して除去する。これにより、絶縁層２２間には、空間Ｓが形成される。絶縁層２２は、例えば、シリコン酸化物を含み、犠牲膜２３は、例えば、シリコン窒化物を含む。犠牲膜２３の除去には、例えば、リン酸を含み、加熱されたエッチング液を用いたウェットエッチングが用いられる。
次に、図３５（ａ）に示すように、空間Ｓ内を、深いスリットＳＴ（図示せず）及び深く短いスリットＳＳＴを介して金属（導電物）で埋め込み、絶縁層２２間に、導電層２１を形成する。導電層２１が含む金属は、例えば、タングステンであり、導電層２１の形成には、フッ化タングステンを金属前駆体に用いた、ＣＶＤ法が用いられる。導電層２１の形成に先立ち、空間Ｓ内に、ブロック絶縁膜（図示せず）及びバリア膜（図示せず）の形成を行ってもよい。次いで、ＲＩＥ法を用いて、導電層２１を、深いスリットＳＴ及び深く短いスリットＳＳＴの側壁上及び底面上のそれぞれから除去する。
次に、図３５（ｂ）に示すように、深いスリットＳＴ（図示せず）及び深く短いスリットＳＳＴ内を、第１〜第３絶縁体３１〜３３で埋め込む。第１〜第３絶縁体３１〜３３は、例えば、シリコン酸化物である。
この後、特に図示しないが、周知の方法に従って、ビット線ＢＬ等を形成することで、第３実施形態に係る半導体装置１００ｃを製造することができる。
このように、半導体装置１００ｃでは、第４絶縁体３４の複数の部分のそれぞれは、Ｘ軸方向に沿ったシーム３４ｓを有する。さらに、第３絶縁体３３は、シーム３４ｓと接しない。
このような半導体装置１００ｃによれば、第４絶縁体３４内に、予期せぬ金属層が形成され難くなり、ブロックＢＬＯＣＫを、フィンガーＦに分割する絶縁体の絶縁耐圧の低下を抑制できる、という利点を得ることができる。
第３実施形態は、第１実施形態、第１実施形態で説明された第１〜第１１変形例、及び第２実施形態のそれぞれと、組み合わせることが可能である。
（メモリセルの例）
図３６は、３次元構造のメモリセルを例示する模式断面図である。図３６においては、３次元構造のメモリセルの１つの例を簡略化して示す。
第１〜第３実施形態に係る半導体装置１００ａ〜１００ｃのそれぞれは、３次元構造のメモリセルを有した不揮発性メモリである。
図３６に示すように、積層体２は、複数の導電層２１及び複数の絶縁層２２を含む。導電層２１及び絶縁層２２は、Ｚ軸方向に交互に積層されている。導電層２１は、ワード線ＷＬ、ソース側選択ゲートＳＧＳ、及び、ドレイン側選択ゲートＳＧＤを構成する。図３６にはワード線ＷＬのみを示す。導電層２１は、導電体として、例えば、タングステンを含む。絶縁層２２は、例えば、シリコン酸化物を含み、導電層２１どうしを電気的に絶縁する。
積層体２内には、メモリホールＭＨが設けられている。メモリホールＭＨは、Ｚ軸方向に延びる。Ｘ−Ｙ断面におけるメモリホールＭＨの形状は、特に図示しないが円又は楕円である。柱状部ＣＬは、メモリホールＭＨ内に設けられている。柱状部ＣＬは、半導体ボディ２１０、メモリ膜２２０及びコア層２３０を含む。
また、導電層２１と絶縁層２２との間、及び、導電層２１とメモリ膜２２０との間には、ブロック絶縁膜２１ａ及びバリア膜２１ｂが設けられている。ブロック絶縁膜２１ａは、例えば、シリコン酸化物膜、又は、金属酸化物膜である。バリア膜２１ｂは、例えば、導電層２１がタングステンである場合、例えば、窒化チタンとチタンとの積層構造膜が選ばれる。ブロック絶縁膜２１ａは、メモリ膜２２０から導電層２１への電荷のバックトンネリングを抑制する。バリア膜２１ｂは、導電層２１とシリコン酸化物膜等との密着性を向上させる。
積層体２内に、ブロック絶縁膜２１ａ及びバリア膜２１ｂが存在すると、空間Ｓが狭まり、導電層２１のピンチオフが発生しやすくなる。このため、第１〜第３実施形態は、半導体装置１００ａ〜１００ｃのそれぞれが、例えば、積層体２内に、ブロック絶縁膜２１ａ及びバリア膜２１ｂを有している場合に、特に、有利である。
半導体ボディ２１０は、メモリホールＭＨ内に設けられている。半導体ボディ２１０の形状は、例えば、底を有した筒状である。半導体ボディ２１０は、例えば、シリコンを含む。シリコンは、例えば、アモルファスシリコンを結晶化させたポリシリコンである。シリコンの導電形は、例えば、Ｐ形である。半導体ボディ２１０は、半導体基板１（図２７）とビット線ＢＬ（図１）との間、又は、第２半導体領域１４（図２６）とビット線ＢＬとの間に電気的に接続されている。
メモリ膜２２０は、メモリホールＭＨの内壁と半導体ボディ２１０との間に設けられている。メモリ膜２２０の形状は、例えば、筒状である。複数のメモリセルＭＣは、半導体ボディ２１０と、ワード線となる導電層２１のそれぞれとの間に配置されており、Ｚ軸方向に積層されている。メモリ膜２２０は、カバー絶縁膜２２１、電荷蓄積可能膜２２２及びトンネル絶縁膜２２３を含む。
カバー絶縁膜２２１は、導電層２１及び絶縁層２２と電荷蓄積可能膜２２２との間に設けられている。カバー絶縁膜２２１は、例えば、シリコン酸化物を含む。カバー絶縁膜２２１は、犠牲膜２３（図６）を導電層２１に置換するとき、電荷蓄積可能膜２２２がエッチングされないように保護する。
電荷蓄積可能膜２２２は、カバー絶縁膜２２１とトンネル絶縁膜２２３との間に設けられている。電荷蓄積可能膜２２２は、例えば、シリコン窒化物を含み、膜中に電荷をトラップするトラップサイトを有する。電荷蓄積可能膜２２２のうち、ワード線となる導電層２１と半導体ボディ２１０との間に挟まれた部分は、電荷蓄積部として機能する。メモリセルＭＣのしきい値電圧は、電荷蓄積部中の電荷の有無、又は、電荷蓄積部中にトラップされた電荷の量によって変化する。これにより、メモリセルＭＣは、情報を保持する。
トンネル絶縁膜２２３は、半導体ボディ２１０と電荷蓄積可能膜２２２との間に設けられている。トンネル絶縁膜２２３は、例えば、シリコン酸化物、又は、シリコン酸化物とシリコン窒化物とを含む。トンネル絶縁膜２２３は、半導体ボディ２１０と電荷蓄積可能膜２２２との間の電位障壁である。トンネル絶縁膜２２３は、半導体ボディ２１０から電荷蓄積部へ電子を注入するとき（書き込み動作）、及び、半導体ボディ２１０から電荷蓄積部へ正孔を注入するとき（消去動作）、それぞれ、電子又は正孔がトンネリングする。
コア層２３０は、筒状の半導体ボディ２１０の内部を埋め込む。コア層２３０の形状は、例えば、柱状である。コア層２３０は、例えば、シリコン酸化物を含み、絶縁性である。
第１〜第３実施形態に係る半導体装置１００ａ〜１００ｃは、例えば、図３６に示したようなメモリセルＭＣを、柱状部ＣＬ内に、複数有している。
以上、実施形態によれば、積層体中の導電層の抵抗値上昇等を抑制することが可能な半導体装置を提供できる。
本発明の実施形態について、具体例といくつかの変形例とを参照しつつ説明した。しかし、本発明の実施形態は、これらの具体例及び変形例に限定されるものではない。
さらに、半導体基板１、積層体２及び柱状部ＣＬなどの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
各例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り、本発明の範囲に含まれる。
本発明の実施形態として上述した半導体装置を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても、本発明の範囲に属するものと了解される。
上記実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。上記新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体基板、１０…第１半導体領域、１１…絶縁層、１２…導電層、１３…絶縁層、１４…第２半導体領域、１５…配線部材、２…積層体、２ｇ…絶縁膜、２ｍ…メモリセルアレイ、２ｓ…階段部分、２ｔ…テラス、２１…導電層、２１ａ…ブロック絶縁膜、２１ｂ…バリア膜、２２…絶縁層、２２ａ…カバー絶縁膜、２３…犠牲膜、３１〜３４…第１〜第４絶縁体、３１ｓ〜３４ｓ…シーム、３３ａ…フランジ部位、３４ｖ…ボイド、３４ｘ…端部、３６、３７…第１、第２導電体、４０…シャント線、４１、４３…配線部材、４２…配線層、１００ａ〜１００ｃ…第１〜第３実施形態に係る半導体装置、１００ａａ〜１００ａｋ…第１実施形態の第１〜第１１変形例に係る半導体装置、１００ｒａ〜１００ｒｃ…第１〜第３参考例に係る半導体装置、２１０…半導体ボディ、２２０…メモリ膜、２２１…カバー絶縁膜、２２２…電荷蓄積可能膜、２２３…トンネル絶縁膜、２３０…コア層、ＷＬ…ワード線、ＢＬ、ＢＬ１、ＢＬ２…ビット線、Ｃｂ…コンタクト、ＳＧＳ…ソース側選択ゲート、ＳＴＳ…ソース側選択トランジスタ、ＳＧＤ…ドレイン側選択ゲート、ＳＴＤ…ドレイン側選択トランジスタ、ＭＣ…メモリセル、ＳＴ…深いスリット、ＳＨＥ…浅いスリット、ＳＨＥａ、ＳＨＥｂ…浅いスリット（ミシン目状）、ＳＳＴ…深く短いスリット、ＳＳＴｘ…端部、ＭＨ…メモリホール、ＣＬ、ＣＬ１、ＣＬ２、ＣＬａ〜ＣＬｄ…柱状部、ＣＬ０…センターの柱状部、Ｓ…空間、Ｖ…ボイド、Ｐ０〜Ｐ５…ピッチ、Ｆ、Ｆ１〜Ｆ３…フィンガー、ＰＬＧ…仮想的な平行四辺形、ＬＡ…長軸、Ｒ０〜Ｒ７…ロウ、Ｃ０〜Ｃ９…カラム、ＵＰ…単位パターン、ｄｙ３１、ｄｙ３２…幅、ｄｍｉｎ…最小幅

Claims (5)

  1. 第１方向に沿って交互に積層された導電層及び絶縁層を含む積層体と、
    前記第１方向に沿って前記積層体の上端から前記積層体の下端まで前記積層体内に設けられ、前記第１方向と交差する第２方向に沿って延びた第１絶縁体と、
    前記第１方向に沿って前記積層体の上端から前記積層体の下端まで前記積層体内に設けられ、前記第１方向及び前記第２方向のそれぞれと交差する第３方向に関して前記第１絶縁体とは異なる位置で前記第２方向に延びた第２絶縁体と、
    前記第１方向に沿って前記積層体の上端から前記積層体の下端まで前記第１絶縁体と前記第２絶縁体との間の前記積層体内に設けられた第３絶縁体と、
    前記第１方向に沿って前記積層体の上端から前記積層体の途中まで前記第１絶縁体と前記第２絶縁体との間の前記積層体内に設けられ、それぞれが前記第２方向に沿って延びつつ前記第３絶縁体と接し互いに前記第３絶縁体を挟んで前記第２方向に離隔した複数の部分を有する第４絶縁体と、
    前記第１方向に沿って前記積層体の上端から前記積層体の下端まで前記第１絶縁体と前記第４絶縁体との間の前記積層体内に設けられた、半導体層を含む第１柱状部と、
    前記第１方向に沿って前記積層体の上端から前記積層体の下端まで前記第２絶縁体と前記第４絶縁体との間の前記積層体内に設けられた、半導体層を含む第２柱状部と、
    を、備えた半導体装置。
  2. 前記第１絶縁体と前記第２絶縁体との間の前記積層体がブロックを構成し、前記ブロックを構成する前記積層体が前記第３方向に沿って複数配置され、
    前記第３絶縁体は、前記第２方向及び前記第３方向のそれぞれに沿って、前記積層体内に複数設けられ、
    前記複数の第３絶縁体は、前記第２方向及び前記第３方向のそれぞれに沿った面内で千鳥状に配置されている、請求項１記載の半導体装置。
  3. 前記第４絶縁体の前記複数の部分のそれぞれは、前記第２方向に沿ったシームを有し、前記第３絶縁体は、前記シームと接しない、請求項１記載の半導体装置。
  4. 第１方向に沿って交互に積層された導電層及び絶縁層を含む積層体と、
    前記第１方向に沿って前記積層体の上端から前記積層体の下端まで前記積層体内に設けられ、前記第１方向と交差する第２方向に沿って延びた第１絶縁体と、
    前記第１方向に沿って前記積層体の上端から前記積層体の下端まで前記積層体内に設けられ、前記第１方向及び前記第２方向のそれぞれと交差する第３方向に関して前記第１絶縁体とは異なる位置で前記第２方向に延びた第２絶縁体と、
    前記第１方向に沿って前記積層体の上端から前記積層体の下端まで前記第１絶縁体と前記第２絶縁体との間の前記積層体内に設けられた第３絶縁体と、
    前記第１方向に沿って前記積層体の上端から前記積層体の途中まで前記第１絶縁体と前記第２絶縁体との間の前記積層体内に設けられ、それぞれが前記第２方向に沿って延びつつ前記第３絶縁体を挟んで互いに前記第２方向に離隔した第１の部分及び第２の部分を有する第４絶縁体と、
    前記第１方向に沿って前記積層体の上端から前記積層体の下端まで前記第１絶縁体と前記第１の部分との間の前記積層体内に設けられた、半導体層を含む第１柱状部と、
    前記第１方向に沿って前記積層体の上端から前記積層体の下端まで前記第２絶縁体と前記第１の部分との間の前記積層体内に設けられた、半導体層を含む第２柱状部と、
    前記第１方向に沿って前記積層体の上端から前記積層体の下端まで前記第１絶縁体と前記第２の部分との間の前記積層体内に設けられた、半導体層を含む第３柱状部と、
    前記第１方向に沿って前記積層体の上端から前記積層体の下端まで前記第２絶縁体と前記第２の部分との間の前記積層体内に設けられた、半導体層を含む第４柱状部と、
    前記第３方向に沿って延び、前記第１柱状部及び前記第２柱状部のそれぞれと電気的に接続された第１ビット線と、
    前記第３方向に沿って延び、前記第３柱状部及び前記第４柱状部のそれぞれと電気的に接続された第２ビット線と、
    前記第３方向に沿って延び、前記第１ビット線と前記第２ビット線との間に配置され、前記第３絶縁体の上方を通過するシャント線と、
    を、備えた半導体装置。
  5. 第１方向に沿って交互に積層された導電層及び絶縁層を含む積層体と、
    前記第１方向に沿って前記積層体の上端から前記積層体の下端まで前記積層体内に設けられ、前記第１方向と交差する第２方向に沿って延びた第１絶縁体と、
    前記第１方向に沿って前記積層体の上端から前記積層体の下端まで前記積層体内に設けられ、前記第１方向及び前記第２方向のそれぞれと交差する第３方向に関して前記第１絶縁体とは異なる位置で前記第２方向に延びた第２絶縁体と、
    前記第１方向に沿って前記積層体の上端から前記積層体の下端まで前記第１絶縁体と前記第２絶縁体との間の前記積層体内に設けられた第３絶縁体と、
    前記第１方向に沿って前記積層体の上端から前記積層体の途中まで前記第１絶縁体と前記第２絶縁体との間の前記積層体内に設けられ、前記第３方向に関して前記第３絶縁体と重なる位置で前記第２方向に沿って延びた第４絶縁体と、
    前記第１方向に沿って前記積層体の上端から前記積層体の下端まで前記第１絶縁体と前記第４絶縁体との間の前記積層体内に設けられた、半導体層を含む第１柱状部と、
    前記第１方向に沿って前記積層体の上端から前記積層体の下端まで前記第２絶縁体と前記第４絶縁体との間の前記積層体内に設けられた、半導体層を含む第２柱状部と、
    を、備えた半導体装置。
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