KR102668616B1 - 게이트 라인 슬릿이 없는 3차원 메모리 디바이스 및 그 형성 방법 - Google Patents

게이트 라인 슬릿이 없는 3차원 메모리 디바이스 및 그 형성 방법 Download PDF

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Abstract

3차원(3D) 메모리 디바이스를 형성하기 위한 구조 및 방법들의 실시예들이 제공된다. 일 예에서, 3D 메모리 디바이스는 스택 구조를 포함한다. 스택 구조는 기판 위에 인터리빙된 복수의 전도체 층들 및 복수의 절연 층들을 포함한다. 복수의 전도체 층들은 제1 상단 선택 구조에 의해 분할된 한 쌍의 상단 선택 전도체 층들, 및 하단 선택 구조에 의해 분할된 한 쌍의 하단 선택 전도체 층들을 포함한다. 제1 상단 선택 구조 및 하단 선택 구조는 수평 방향을 따라 연장되고 수직 방향을 따라 정렬된다. 복수의 채널 구조들은 수직 방향을 따라 기판 내로 연장되고, 상단 선택 구조 및 하단 선택 구조의 양 측면들 상에 분포된다.

Description

게이트 라인 슬릿이 없는 3차원 메모리 디바이스 및 그 형성 방법
관련 출원들에 대한 상호 참조
본 출원은 그 내용이 그대로 본 명세서에 참조로서 합체되어 있는 2019년 6월 17일자로 출원된 중국 특허 출원 제201910522002.X호에 대한 우선권의 이익을 주장한다.
본 개시내용의 실시예들은 게이트 라인 슬릿들(GLS들)이 없는 3차원(3D) 메모리 디바이스들, 및 3D 메모리 디바이스들을 형성하는 방법들에 관한 것이다.
평면 메모리 셀들은 공정 기술, 회로 설계, 프로그래밍 알고리즘 및 제조 공정을 개선함으로써 더 작은 크기들로 스케일링된다. 그러나, 메모리 셀들의 피처 크기들이 하한에 접근함에 따라, 평면 공정 및 제조 기법들은 어려워지고 비용이 많이 든다. 결과적으로, 평면 메모리 셀들에 대한 메모리 밀도는 상한에 접근하고 있다.
3D 메모리 아키텍처는 평면 메모리 셀들에서의 밀도 제한을 해결할 수 있다. 3D 메모리 아키텍처는 메모리 어레이 및 메모리 어레이로의 그리고 그로부터의 신호들을 제어하기 위한 주변 디바이스들을 포함한다.
3D 메모리 디바이스들 및 3D 메모리 디바이스들을 형성하기 위한 방법들의 실시예들이 제공된다.
일 예에서, 3D 메모리 디바이스는 스택 구조를 포함한다. 스택 구조는 기판 상에 인터리빙된 복수의 전도체 층들 및 복수의 절연 층들을 포함할 수도 있다. 복수의 전도체 층들은 제1 상단 선택 구조에 의해 분할된 한 쌍의 상단 선택 전도체 층들, 및 하단 선택 구조에 의해 분할된 한 쌍의 하단 선택 전도체 층들을 포함할 수도 있다. 제1 상단 선택 구조 및 하단 선택 구조는 수평 방향을 따라 연장될 수도 있고 수직 방향을 따라 정렬된다. 복수의 채널 구조들은 수직 방향을 따라 기판 내로 연장될 수도 있고, 상단 선택 구조 및 하단 선택 구조의 양 측면들 상에 분포된다.
다른 예에서, 3D 메모리 디바이스를 형성하기 위한 방법은 하단 전도체 층을 한 쌍의 하단 선택 전도체 층들로 분할하기 위해 기판 위의 하단 전도체 층을 통해 수직 방향을 따라 그리고 수평 방향을 따라 연장되는 하단 선택 구조를 형성하는 단계, 한 쌍의 하단 선택 전도체 층들 및 하단 선택 구조 상에 인터리빙된 복수의 전도체 층들 및 복수의 절연 층들을 형성하는 단계, 및 한 쌍의 하단 선택 전도체 층들, 복수의 전도체 층들, 및 복수의 절연 층들을 통해 수직 방향을 따라 그리고 기판 내로 연장되는 복수의 채널 구조들을 형성하는 단계를 포함한다. 방법은 상단 전도체 층을 한 쌍의 상단 선택 전도체 층들로 분할하기 위해 복수의 전도체 층들의 상단 전도체 층을 통해 수직 방향을 따라 그리고 수평 방향을 따라 연장되는 제1 상단 선택 구조를 형성하는 단계를 더 포함할 수도 있다. 제1 상단 선택 구조 및 하단 선택 구조는 수직 방향을 따라 정렬될 수도 있고, 복수의 전도체 층들 및 복수의 채널 구조들에 의해 형성된 복수의 메모리 셀들을 한 쌍의 메모리 블록들로 분할할 수도 있다.
다른 예에서, 3D 메모리 디바이스를 형성하기 위한 방법은 수평 방향을 따라 연장하여 기판 위의 하단 전도체 층을 한 쌍의 하단 선택 전도체 층들로 분할하는 하단 선택 구조를 형성하는 단계, 한 쌍의 하단 선택 전도체 층들 및 하단 선택 구조 상에 인터리빙된 복수의 전도체 층들 및 복수의 절연 층들을 형성하는 단계, 및 한 쌍의 하단 선택 전도체 층들, 복수의 전도체 층들, 및 복수의 절연 층들을 통해 수직 방향을 따라 그리고 기판 내로 연장되는 복수의 채널 구조들을 형성하는 단계를 포함한다. 복수의 채널 구조들은 수평 방향에 수직인 다른 수평 방향을 따라 하단 선택 구조의 각각의 측면 상에 대칭적으로 분포될 수도 있다. 몇몇 실시예들에서, 방법은 또한 수평 방향을 따라 연장하고 복수의 전도체 층들의 상단 전도체 층을 복수의 상단 선택 전도체 층들로 분할하는 복수의 상단 선택 구조들을 형성하는 단계를 포함한다. 상단 선택 구조들은 수직 방향을 따라 하단 선택 구조와 정렬된 제1 상단 선택 구조 및 다른 수평 방향을 따른 제1 상단 선택 구조의 각각의 측면 상의 적어도 하나의 제2 상단 선택 구조를 포함할 수도 있다. 제1 상단 선택 구조 및 하단 선택 구조는 복수의 채널 구조들 및 복수의 전도체 층들에 의해 형성된 복수의 메모리 셀들을 한 쌍의 메모리 블록들로 분할할 수도 있고, 제1 상단 선택 구조의 각각의 측면 상의 적어도 하나의 제2 상단 구조는 각각의 메모리 블록을 복수의 메모리 핑거들로 분할한다.
본 명세서에 포함되고 본 명세서의 일부를 형성하는 첨부 도면들은 본 개시내용의 실시예들을 예시하고, 추가로 설명과 함께, 본 개시내용의 원리들을 설명하고 관련 기술분야의 통상의 기술자가 본 개시내용을 제조하고 사용할 수 있게 하는 역할을 한다.
도 1a는 본 개시내용의 몇몇 실시예들에 따른, GLS들이 없는 예시적인 3D 메모리 디바이스의 평면도를 도시하고 있다.
도 1b는 본 개시내용의 몇몇 실시예들에 따른, A-B 방향을 따른 도 1a에 도시되어 있는 3D 메모리 디바이스의 단면도를 도시하고 있다.
도 2 내지 도 4는 본 개시내용의 몇몇 실시예들에 따른, 제조 공정의 다양한 스테이지들에서의 예시적인 3D 메모리 디바이스의 단면도들을 도시하고 있다.
도 5는 본 개시내용의 몇몇 실시예들에 따른, 듀얼-데크 구조를 갖고 GLS들이 없는 다른 예시적인 3D 메모리 디바이스의 단면도를 도시하고 있다.
도 6은 본 개시내용의 몇몇 실시예들에 따른, GLS들이 없는 3D 메모리 디바이스를 형성하기 위한 예시적인 제조 공정의 흐름도를 도시하고 있다.
도 7은 본 개시내용의 몇몇 실시예들에 따른, 듀얼-데크 구조를 갖고 GLS들이 없는 3D 메모리 디바이스를 형성하기 위한 예시적인 제조 공정의 흐름도를 도시하고 있다.
본 개시내용의 실시예들은 첨부 도면들을 참조하여 설명될 것이다.
특정 구성들 및 배열들이 논의되지만, 이는 단지 예시의 목적으로 이루어진다는 것을 이해해야 한다. 관련 기술분야의 통상의 기술자는 본 개시내용의 사상 및 범위를 벗어나지 않고 다른 구성들 및 배열들이 사용될 수 있다는 것을 인식할 것이다. 관련 기술분야의 통상의 기술자는 본 개시내용이 또한 다양한 다른 응용들에서 채용될 수 있다는 것을 명백히 알 수 있을 것이다.
본 명세서에서 "일 실시예", "실시예", "예시적인 실시예", "몇몇 실시예들" 등에 대한 언급들은 설명되는 실시예가 특정 특징, 구조 또는 특성을 포함할 수도 있지만, 모든 실시예가 반드시 특정 특징, 구조 또는 특성을 포함할 필요는 없다는 것을 나타낸다는 점에 유의한다. 또한, 이러한 문구들이 반드시 동일한 실시예를 지칭하는 것은 아니다. 또한, 특정 특징, 구조 또는 특성이 일 실시예와 관련하여 설명될 때, 명시적으로 설명되어 있든 그렇지 않든 간에 관련 기술분야의 통상의 기술자의 지식 범위 내에서 다른 실시예들과 관련하여 이러한 특징, 구조 또는 특성을 적용할 수 있을 것이다.
일반적으로, 용어는 적어도 부분적으로 맥락에 따른 용법으로부터 이해될 수도 있다. 예를 들어, 본 명세서에서 사용되는 바와 같은 "하나 이상"이라는 용어는 적어도 부분적으로 맥락에 따라 단수의 의미의 임의의 특징, 구조 또는 특성을 설명하는 데 사용될 수도 있거나, 복수의 의미의 특징들, 구조들 또는 특성들의 조합들을 설명하는 데 사용될 수도 있다. 유사하게, 단수 표현의 용어는, 역시, 적어도 부분적으로 맥락에 따라, 단수 용법을 전달하거나 복수 용법을 전달하는 것으로 이해될 수도 있다. 또한, "기초하여"라는 용어는 반드시 배타적인 인자들의 집합을 전달하는 것을 의도하지는 않는 것으로 이해될 수도 있으며, 대신에 적어도 부분적으로는 맥락에 따라 역시 반드시 명확히 설명되지는 않는 추가적인 인자들의 존재를 허용할 수도 있다.
본 명세서에서 사용되는 바와 같이, "공칭/공칭적으로"라는 용어는, 원하는 값을 초과하는 값 및/또는 그 미만의 값의 범위와 함께, 제품 또는 공정의 설계 단계 동안 설정된, 컴포넌트 또는 공정 동작에 대한 특성 또는 파라미터의 원하는 값 또는 목표 값을 지칭한다. 이러한 값들의 범위는 제조 공정들 또는 허용오차들에서의 약간의 변동들로 인한 것일 수 있다. 본 명세서에서 사용될 때, 용어 "약"은 대상 반도체 디바이스와 연관된 특정 기술 노드에 기초하여 변할 수 있는 주어진 양의 값을 나타낸다. 특정 기술 노드에 기초하여, 용어 "약"은 예를 들어, 값의 10 내지 30%(예를 들어, 값의 ±10%, ±20%, 또는 ±30%) 내에서 변화하는 주어진 양의 값을 표시할 수 있다.
본 명세서에서 사용되는 바와 같이, 계단 구조는, 각각의 수평 표면이 수평 표면의 제1 에지로부터 상향으로 연장되는 제1 수직 표면에 인접하고, 수평 표면의 제2 에지로부터 하향으로 연장되는 제2 수직 표면에 인접하도록 적어도 2개의 수평 표면(예를 들어, x-y 평면을 따르는) 및 적어도 2개의(예를 들어, 제1 및 제2) 수직 표면(예를 들어, z-축을 따르는)을 포함하는 표면들의 세트를 지칭한다. "단차부" 또는 "계단"은 인접한 표면들의 세트의 높이의 수직 시프트를 지칭한다. 본 개시내용에서, 용어 "계단" 및 용어 "단차부"는 계단 구조의 하나의 레벨을 지칭하고 상호교환가능하게 사용된다. 본 개시내용에서, 수평 방향은 기판(예를 들어, 그 위에 구조들의 형성을 위한 제조 플랫폼을 제공하는 기판)의 상단 표면과 평행한 방향(예를 들어, x-축 또는 y-축)을 지칭할 수 있고, 수직 방향은 구조의 상단 표면에 수직인 방향(예를 들어, z-축)을 지칭할 수 있다.
다양한 전자 제품들에서 널리 사용되는 NAND 플래시 메모리 디바이스들은 비휘발성 경량이며, 낮은 전력 소비 및 양호한 성능을 갖는다. 현재, 평면 NAND 플래시 메모리 디바이스들은 그의 저장 한계에 도달하였다. 저장 용량을 더 증가시키고 비트 당 저장 비용을 감소시키기 위해, 3D NAND 메모리 디바이스들이 제안되었다. 기존의 3D NAND 메모리 디바이스를 형성하는 공정은 종종 이하의 동작들을 포함한다. 먼저, 복수의 인터리빙된 희생 층들 및 절연 층들의 스택 구조가 기판 위에 형성된다. 스택 구조에서 연장하는 채널 홀이 형성된다. 채널 홀의 하단은 기판에 리세스를 형성하기 위해 에칭된다. 에피택셜 부분은 선택적 에피택셜 성장에 의해 채널 홀의 하단에 형성된다. 에피택셜 부분에 전도성으로 연결된 반도체 채널이 채널 홀에 형성된다. 희생 층들은 제거되고 전도체 층들로 대체될 수 있다. 전도체 층들은 3D NAND 메모리 디바이스에서 워드 라인들로서 기능한다.
기존의 3D NAND 메모리 디바이스는 종종 복수의 메모리 블록들을 포함한다. 인접한 메모리 블록들은 종종 ACS가 형성되는 게이트 라인 슬릿(GLS)에 의해 분리된다. 기존의 3D NAND 메모리 디바이스를 형성하는 제조 방법에서, GLS의 피처 크기는 변동에 민감하여, 잠재적으로 3D NAND 메모리 디바이스의 성능에 영향을 미친다.
본 개시내용은 GLS들 또는 GLS들 내의 ACS들이 없는 3D 메모리 디바이스들(예를 들어, 3D NAND 메모리 디바이스들), 및 3D 메모리 디바이스들을 형성하는 방법들을 제공한다. 3D 메모리 디바이스들은 메모리 블록들의 분할로서 스택 구조에서 상단 선택 구조 및 하단 선택 구조를 이용한다. 각각 유전체 재료들로 이루어진 상단 선택 구조 및 하단 선택 구조는 스택 구조의 상단 및 하단 부분들에 위치되고, 수직 방향을 따라 서로 정렬된다. 상단 선택 구조 및 하단 선택 구조는 각각 적어도 하나의 전도체 층을 분할하여 각각의 쌍의 선택 전도체 층들(예를 들어, 상단/하단 선택 게이트들로서 기능하는 상단/하단 선택 전도체 층들의 쌍)을 형성한다. 선택 전도체 층들은 판독/기입/소거 동작들을 위한 원하는 메모리 블록을 선택하기 위해 전압이 각각 인가될 수 있다. 몇몇 실시예들에서, 3D 메모리 디바이스들은 상단 선택 구조와 병렬로 정렬되어, 각각의 선택 전도체 층을 메모리 핑거에 각각 대응하는 복수의 상단 선택 서브-전도체 층들로 분할하는 메모리 블록 내의 하나 이상의 다른 상단 선택 구조들을 포함한다. 상단 선택 서브-전도체 층 및 대응하는 하단 선택 전도체 층은 원하는 메모리 핑거 및/또는 원하는 메모리 페이지를 선택하기 위해 전압이 각각 인가될 수도 있다. 상단 및 하단 선택 구조들을 메모리 블록들 및 메모리 핑거들의 분할들로서 적용함으로써, GLS들 또는 GLS들 내의 ACS들이 형성되지 않아, GLS들의 피처 크기에 대한 변동을 회피한다. 몇몇 실시예들에서, 기판은 바디 소스로서 바이어싱되거나 접지된다. 방법들은 단일-데크 구조 또는 멀티-데크 구조(예를 들어, 듀얼-데크 구조)의 스택 구조를 형성하는데 사용된다. 몇몇 실시예들에서, 스택 구조의 전도체 층들은, 희생 층들이 전도체 층들을 형성하기 위해 전도체 재료로 대체되는 게이트 대체 공정 대신에, 전도체 재료의 직접 퇴적에 의해 형성된다. 3D 메모리 디바이스의 제조는 단순화될 수 있다.
도 1a는 몇몇 실시예들에 따른, 예시적인 3D 메모리 디바이스(150)의 평면도를 도시하고 있다. 도 1b는 A-B 방향을 따라 도 1a에 도시되어 있는 3D 메모리 디바이스(150)의 단면도를 도시하고 있다. 도 1a 및 도 1b에 도시되어 있는 바와 같이, 3D 메모리 디바이스(150)는 기판(100), 버퍼 산화물 층(101), 및 버퍼 산화물 층(101) 위의 스택 구조(111)를 포함할 수도 있다. 스택 구조(111)는 복수의 전도체 층들(즉, 한 쌍의 상단 선택 전도체 층들을 갖는 상단 전도체 층(114), 한 쌍의 하단 선택 전도체 층들을 갖는 하단 전도체 층(112), 및 제어 전도체 층들(103)), 및 버퍼 산화물 층(101) 위에 인터리빙된 복수의 절연 층들(104)을 포함할 수도 있다. 스택 구조(111)는 또한 복수의 전도체 층들(즉, 114, 103, 112) 및 절연 층들(104)을 커버하는 유전체 캡 층(105)을 포함할 수도 있다. 스택 구조(111)는 또한 유전체 캡 층(105)의 상단 표면으로부터 수직 방향(예를 들어, z-방향)을 따라 기판(100) 내로 연장되는 복수의 채널 구조들(130)을 포함할 수도 있다. 각각의 채널 구조(130)는 채널 구조의 하단에 있는 에피택셜 부분(117), 채널 구조의 상단에 있는 드레인 구조(110), 및 에피택셜 부분(117)과 드레인 구조(110) 사이의 반도체 채널(119)을 포함할 수도 있다. 에피택셜 부분(117)은 기판(100)에 접촉하고 전도성으로 연결될 수도 있고, 반도체 채널(119)은 드레인 구조(110) 및 에피택셜 부분(117)에 접촉하고 전도성으로 연결될 수도 있다. 복수의 메모리 셀들은 반도체 채널들(119) 및 제어 전도체 층들(103)에 의해 형성될 수도 있다.
스택 구조(111)는 또한 메모리 셀들을 한 쌍의 메모리 블록들(120-1, 120-2)로 분할하기 위해 수직 방향을 따라 정렬된 제1 상단 선택 구조(116-1) 및 하단 선택 구조(131)를 포함할 수도 있다. 몇몇 실시예들에서, 제1 상단 선택 구조(116-1)는 상단 전도체 층(114)을 각각의 메모리 블록(예를 들어, 120-1 또는 120-2)에 각각 위치된 한 쌍의 상단 선택 전도체 층들로 분할한다. 몇몇 실시예들에서, 하단 선택 구조(131)는 하단 전도체 층(112)을 각각의 메모리 블록들(예를 들어, 120-1 또는 120-2)에 각각 위치된 한 쌍의 하단 선택 전도체 층들(112-a, 112-b)로 분할한다. 몇몇 실시예들에서, 스택 구조(111) 는 각각의 메모리 블록(예를 들어, 120-1 또는 120-2) 내의 제1 상단 선택 구조(116-1)와 병렬로 정렬된 적어도 하나의 제2 상단 선택 구조(116-2)를 포함할 수도 있다. 제2 상단 선택 구조들(116-2)은 각각의 메모리 블록(예를 들어, 120-1 또는 120-2)을 복수의 메모리 핑거들(예를 들어, 메모리 블록(120-1) 내의 메모리 핑거들(41, 42) 및 메모리 블록(120-2) 내의 메모리 핑거들(43, 44))로 분할할 수도 있다. 구체적으로, 제2 상단 선택 구조들(116-2)은 또한 각각의 메모리 블록 내의 각각의 상단 선택 전도체 층을 복수의 상단 선택 전도체 서브층들(예를 들어, 114a, 114b, 114c, 또는 114d)로 분할할 수도 있다. 각각의 메모리 핑거(예를 들어, 41, 42, 43 또는 44)는 각각의 상단 선택 전도체 서브층(예를 들어, 114a, 114b, 114c 또는 114d)에 대응할 수도 있다. 전압이 원하는 상단 선택 전도체 서브층(예를 들어, 114a, 114b, 114c, 또는 114d) 및 원하는 하단 선택 전도체 층(112-a 또는 112-b) 상에 인가될 때, 원하는 메모리 핑거 또는 메모리 페이지가 선택될 수 있다.
기판(100)은 실리콘(예를 들어, 단결정 실리콘), 실리콘 게르마늄(SiGe), 갈륨 비소(GaAs), 게르마늄(Ge), SOI(silicon on insulator), GOI(germanium on insulator), 또는 임의의 다른 적절한 재료들을 포함할 수 있다. 몇몇 실시예들에서, 기판(100)은 연삭, 에칭, 화학 기계적 연마(CMP), 또는 이들의 임의의 조합에 의해 박형화되는, 박형화된 기판(예를 들어, 반도체 층)이다. 몇몇 실시예들에서, 기판(100)은 실리콘을 포함한다.
몇몇 실시예들에서, 3D 메모리 디바이스(150)는 기판(100) 위에 수직으로 각각 연장하는 채널 구조들(130)의 어레이를 포함한다. 채널 구조(130)는 전도체 층(예를 들어, 114, 103, 또는 112) 및 절연 층(104)을 각각 포함하는 복수의 쌍들(본 명세서에서 "전도체/절연 층 쌍들"로 지칭됨)을 통해 연장될 수도 있다. 몇몇 실시예들에서, 버퍼 산화물 층(101)은 기판(100)과 스택 구조(111) 사이에 형성된다. 수평 방향(예를 들어, x-방향 또는 y-방향)을 따르는 적어도 하나의 측면 상에서, 스택 구조(111)는 계단 구조(도시되어 있지 않음)를 포함할 수 있다. 스택 구조(111)에서의 전도체/절연 층 쌍들의 수(예를 들어, 32, 64, 96, 또는 128개)는 3D 메모리 디바이스(150)에서의 메모리 셀들의 수를 결정한다. 몇몇 실시예들에서, 스택 구조(111) 내의 전도체 층들(예를 들어, 114, 103, 또는 112) 및 절연 층들(104)은 수직 방향을 따라 교대로 배열된다. 전도체 층들(예를 들어, 114, 103, 또는 112)은 이들에 한정되는 것은 아니지만, 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 폴리실리콘, 도핑된 실리콘, 실리사이드들, 또는 이들의 임의의 조합을 포함하는 전도성 재료들을 포함할 수 있다. 절연 층들(104)은 이들에 한정되는 것은 아니지만, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함하는 유전체 재료들을 포함할 수 있다. 몇몇 실시예들에서, 버퍼 산화물 층(101) 및 유전체 캡 층(105)은 실리콘 산화물과 같은 유전체 재료를 각각 포함한다. 몇몇 실시예들에서, 상단 선택 전도체 서브층들(예를 들어, 114a, 114b, 114c, 또는 114d)은 상단 선택 게이트 전극들로서 기능하고, 제어 전도체 층들(103)은 선택 게이트 전극들로서 기능하고 교차하는 채널 구조들(130)을 갖는 메모리 셀들을 형성하고, 하단 선택 전도체 층들(112-a 및 112-b)은 하단 선택 게이트 전극들로서 기능한다. 상단 선택 게이트 전극들 및 하단 선택 게이트 전극들에는 원하는 메모리 블록/핑거/페이지를 선택하기 위해 원하는 것이 각각 인가될 수 있다.
도 1b에 도시되어 있는 바와 같이, 채널 구조(130)는 스택 구조(111)를 통해 수직으로 연장하는 반도체 채널(119)을 포함할 수 있다. 반도체 채널(119)은 채널 형성 구조, 예를 들어, 반도체 재료들(예를 들어, 반도체 층(108)으로서) 및 유전체 재료들(예를 들어, 메모리 필름(107)으로서)로 충전된 채널 홀을 포함할 수 있다. 몇몇 실시예들에서, 반도체 층(108)은 비정질 실리콘, 폴리실리콘, 또는 단결정 실리콘과 같은 실리콘을 포함한다. 몇몇 실시예들에서, 메모리 필름(107)은 터널링 층, 메모리 층("전하 트랩 층"이라고도 알려짐) 및 차단 층을 포함하는 복합 층이다. 반도체 채널(119)의 채널 홀의 나머지 공간은, 실리콘 산화물과 같은, 유전체 재료들을 포함하는 유전체 코어(109)로 부분적으로 또는 완전히 충전될 수 있다. 반도체 채널(119)은 원통 형상(예를 들어, 기둥 형상)을 가질 수 있다. 몇몇 실시예들에 따르면, 유전체 코어(109), 반도체 층(108), 터널링 층, 메모리 층 및 차단 층은 필러의 중심으로부터 외부 표면을 향해 이 순서로 방사상으로 배열된다. 터널링 층은 실리콘 산화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함할 수 있다. 메모리 층은 실리콘 질화물, 실리콘 산질화물, 실리콘, 또는 이들의 임의의 조합을 포함할 수 있다. 차단 층은 실리콘 산화물, 실리콘 산질화물, 높은 유전 상수(하이-k) 유전체들, 또는 이들의 임의의 조합을 포함할 수 있다. 일 예에서, 메모리 필름(107)은 실리콘 산화물/실리콘 산질화물(또는 실리콘 질화물)/실리콘 산화물(ONO)의 복합 층을 포함할 수 있다.
몇몇 실시예들에서, 채널 구조(130)는 채널 구조(130)의 하부 부분(예를 들어, 하단의 하부 단부)에 에피택셜 부분(117)(예를 들어, 반도체 플러그)을 더 포함한다. 본 명세서에서 사용되는 바와 같이, 컴포넌트(예를 들어, 채널 구조(130))의 "상부 단부"는 수직 방향에서 기판(100)으로부터 더 멀리 떨어진 단부이고, 컴포넌트(예를 들어, 채널 구조(130))의 "하부 단부"는 기판(100)이 3D 메모리 디바이스(150)의 최저 평면에 위치될 때 수직 방향에서 기판(100)에 더 가까운 단부이다. 에피택셜 부분(117)은 임의의 적절한 방향으로 기판(100)으로부터 에피택셜 성장되는 실리콘과 같은 반도체 재료를 포함할 수 있다. 몇몇 실시예들에서, 에피택셜 부분(117)은 기판(100)과 동일한 재료인 단결정질 실리콘을 포함한다는 점이 이해된다. 즉, 에피택셜 부분(117)은 기판(100)으로부터 성장된 에피택셜 성장 반도체 층을 포함할 수 있다. 에피택셜 부분(117)은 또한 기판(100)과 상이한 재료를 포함할 수 있다. 몇몇 실시예들에서, 에피택셜 부분(117)은 실리콘, 게르마늄 및 실리콘 게르마늄 중 적어도 하나를 포함한다. 몇몇 실시예들에서, 에피택셜 부분(117)의 일부는 기판(100)의 상단 표면 위에 있고 반도체 채널(119)과 접촉한다. 에피택셜 부분(117)은 반도체 채널(119)에 전도성 연결될 수도 있다. 몇몇 실시예들에서, 에피택셜 부분(117)의 상단 표면은 하단 절연 층(104)(예를 들어, 스택 구조(111)의 하단에 있는 절연 층)의 상단 표면과 하단 표면 사이에 위치된다.
몇몇 실시예들에서, 채널 구조(130)는 채널 구조(130)의 상부 부분에(예를 들어, 상부 단부에) 드레인 구조(110)(예를 들어, 채널 플러그)를 더 포함한다. 드레인 구조(110)는 반도체 채널(119)의 상부 단부와 접촉할 수 있고 반도체 채널(119)에 전도성 연결될 수도 있다. 드레인 구조(110)는 반도체 재료들(예를 들어, 폴리실리콘) 또는 전도성 재료들(예를 들어, 금속들)을 포함할 수 있다. 몇몇 실시예들에서, 드레인 구조는 접착 층으로서의 Ti/TiN 또는 Ta/TaN 및 전도체 재료로서의 텅스텐으로 충전된 개구를 포함한다. 3D 메모리 디바이스(150)의 제조 중에 반도체 채널(119)의 상부 단부를 커버함으로써, 드레인 구조(110)는, 실리콘 산화물 및 실리콘 질화물과 같은, 반도체 채널(119)에 충전된 유전체들의 에칭을 방지하기 위한 에칭 정지 층으로서 기능할 수 있다.
제1 상단 선택 구조(116-1) 및 하단 선택 구조(131)는 수직으로 정렬되고 3D 메모리 디바이스(150)의 메모리 셀들을 한 쌍의 메모리 블록들(120-1, 120-2)로 분할할 수도 있다. 제1 상단 선택 구조(116-1) 및 하단 선택 구조(131)는 각각 x-방향을 따라 연장할 수도 있다. 하단 선택 구조(131)는 하단 전도체 층(112)을 통해 수직으로 연장되고 하단 전도체 층(112)을 한 쌍의 하단 선택 전도체 층들(112a, 112b)로 분할할 수도 있다. 하단 선택 전도체 층들(112a, 112b)의 각각은 각각의 메모리 블록(예를 들어, 120-1 또는 120-2)을 선택하도록 바이어싱될 수도 있다. 몇몇 실시예들에서, 하단 선택 구조(131)의 상단 표면은 하단 전도체 층(112)의 상단 표면들과 동일 평면 상에 있고 하단 선택 구조(131)의 하단 표면은 버퍼 산화물 층(101)의 상단 및 하단 표면들 사이에 있다. 제1 상단 선택 구조(116-1)는 상단 전도체 층(114)을 통해 수직으로 연장되고 상단 전도체 층(114)을 한 쌍의 상단 선택 전도체 층들로 분할할 수도 있다. 몇몇 실시예들에서, 제1 상단 선택 구조(116-1) 및 하단 선택 구조(131)는 단지 메모리 블록들의 경계들에(또는 메모리 블록들 사이에) 위치되고, 메모리 블록 내에 형성되지 않는다.
몇몇 실시예들에서, 3D 메모리 디바이스(150)는 메모리 블록들(120-1, 120-2) 중 적어도 하나에서 제1 상단 선택 구조(116-1)와 병렬로 정렬된 적어도 하나의 제2 상단 선택 구조(116-2)를 포함할 수도 있다. 몇몇 실시예들에서, 각각의 블록 내의 제2 상단 선택 구조(116-2)의 수는 0 이상의 정수이다. 몇몇 실시예들에서, 도 1a 및 도 1b에 도시되어 있는 바와 같이, 제2 상단 선택 구조들(116-2)은 각각의 상단 선택 전도체 층을 복수의 상단 선택 전도체 서브층들(예를 들어, 114a, 114b, 114c, 114d)로 분할하고, 각각의 메모리 블록(예를 들어, 120-1 또는 120-2)의 메모리 셀들을 복수의 메모리 핑거들(예를 들어, 41, 42, 43, 44)로 분할할 수도 있다. 각각의 메모리 핑거는 대응하는 상단 선택 전도체 서브층(예를 들어, 114a, 114b, 114c, 또는 114d), 및 대응하는 하단 선택 전도체 층(112a 또는 112b)에 전압을 인가함으로써 선택/제어될 수도 있다. 유전체 캡 층(105)은 뷰잉의 용이함을 위해 도 1a에서 생략된다. 몇몇 실시예들에서, 상단 선택 구조(예를 들어, 제1 상단 선택 구조(116-1) 및 제2 상단 선택 구조(116-2))의 상단 표면은 유전체 캡 층(105)의 상단 표면과 동일 평면 상에 있을 수도 있고, 상단 선택 구조의 하단 표면은 상단 절연 층(104)(예를 들어, 상단 전도체 층(114) 아래의 절연 층(104))의 상단 표면과 하단 표면 사이에 위치될 수도 있다. 즉, 상단 선택 구조는 상단 전도체 층(114)을 통해 수직으로 연장하고 상단 전도체 층들(114)을 대응하는 메모리 핑거(예를 들어, 41 내지 44)를 각각 제어하기 위한 복수의 상단 선택 전도체 서브층들(예를 들어, 114a 내지 114d)로 분할할 수도 있다. 몇몇 실시예들에서, 인접한 상단 선택 구조들(116) 사이(예를 들어, 제1 상단 선택 구조(116-1)와 제2 상단 선택 구조(116-2) 사이, 또는 제2 상단 선택 구조들(116-2) 사이)의 채널 구조들(130)의 수는 1 이상의 임의의 적절한 수일 수도 있다. 예를 들어, 적어도 2개의 채널 구조들(130)은 인접한 상단 선택 구조들(116) 사이에서 y-방향을 따라 배열될 수도 있다. 몇몇 실시예들에서, 인접한 상단 선택 구조들(116) 사이의 채널 구조들(130)의 수는 설계 및/또는 제조 공정에 따라, 상이한 영역들에서 달라질 수도 있어, 예를 들어, 상이한 메모리 셀들의 메모리 핑거들을 형성한다.
몇몇 실시예들에서, 하단 선택 구조(131) 및 상단 선택 구조들(116)의 수직 치수들은 설계 및/또는 제조 공정에 따라 달라진다. 예를 들어, 하단 선택 구조(131) 및 상단 선택 구조들(116)은 하나 초과의 전도체 층들을 통해 수직으로 연장되고 이들을 분할할 수도 있어, 하나 초과의 레벨에서 선택 전도체 층들/서브층들을 형성한다. 하단 선택 구조(131) 및 상단 선택 구조들(116) 각각에 의해 분할된 전도체 층들의 특정 수는 본 개시내용의 실시예들에 의해 한정되지 않아야 한다. 몇몇 실시예들에서, 하단 선택 구조(131) 및 상단 선택 구조들(116)은 각각 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 하나 이상을 포함할 수도 있다.
3D 메모리 디바이스(150)는 모놀리식 3D 메모리 디바이스의 일부일 수 있다. 용어 "모놀리식"은 3D 메모리 디바이스의 컴포넌트들(예를 들어, 주변 디바이스 및 메모리 어레이 디바이스)이 단일 기판 상에 형성되는 것을 의미한다. 모놀리식 3D 메모리 디바이스들의 경우, 주변 디바이스 처리 및 메모리 어레이 디바이스 처리의 얽힘으로 인해 제조시 추가적인 제약들에 직면한다. 예를 들어, 메모리 어레이 디바이스(예를 들어, NAND 채널 구조들)의 제조는 동일한 기판 상에 형성되었거나 형성될 주변 디바이스들과 연관된 열 예산에 의해 제약된다.
대안적으로, 3D 메모리 디바이스(150)는, 컴포넌트들(예를 들어, 주변 디바이스 및 메모리 어레이 디바이스)이 상이한 기판들 상에 개별적으로 형성되고 이어서, 예를 들어, 대면 방식으로 본딩될 수 있는, 비모놀리식 3D 메모리 디바이스의 일부일 수 있다. 몇몇 실시예들에서, 메모리 어레이 디바이스 기판(예를 들어, 기판(102))은 본딩된 비모놀리식 3D 메모리 디바이스의 기판으로서 남아 있고, 주변 디바이스(예를 들어, 페이지 버퍼들, 디코더들 및 래치들과 같은, 3D 메모리 디바이스(150)의 동작을 용이하게 하기 위해 사용되는 임의의 적절한 디지털, 아날로그 및/또는 혼합 신호 주변 회로들을 포함함; 도시되어 있지 않음)는 하이브리드 본딩을 위해 뒤집혀서 메모리 어레이 디바이스(예를 들어, NAND 메모리 스트링들)를 향해 아래로 향한다. 몇몇 실시예들에서, 메모리 어레이 디바이스 기판(예를 들어, 기판(100))은 하이브리드 본딩을 위해 주변 디바이스(도시되어 있지 않음)를 향해 뒤집혀서 아래로 향하며, 따라서 본딩된 비모놀리식 3D 메모리 디바이스에서, 메모리 어레이 디바이스는 주변 디바이스 위에 있게 되는 것을 이해할 수도 있다. 메모리 어레이 디바이스 기판(예를 들어, 기판(100))은 (본딩된 비모놀리식 3D 메모리 디바이스의 기판이 아닌) 박형화된 기판일 수 있고, 그리고 비모놀리식 3D 메모리 디바이스의 BEOL(back-end-of-line) 상호접속부들이 박형화된 메모리 어레이 디바이스 기판의 배면 상에 형성될 수 있다.
도 2 내지 도 4는 도 1a 및 도 1b에 도시되어 있는 3D 메모리 디바이스를 형성하기 위한 제조 공정을 도시하고 있다. 도 6은 도 2 내지 도 4에 도시되어 있는 방법(600)의 흐름도이다. 용이한 예시를 위해, 동일하거나 유사한 부분들은 본 개시내용의 도 1 내지 도 5에서 동일한 번호들로 라벨링된다.
동작의 시작에서, 하단 전도체 재료 층을 통해 연장되는 하단 선택 구조는 기판 위에 형성된다(동작 602). 도 2는 대응하는 구조(200)를 도시하고 있다.
도 2에 도시되어 있는 바와 같이, 하단 선택 구조(131)가 기판(100) 위에 형성될 수도 있다. 몇몇 실시예들에서, 버퍼 산화물 층(101)이 기판(100) 위에 퇴적될 수도 있고 하단 전도체 재료 층은 버퍼 산화물 층(101) 위에 퇴적될 수도 있다. 하단 선택 구조(131)의 후속 형성을 위한 하단 개구가 하단 전도체 재료 층에 형성될 수도 있다. 하단 개구의 하단 표면은 버퍼 산화물 층(101)의 상단 표면과 하단 표면 사이에 있을 수도 있다. 하단 개구는 수평으로, 예를 들어 x-방향을 따라 연장될 수도 있다. 유전체 재료가 퇴적되어 하단 개구를 충전할 수도 있다. 몇몇 실시예들에서, 평탄화 공정(예를 들어, 화학 기계적 연마(CMP) 및/또는 리세스 에칭)이 퇴적 공정으로부터 임의의 과잉 유전체 재료를 제거하기 위해 수행된다. 하단 선택 구조(131)가 형성되어, 하단 전도체 재료 층을 2개의 부분들로 분할할 수도 있는데, 이는 이후에 한 쌍의 하단 선택 전도체 층들(112a, 112b)을 형성한다.
몇몇 실시예들에서, 하단 개구는 이방성 에칭 공정, 예를 들어, 건식 에칭을 사용하여 하단 전도체 재료 층을 패터닝함으로써 형성될 수도 있다. 몇몇 실시예들에서, 버퍼 산화물 층(101) 및 하단 선택 구조(131)는 각각 실리콘 산화물을 포함하고, 물리 기상 증착(PVD), 화학 기상 증착(CVD), 원자 층 증착(ALD), 및 스퍼터링 중 적어도 하나에 의해 형성된다. 몇몇 실시예들에서, 하단 전도체 재료 층은 텅스텐을 포함하고 PVD, CVD, ALD, 및 스퍼터링 중 적어도 하나에 의해 퇴적된다.
도 6을 다시 참조하면, 하단 선택 구조(131)의 형성 후에, 복수의 전도체 층들 및 복수의 절연 층들은 한 쌍의 하단 선택 전도체 층들(112a, 112b) 및 하단 선택 구조 위에 형성된다(동작 604). 도 2는 대응하는 구조(200)를 도시하고 있다.
도 2에 도시되어 있는 바와 같이, 복수의 전도체 층들(예를 들어, 제어 전도체 층들(103) 및 상단 전도체 층(114-0)) 및 복수의 절연 층들(104)은 하단 선택 구조(131) 및 한 쌍의 하단 선택 전도체 층들(112a, 112b) 위에서 형성되어 인터리빙될 수도 있다. 전도체 층(114-0)은 상단 전도체 층을 나타낸다. 몇몇 실시예들에서, 유전체 캡 층(105)은 상단 전도체 층들(114-0) 위에 퇴적된다. 복수의 전도체 층들(예를 들어, 103, 114-0) 및 복수의 절연 층들(104)은 계단 구조를 가질 수도 있는 스택 구조(111)를 형성할 수도 있다.
계단 구조는, 복수의 인터리빙된 전도체 재료 층들 및 절연 재료 층들을 포함하는 재료 스택을 에칭 마스크, 예를 들어, 재료 스택 위의 패터닝된 PR 층을 사용하여 반복적으로 에칭함으로써 형성될 수 있다. 인터리빙된 전도체 재료 층들 및 절연 재료 층들은 원하는 수의 층들에 도달할 때까지 전도체 재료의 층들 및 절연 재료의 층들을 하단 전도체 층(112) 위에 교대로 퇴적함으로써 형성될 수 있다. 몇몇 실시예들에서, 절연 재료 층이 하단 전도체 재료 층 위에 퇴적되고, 전도체 재료 층은 절연 재료 층 위에 퇴적되는 등등이다. 전도체 재료 층들 및 절연 재료 층들은 동일하거나 상이한 두께들을 가질 수 있다. 몇몇 실시예들에서, 전도체 재료 층 및 하위 절연 재료 층은 전도체/절연 쌍이라고 지칭된다. 몇몇 실시예들에서, 하나 이상의 전도체/절연 쌍들은 하나의 레벨/계단을 형성할 수 있다. 계단 구조의 형성 동안, PR 층은 트리밍되고(예를 들어, 재료 스택의 경계로부터, 종종 모든 방향들로부터 증분적으로 그리고 내측으로 에칭됨), 재료 스택의 노출된 부분을 에칭하기 위한 에칭 마스크로서 이용된다. 트리밍된 PR의 양은 계단들의 치수들에 직접 관련될 수 있다(예를 들어, 결정요인일 수 있다). PR 층의 트리밍은 적절한 에칭, 예를 들어 습식 에칭과 같은 등방성 건식 에칭을 이용하여 획득될 수 있다. 하나 이상의 PR 층은 계단 구조의 형성을 위해 연속적으로 형성되고 트리밍될 수 있다. 각각의 유전체 쌍은, PR 층의 트리밍 후에, 전도체 재료 층 및 하위 절연 재료 층 양자 모두의 부분을 제거하기 위해 적절한 에천트들을 사용하여 에칭될 수 있다. 에칭된 전도체 재료 층들(예를 들어, 하단 전도체 재료 층 및 하단 전도체 재료 층 위에 형성된 전도체 재료 층들을 포함함) 및 절연 재료 층들은 전도체 층들(예를 들어, 114-0, 103, 112) 및 절연 층들(104)을 형성할 수도 있다. PR 층은 이어서 제거될 수 있다. 몇몇 실시예들에서, 상단 전도체 재료 층은 상단 전도체 층(114-0)을 형성하고, 이는 이후에 상단 선택 전도체 서브층들(114a 내지 114b)을 형성한다. 몇몇 실시예들에서, 하단 전도체 재료 층은 하단 전도체 층(112) 및 한 쌍의 하단 선택 전도체 층들(112a, 112b)을 형성할 수 있다. 몇몇 실시예들에서, 상단 및 하단 전도체 재료 층들 사이의 전도체 재료 층들은 3D 메모리 디바이스(150)의 워드 라인들로서 기능하는 제어 전도체 층들(103)을 형성한다.
몇몇 실시예들에서, 절연 재료 층들은 실리콘 산화물을 포함하고, 절연 재료 층들의 퇴적은 CVD, PVD, ALD 및 스퍼터링 중 하나 이상을 포함한다. 몇몇 실시예들에서, 전도체 재료 층들은 텅스텐을 포함하고, 절연 재료 층들의 퇴적은 CVD, PVD, ALD 및 스퍼터링 중 하나 이상을 포함한다. 몇몇 실시예들에서, 전도체 재료 층들 및 절연 재료 층들의 에칭은 하나 이상의 적절한 이방성 에칭 공정, 예를 들어, 건식 에칭을 포함한다. 몇몇 실시예들에서, 에천트는 전도체 재료 층들 및 절연 재료 층들 상에 상이한 에칭 선택도들을 갖는다.
도 6을 다시 참조하면, 전도체 층들 및 절연 층들이 형성된 후에, 복수의 채널 구조들이 스택 구조 내에 형성된다. 채널 구조들은 스택 구조를 통해 기판 내로 연장될 수도 있다(동작 606). 도 2는 대응하는 구조(200)를 도시하고 있다.
도 2에 도시되어 있는 바와 같이, 복수의 채널 구조들(130)은 유전체 캡 층(105), 전도체 층들(114-0, 103, 112), 버퍼 산화물 층(101)을 통해, 그리고 기판(100) 내로 연장하여 형성될 수도 있다.
복수의 채널 홀들이 스택 구조(111)를 통해 형성될 수도 있다. 몇몇 실시예들에서, 복수의 채널 홀들은 인터리빙된 전도체 층들(114-0, 103, 112) 및 절연 층들(104)을 통해 형성된다. 복수의 채널 홀은 스택 구조(111)의 부분들을 제거하고 기판(100)을 노출시키기 위해, 패터닝된 PR 층과 같은 에칭 마스크를 사용하여, 이방성 에칭 공정을 수행함으로써 형성될 수도 있다. 몇몇 실시예들에서, 복수의 채널 홀이 x-방향을 따라 하단 선택 구조(131)의 각각의 측면 상에 형성된다. 기판(100) 위에 채널 홀을 형성하는 동일한 에칭 공정에 의해 및/또는 별도의 리세스 에칭 공정에 의해 기판(100)의 상단 부분을 노출시키기 위해 각각의 채널 홀의 하단에 리세스 영역이 형성될 수도 있다. 몇몇 실시예들에서, 반도체 플러그가 각각의 채널 홀의 하단에, 예를 들어, 리세스 영역 위에 형성된다. 반도체 플러그는 에피택셜 성장 공정 및/또는 퇴적 공정에 의해 형성될 수도 있다. 몇몇 실시예들에서, 반도체 플러그는 에피택셜 성장에 의해 형성되고 에피택셜 부분(117)이라고 지칭된다. 선택적으로, 리세스 에칭(예를 들어, 건식 에칭 및/또는 습식 에칭)이 수행되어 채널 홀의 측벽 상의 과잉 반도체 재료를 제거하고/하거나 원하는 위치에서 에피택셜 부분(117)의 상단 표면을 제어할 수도 있다. 몇몇 실시예들에서, 에피택셜 부분(117)의 상단 표면은 하단 절연 층(104)의 상단 및 하단 표면 사이에 위치된다.
몇몇 실시예들에서, 채널 홀들은 적절한 에칭 공정, 예를 들어, 이방성 에칭 공정(예를 들어, 건식 에칭) 및/또는 등방성 에칭 공정(습식 에칭)을 수행함으로써 형성된다. 몇몇 실시예들에서, 에피택셜 부분(117)은 기판(100)으로부터 에피택셜 성장되는 것에 의해 형성되는 단결정질 실리콘을 포함한다. 몇몇 실시예들에서, 에피택셜 부분(117)은 퇴적 공정에 의해 형성된 폴리실리콘을 포함한다. 에피택셜 성장된 에피택셜 부분(117)의 형성은 기상 에피택시(vapor-phase epitaxy)(VPE), 액상 에피택시(liquid-phase epitaxy)(LPE), 분자-빔 에피택시(molecular-beam epitaxy)(MPE), 또는 이들의 임의의 조합들을 포함할 수 있지만, 이들에 한정되는 것은 아니다. 퇴적된 에피택셜 부분(117)의 형성은 CVD, PVD 및/또는 ALD를 포함할 수도 있지만, 이들에 한정되는 것은 아니다.
몇몇 실시예들에서, 반도체 채널(119)이 채널 홀 내의 에피택셜 부분(117) 위에 형성되고 접촉한다. 반도체 채널은 메모리 필름(107)(예를 들어, 차단 층, 메모리 층 및 터널링 층을 포함함), 에피택셜 부분(117) 위에 형성되어 연결하는 반도체 층(108) 및 채널 홀의 나머지를 충전하는 유전체 코어(109)를 갖는 채널 형성 구조를 포함할 수 있다. 몇몇 실시예들에서, 메모리 필름(107)이 채널 홀의 측벽 및 에피택셜 부분(117)의 상단 표면을 커버하기 위해 먼저 퇴적되고, 반도체 층(108)이 이어서 메모리 필름(107) 위에 그리고 에피택셜 부분(117) 위에 퇴적된다. 차단 층, 메모리 층 및 터널링 층이 메모리 필름(107)을 형성하기 위해, ALD, CVD, PVD, 임의의 다른 적절한 공정들, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 퇴적 공정들을 사용하여 이 순서로 이후에 퇴적될 수 있다. 반도체 층(108)이 이어서 ALD, CVD, PVD, 임의의 다른 적절한 공정들 또는 이들의 임의의 조합과 같은 하나 이상의 박막 퇴적 공정을 사용하여 터널링 층 상에 퇴적될 수 있다. 몇몇 실시예들에서, 유전체 코어(109)가 실리콘 산화물과 같은 반도체 층(108)의 퇴적 후에 유전체 재료들을 퇴적함으로써 채널 홀의 나머지 공간에 충전된다.
몇몇 실시예들에서, 드레인 구조(110)는 각각의 채널 홀의 상부 부분에 형성된다. 몇몇 실시예들에서, 스택 구조(111)의 상단 표면 상의 그리고 각각의 채널 홀의 상부 부분 내의 메모리 필름(107), 반도체 층(108) 및 유전체 코어(109)의 부분들은 반도체 채널의 상단 표면이 유전체 캡 층(105)의 상단 표면과 하단 표면 사이에 있을 수도 있도록 채널 홀의 상부 부분에 리세스를 형성하기 위해 CMP, 연삭, 습식 에칭 및/또는 건식 에칭에 의해 제거될 수 있다. 드레인 구조(110)가 이어서 CVD, PVD, ALD, 전기도금, 무전해 도금, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 퇴적 공정들에 의해 리세스 내에 금속들과 같은 전도성 재료들을 퇴적함으로써 형성될 수 있다. 채널 구조(130)가 이에 의해 형성된다. 복수의 메모리 셀들이 반도체 채널들(119)과 제어 전도체 층들(103)의 교차점에 의해 이후에 형성될 수도 있다. 선택적으로, 스택 구조(111)의 상단 표면 상의 임의의 과잉 재료를 제거하기 위해 평탄화 공정, 예를 들어, 건식/습식 에칭 및/또는 CMP가 수행된다.
도 6을 다시 참조하면, 채널 구조들의 형성 후에, 수직 방향을 따라 하단 선택 구조와 정렬되고 상단 전도체 층을 한 쌍의 상단 선택 전도체 층들로 분할하는 제1 상단 선택 구조가 형성된다(동작 608). 도 3 및 도 4는 대응하는 구조들(300, 400)을 도시하고 있다.
도 4에 도시되어 있는 바와 같이, 제1 상단 선택 구조(116-1)가 스택 구조(111)에 형성될 수도 있다. 수직으로, 제1 상단 선택 구조(116-1)는 하단 선택 구조(131)와 정렬될 수도 있고, 스택 구조(111)의 상단 표면으로부터 제1 절연 층(104) 내로 연장될 수도 있다. 수평으로, 제1 상단 선택 구조(116-1)는 하단 선택 구조(131)와 평행하게 x-방향을 따라 연장될 수도 있다. 제1 상단 선택 구조(116-1)는 상단 전도체 층(114)을 한 쌍의 상단 선택 전도체 층들로 분할할 수도 있다. 제1 상단 선택 구조(116-1) 및 하단 선택 구조(131)는 스택 구조(111) 내의 메모리 셀들을 한 쌍의 메모리 블록들(예를 들어, 도 1b의 120-1 및 120-2)로 분할할 수도 있다. 몇몇 실시예들에서, 하나 이상의 제2 상단 선택 구조들(116-2)은 각각의 상단 선택 전도체 층을 복수의 상단 선택 전도체 서브층들(도 1a 및 도 1b의 114a 내지 114d)로 더 분할하고 메모리 블록을 복수의 메모리 핑거들(예를 들어, 도 1a 및 도 1b의 41 내지 44)로 분할하기 위해 각각의 메모리 블록(예를 들어, 120-1 또는 120-2)에 형성된다. 제2 상단 선택 구조들(116-2)은 제1 상단 선택 구조(116-1)와 유사하거나 동일한 치수들을 가질 수도 있고, x-방향을 따라 제1 상단 선택 구조(116-1)와 평행하게 연장될 수도 있다.
도 3에 도시되어 있는 바와 같이, 제1 상단 선택 구조(116-1)는 스택 구조(111)의 일부를 제거하여 제1 상단 개구(115-1)를 형성함으로써 형성될 수도 있다. 적절한 이방성 에칭 공정 및 에칭 마스크(예를 들어, 패터닝된 PR 층)는 하위 절연 층(104)(예를 들어, 상단 선택 전도체 서브층들 아래의 상단 절연 층(104))을 노출시키는 제1 상단 개구(115-1)를 형성하기 위해 채용될 수도 있다. 적절한 유전체 재료가 제1 상단 선택 구조(116-1)를 충전하기 위해 퇴적될 수도 있다. 몇몇 실시예들에서, 제2 상단 선택 구조들(116-2)은 제1 상단 선택 구조(116-1)를 형성하는 동일한 제조 공정들에 의해 형성될 수도 있다. 예를 들어, 하나 이상의 제2 상단 개구(115-2)는 제1 상단 개구(115-1)를 형성하는 동일한 패터닝 공정으로 x-방향을 따라 제1 상단 개구(115-1)의 각각의 측면 상에 형성될 수도 있다. 제2 상단 개구들(115-2)은 동일한 유전체 재료를 사용하여 충전될 수도 있다. 몇몇 실시예들에서, 제1 상단 개구(115-1) 및 제2 상단 개구들(115-2)은 이방성 에칭 공정, 예를 들어 건식 에칭을 사용하여 형성된다. 적절한 유전체 재료, 예를 들어 실리콘 산화물은 ALD, CVD, PVD, 임의의 다른 적절한 공정들 또는 이들의 임의의 조합과 같은 하나 이상의 박막 퇴적 공정을 사용하여 퇴적될 수도 있다. 선택적으로, 스택 구조(111)의 상단 표면 상의 임의의 과잉 유전체 재료를 제거하기 위해 평탄화 공정, 예를 들어, 건식/습식 에칭 및/또는 CMP가 수행된다.
도 5는 몇몇 실시예들에 따른, GLS들 또는 GLS들 내의 ACS들이 없는 다른 예시적인 3D 메모리 디바이스(500)를 도시하고 있다. 3D 메모리 디바이스(500)는 3D 메모리 디바이스(150)와 유사한 구조를 가질 수도 있고, 듀얼-데크 스택 구조(111) 내에 채널 구조들을 형성함으로써 형성될 수도 있다. 도 5에 도시되어 있는 바와 같이, 스택 구조(111)는 메모리 셀들이 형성되는 제1 데크(211) 및 제2 데크(212)를 포함한다. 몇몇 실시예들에서, 더 많은 전도체/절연 층 쌍들이 3D 메모리 디바이스(500)에 형성될 수 있어, 더 많은 메모리 셀들이 형성될 수 있게 한다. 전도체 재료 층들 및 절연 재료 층들이 연속적으로 퇴적되고 채널 홀들이 단일 에칭 공정에 의해 형성되는, 도 2 내지 도 4의 스택 구조(111)의 형성과는 달리, 제1 및 제2 데크들(211, 212)을 형성하는 전도체 재료 층들과 절연 재료 층들이 개별적으로 퇴적된다. 채널 홀들은 제1 및 제2 데크들(211, 212)에서 채널 홀들을 공동으로 접속함으로써 형성된다. 도 7은 도 5의 스택 구조(111)에 메모리 셀들을 형성하는 방법(700)의 흐름도를 도시하고 있다. 방법(700)은 듀얼-데크 구조로부터 스택 구조(111)를 형성하기 위해, 동작 602 후에 그리고 동작 608 전에 수행될 수도 있다. 다양한 실시예들에서, 제조 방법은 또한 다른 멀티-데크 구조들(예를 들어, 데크들의 수가 2 초과임)로부터 3D 메모리 디바이스들을 형성하기 위해 사용될 수 있다는 점에 유의해야 한다. 다른 멀티-데크 구조들을 형성하기 위한 제조 공정의 상세들은 듀얼-데크 구조로부터 스택 구조(111)를 형성하기 위한 제조 공정과 유사할 수 있고 본 명세서에 설명되지 않는다. 하단 선택 구조(131), 제1 상단 선택 구조(116-1), 및 제2 상단 선택 구조들(116-2)과 같은 3D 메모리 디바이스(500)의 다른 부분들을 형성하기 위한 제조 공정은 도 2 내지 도 4에 도시되어 있는 제조 공정과 유사하거나 동일할 수도 있고, 여기서 반복되지 않는다.
하단 선택 구조가 형성된 후, 제1 복수의 전도체 재료 층들 및 제1 복수의 절연 재료 층들을 갖는 제1 재료 스택이 한 쌍의 하단 선택 전도체 재료 층들 및 하단 선택 구조(131) 상에 인터리빙되도록 형성될 수 있다(동작 702). 제1 재료 스택은 이후에 제1 데크(211)(예를 들어, 하부 데크)를 형성할 수 있다. 제1 복수의 전도체 재료 층들 및 제1 복수의 절연 재료 층들의 퇴적은 도 2에 도시되어 있는 전도체 재료 층들 및 절연 재료 층들의 퇴적의 설명을 참조할 수 있고 여기서 반복되지 않는다.
제1 채널 홀은 제1 재료 스택을 통해 기판(100) 내로 연장되도록 형성될 수도 있고, 에피택셜 부분(117)은 제1 채널 홀의 하단에 형성될 수 있다(동작 704). 제1 채널 홀 및 에피택셜 부분(117)의 형성은 도 2에 도시되어 있는 채널 홀 및 에피택셜 부분의 형성의 설명을 참조할 수 있고, 여기서 반복되지 않는다.
희생 구조는 에피택셜 부분(117)이 형성된 후에 제1 채널 홀을 충전하도록 형성될 수 있다(동작 706). 희생 구조는 제1 채널 홀 내에 희생 재료를 퇴적함으로써 형성될 수 있다. 희생 재료는 충분한 강성을 갖는 임의의 적절한 재료를 포함할 수도 있고 에피택셜 부분(117)과는 상이하다(예를 들어, 에피택셜 부분(117)과 상이한 에칭 선택도를 가짐). 몇몇 실시예들에서, 희생 재료는 실리콘 산화물, 실리콘 질화물, 및 폴리실리콘 중 하나 이상을 포함하고, 퇴적 공정은 CVD, PVD, 및 ALD 중 하나 이상을 포함한다. 선택적으로, 평탄화 공정(예를 들어, CMP 및/또는 리세스 에칭)이 제1 재료 스택 상의 임의의 과잉 재료(예를 들어, 희생 재료)를 제거하여 제2 재료 스택의 퇴적을 위한 베이스를 제공하기 위해 수행된다.
또한, 제2 복수의 전도체 재료 층들과 제2 복수의 절연 재료 층들을 갖는 제2 재료 스택은 제1 재료 스택 위에 인터리빙되도록 퇴적될 수 있다(동작 708). 제2 재료 스택은 이후에 제2 데크(212)(예를 들어, 상부 데크)를 형성할 수도 있다. 제2 복수의 전도체 재료 층들 및 제2 복수의 절연 재료 층들의 퇴적은 도 2에 도시되어 있는 전도체 재료 층들 및 절연 재료 층들의 퇴적의 설명을 참조할 수 있고 여기서 반복되지 않는다. 몇몇 실시예들에서, 제1 재료 스택 및 제2 재료 스택 내의 전도체 재료 층들 및 절연 재료 층들의 수들(예를 들어, 32, 64, 또는 96개)은 설계 및/또는 제조 공정에 따라 동일하거나 상이할 수 있고, 본 개시내용의 실시예들에 의해 한정되지 않아야 한다. 몇몇 실시예들에서, 유전체 캡 층이 제2 재료 스택 위에 형성된다.
계단 구조가 이어서 적층 제1 재료 스택 및 제2 재료 스택, 예를 들어, 하단 전도체 재료 층, 제1 복수의 전도체 재료 층들, 제1 복수의 절연 재료 층들, 제2 복수의 전도체 재료 층들, 및 제2 복수의 절연 재료 층들을 반복적으로 에칭함으로써 형성될 수 있다(동작 710). 몇몇 실시예들에서, 계단 구조는 스택 구조(111)를 형성할 수 있다. 계단 구조의 형성은 도 2에 도시되어 있는 계단 구조의 형성의 설명을 참조할 수 있고, 여기서 반복되지 않는다.
제2 채널 홀은 유전체 캡 층의 상단 표면으로부터 제1 채널 홀까지 연장되도록 형성되어, 희생 구조를 노출시킬 수도 있다(동작 712). 몇몇 실시예들에서, 제2 채널 홀은 제2 채널 홀이 제1 채널 홀과 적어도 수직으로 중첩하여 희생 구조를 노출시킬 수 있도록 수직 방향을 따라 제1 채널 홀과 정렬될 수도 있다. 제2 채널 홀의 형성은 도 2에 도시되어 있는 채널 홀의 형성의 설명을 참조할 수 있고, 여기서 반복되지 않는다.
또한, 희생 구조가 제거될 수 있고 채널 홀이 형성될 수 있다(동작 714). 적절한 에칭 공정, 예를 들어 건식 에칭과 같은 이방성 에칭이 제1 채널 홀 및 제2 채널 홀이 연결되어 채널 홀을 형성할 수 있도록 희생 구조를 제거하기 위해 수행될 수 있다. 몇몇 실시예들에서, 에칭 공정은 에피택셜 부분(117) 위의 희생 구조의 더 높은 에칭 속도를 가지므로 에피택셜 부분(117)의 적어도 일부는 희생 구조의 제거 후에 유지될 수 있다. 채널 홀이 형성된 후, 채널 구조(130)는 도 2에 설명된 제조 공정을 사용하여 형성될 수 있다. 듀얼-데크 구조를 갖는 3D 메모리 디바이스(500)가 이어서 형성될 수 있다.
몇몇 실시예들에서, 3D 메모리 디바이스는 스택 구조를 포함한다. 스택 구조는 기판 상에 인터리빙된 복수의 전도체 층들 및 복수의 절연 층들을 포함할 수도 있다. 복수의 전도체 층들은 제1 상단 선택 구조에 의해 분할된 한 쌍의 상단 선택 전도체 층들, 및 하단 선택 구조에 의해 분할된 한 쌍의 하단 선택 전도체 층들을 포함할 수도 있다. 제1 상단 선택 구조 및 하단 선택 구조는 수평 방향을 따라 연장될 수도 있고 수직 방향을 따라 정렬된다. 복수의 채널 구조들은 수직 방향을 따라 기판 내로 연장될 수도 있고, 상단 선택 구조 및 하단 선택 구조의 양 측면들 상에 분포된다.
몇몇 실시예들에서, 상단 선택 구조 및 하단 선택 구조는 복수의 전도체 층들 및 복수의 채널 구조들에 의해 형성된 메모리 셀들을 한 쌍의 메모리 블록들로 분할한다. 한 쌍의 메모리 블록들 각각은 각각의 상단 선택 전도체 층 및 각각의 하단 선택 전도체 층에 대응할 수도 있다.
몇몇 실시예들에서, 3D 메모리 디바이스는 스택 구조와 기판 사이에 버퍼 산화물 층을 더 포함한다. 제1 상단 선택 구조는 스택 구조의 상단 표면으로부터 제1 전도체 층 아래의 상단 절연 층 내로 수직 방향을 따라 연장될 수도 있다. 하단 선택 구조는 하단 전도체 층의 상단 표면으로부터 버퍼 산화물 층 내로 수직 방향을 따라 연장된다.
몇몇 실시예들에서, 3D 메모리 디바이스는 스택 구조의 상단 표면으로부터 각각의 메모리 블록 내의 제1 절연 구조 내로 수직 방향을 따라 연장하고 수평 방향을 따라 연장하는 적어도 하나의 제2 상단 선택 구조를 더 포함한다. 적어도 하나의 제2 상단 선택 구조는 수평 방향에 수직인 다른 수평 방향을 따르는 적어도 하나의 채널 구조에 의해 제1 상단 선택 구조로부터 분리될 수도 있다. 적어도 하나의 제2 상단 선택 구조는 각각의 상단 선택 전도체 층을 복수의 상단 선택 전도체 서브층들로 그리고 각각의 메모리 블록을 복수의 메모리 핑거들로 분할할 수도 있다. 복수의 상단 선택 전도체 서브층들 각각은 각각의 메모리 핑거에 대응할 수도 있다.
몇몇 실시예들에서, 제1 상단 선택 구조, 적어도 하나의 제2 상단 선택 구조, 및 하단 선택 구조는 각각 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물 중 적어도 하나를 포함한다.
몇몇 실시예들에서, 복수의 채널 구조들은 기판에 전도성으로 연결된 에피택셜 부분을 각각 포함하고, 에피택셜 부분의 상단 표면은 한 쌍의 하단 선택 전도체 층들 위의 하단 절연 층의 상단 표면과 하단 표면 사이에 있다.
몇몇 실시예들에서, 에피택셜 부분은 실리콘, 게르마늄 또는 실리콘 게르마늄 중 적어도 하나를 포함한다.
몇몇 실시예에서, 복수의 채널 구조들은 각각의 에피택셜 부분 위에 있고 각각의 에피택셜 부분에 전도성으로 연결된 반도체 채널을 각각 포함한다. 반도체 채널은 차단 층, 메모리 층, 터널링 층, 반도체 층, 및 반도체 채널의 측벽으로부터 반도체 채널의 중심을 향해 방사상으로 배열된 유전체 코어를 포함할 수도 있다.
몇몇 실시예들에서, 3D 메모리 디바이스는 스택 구조 위의 유전체 캡 층, 및 유전체 캡 층 내에 있고 각각의 반도체 채널에 전도성으로 각각 연결되는 복수의 드레인 구조를 더 포함한다. 반도체 채널의 상단 표면은 유전체 캡 층의 상단 표면과 하단 표면 사이에 있을 수도 있다. 복수의 드레인 구조들은 실리콘, 게르마늄 또는 실리콘 게르마늄 중 적어도 하나를 포함할 수도 있다. 유전체 캡 층은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물 중 적어도 하나를 포함할 수도 있다.
몇몇 실시예들에서, 기판은 실리콘, 게르마늄, 실리콘 게르마늄, 실리콘 탄화물, 실리콘 온 인슐레이터, 게르마늄 온 인슐레이터, 또는 III-V 화합물들 중 적어도 하나를 포함한다. 몇몇 실시예들에서, 복수의 전도체 층들 및 한 쌍의 하단 선택 전도체 층들은 폴리실리콘, 실리사이드들, 게르마늄, 실리콘 게르마늄, 구리, 알루미늄, 코발트, 또는 텅스텐 중의 적어도 하나를 각각 포함한다. 몇몇 실시예들에서, 복수의 절연 층들은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 실리콘 탄소 질화물 중 적어도 하나를 포함한다.
몇몇 실시예들에서, 어레이 공통 소스 또는 게이트 라인 슬릿이 스택 구조 내에 형성되지 않고, 기판은 바디 소스이다.
몇몇 실시예들에서, 3D 메모리 디바이스를 형성하기 위한 방법은 하단 전도체 층을 한 쌍의 하단 선택 전도체 층들로 분할하기 위해 기판 위의 하단 전도체 층을 통해 수직 방향을 따라 그리고 수평 방향을 따라 연장되는 하단 선택 구조를 형성하는 단계, 한 쌍의 하단 선택 전도체 층들 및 하단 선택 구조 상에 인터리빙된 복수의 전도체 층들 및 복수의 절연 층들을 형성하는 단계, 및 한 쌍의 하단 선택 전도체 층들, 복수의 전도체 층들, 및 복수의 절연 층들을 통해 수직 방향을 따라 그리고 기판 내로 연장되는 복수의 채널 구조들을 형성하는 단계를 포함한다. 방법은 상단 전도체 층을 한 쌍의 상단 선택 전도체 층들로 분할하기 위해 복수의 전도체 층들의 상단 전도체 층을 통해 수직 방향을 따라 그리고 수평 방향을 따라 연장되는 제1 상단 선택 구조를 형성하는 단계를 더 포함할 수도 있다. 제1 상단 선택 구조 및 하단 선택 구조는 수직 방향을 따라 정렬될 수도 있고, 복수의 전도체 층들 및 복수의 채널 구조들에 의해 형성된 복수의 메모리 셀들을 한 쌍의 메모리 블록들로 분할할 수도 있다.
몇몇 실시예들에서, 하단 전도체 층을 형성하는 단계는 기판 위에 버퍼 산화물 층을 형성하는 단계 및 버퍼 산화물 층 상에 하단 전도체 재료 층을 형성하는 단계를 포함한다.
몇몇 실시예들에서, 하단 선택 구조를 형성하는 단계는 한 쌍의 하단 선택 전도체 재료 층들 및 한 쌍의 하단 전도체 재료 층들을 통해 그리고 버퍼 산화물 층 내로 수직 방향을 따라 그리고 수평 방향을 따라 연장되는 하단 개구를 형성하기 위해 하단 전도체 재료 층을 패터닝하는 단계를 포함한다. 몇몇 실시예들에서, 하단 선택 구조를 형성하는 단계는 하단 개구를 충전하도록 유전체 재료를 퇴적하는 단계를 또한 포함한다.
몇몇 실시예들에서, 하단 전도체 재료 층의 패터닝은 건식 에칭 공정을 포함하고, 절연 재료의 퇴적은 CVD 공정, ALD 공정 또는 PVD 공정 중 적어도 하나를 포함한다.
몇몇 실시예들에서, 복수의 전도체 층들 및 복수의 절연 층들을 형성하는 단계는 한 쌍의 하단 선택 전도체 재료 층들 상에 복수의 전도체 재료 층들 및 복수의 절연 재료 층들을 교대로 퇴적하는 단계를 포함한다. 몇몇 실시예들에서, 복수의 전도체 층들 및 복수의 절연 층들을 형성하는 단계는 또한 기판 위에 한 쌍의 하단 선택 전도체 층들, 및 인터리빙된 복수의 전도체 층들 및 복수의 절연 층들의 계단 구조를 형성하기 위해 한 쌍의 하단 선택 전도체 재료 층들, 복수의 전도체 재료 층들, 및 복수의 절연 재료 층들을 반복적으로 에칭하는 단계를 포함한다.
몇몇 실시예들에서, 복수의 채널 구조들을 형성하는 단계는 복수의 전도체 층들 및 복수의 절연 층들, 복수의 전도체 층들, 복수의 절연 층들, 및 한 쌍의 하단 선택 전도체 층들 위의 유전체 캡 층을 통해 기판 내로 수직 방향을 따라 연장되는 채널 홀을 형성하는 단계를 포함한다. 채널 홀은 수평 방향에 수직인 다른 수평 방향을 따라 하단 선택 구조로부터 이격되어 있을 수도 있다. 몇몇 실시예들에서, 복수의 채널 구조들을 형성하는 단계는 또한 기판을 노출시키기 위해 채널 홀의 하단에서 리세스 에칭을 수행하는 단계 및 채널 홀의 하단을 충전하고 채널 홀의 하단에 에피택셜 부분을 형성하기 위해 반도체 재료의 에피택셜 퇴적을 수행하는 단계를 포함한다. 에피택셜 부분은 기판과 접촉하고 전도성으로 연결될 수도 있다. 에피택셜 부분의 상단 표면은 한 쌍의 하단 선택 전도체 층들 위의 하단 절연 층의 상단 표면과 하단 표면 사이에 있을 수도 있다. 몇몇 실시예들에서, 복수의 채널 구조들을 형성하는 단계는 채널 홀을 충전하기 위해 채널 형성 구조를 퇴적하는 단계 및 반도체 채널의 상단 표면이 유전체 캡 층의 상단 표면과 하단 표면 사이에 있도록 반도체 채널을 형성하기 위해 채널 형성 구조 상에 리세스 에칭을 수행하는 단계를 더 포함한다.
몇몇 실시예들에서, 복수의 전도체 층들 및 복수의 절연 층들을 형성하는 단계는 한 쌍의 하단 선택 전도체 재료 층들 상에 제1 복수의 전도체 재료 층들 및 제1 복수의 절연 재료 층들을 교대로 퇴적하는 단계를 포함한다. 몇몇 실시예들에서, 복수의 전도체 층들 및 복수의 절연 층들을 형성하는 단계는 또한 제1 복수의 전도체 재료 층들, 제1 복수의 절연 재료 층들, 및 한 쌍의 하단 선택 전도체 재료 층들을 통해 기판 내로 수직 방향을 따라 연장되는 제1 채널 홀을 형성하는 단계를 포함한다. 제1 채널 홀은 수평 방향에 수직인 다른 수평 방향을 따라 하단 선택 구조로부터 이격되어 있을 수도 있다. 몇몇 실시예들에서, 복수의 전도체 층 및 복수의 절연 층을 형성하는 단계는 기판을 노출시키기 위해 제1 채널 홀의 하단에서 리세스 에칭을 수행하는 단계, 제1 채널 홀의 하단을 충전하기 위해 반도체 재료의 에피택셜 퇴적을 수행하는 단계를 더 포함한다. 에피택셜 부분의 상단 표면은 한 쌍의 하단 선택 전도체 재료 층들 위의 하단 절연 층의 상단 표면과 하단 표면 사이에 있을 수도 있다. 몇몇 실시예들에서, 복수의 전도체 층들 및 복수의 절연 층들을 형성하는 단계는 제1 채널 홀을 충전하기 위해 희생 구조를 형성하는 단계 및 제1 복수의 전도체 재료 층들, 복수의 절연 재료 층들, 및 희생 구조들 위에 인터리빙된 제2 복수의 전도체 재료 층들 및 제2 복수의 절연 재료 층들을 형성하는 단계를 더 포함한다. 몇몇 실시예들에서, 복수의 전도체 층들 및 복수의 절연 층들을 형성하는 단계는 기판 상에 한 쌍의 하단 선택 전도체 층들 위에 인터리빙된 제1 복수의 전도체 층들, 제1 복수의 절연 층들, 제2 복수의 전도체 층들, 및 제2 복수의 절연 층들의 계단 구조를 형성하기 위해 한 쌍의 하단 선택 전도체 재료 층들, 제1 복수의 전도체 재료 층들, 제1 복수의 절연 재료 층들, 제2 복수의 전도체 재료 층들, 제2 복수의 절연 재료들을 반복적으로 에칭하는 단계를 더 포함한다.
몇몇 실시예들에서, 복수의 채널 구조들을 형성하는 단계는 수직 방향을 따라 각각의 제1 채널 홀과 정렬된 제2 채널 홀을 형성하는 단계로서, 제2 채널 홀은 제2 복수의 전도체 재료 층들 및 제2 복수의 절연 재료 층들, 제2 복수의 전도체 층들, 및 제2 복수의 절연 층들 위에 유전체 캡 층을 통해 수직 방향을 따라 연장하는, 제2 채널 홀을 형성하는 단계, 및 각각의 제1 채널 홀 및 각각의 희생 구조를 노출시키는 단계를 포함한다. 몇몇 실시예들에서, 복수의 전도체 층들 및 복수의 절연 층들을 형성하는 단계는 에피택셜 부분을 노출시키기 위해 제1 채널 홀에서 희생 구조를 제거하는 단계를 포함하고, 제1 채널 홀 및 제2 채널 홀은 채널 홀을 형성한다. 몇몇 실시예들에서, 복수의 전도체 층들 및 복수의 절연 층들을 형성하는 단계는 채널 홀을 충전하기 위해 채널 형성 구조를 형성하는 단계 및 반도체 채널의 상단 표면이 유전체 캡 층의 상단 표면과 하단 표면 사이에 있도록 반도체 채널을 형성하기 위해 채널 형성 구조 상에 리세스 에칭을 수행하는 단계를 포함한다.
몇몇 실시예들에서, 채널 형성 구조를 형성하는 단계는 채널 홀을 충전하기 위해 채널 홀의 측벽 위에 차단 재료의 층, 메모리 재료의 층, 터널링 재료의 층, 반도체 재료의 층, 및 유전체 코어 재료의 층을 순차적으로 퇴적하는 단계를 포함한다.
몇몇 실시예들에서, 복수의 전도체 재료 층들을 퇴적하는 단계는 폴리실리콘, 실리사이드, 게르마늄, 실리콘 게르마늄, 구리, 알루미늄, 코발트, 또는 텅스텐 중 적어도 하나를 퇴적하는 단계를 포함한다. 몇몇 실시예들에서, 복수의 절연 재료 층들을 퇴적하는 단계는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 실리콘 탄소 질화물 중 적어도 하나를 퇴적하는 단계를 포함한다.
몇몇 실시예들에서, 복수의 전도체 재료 층들의 퇴적은 CVD 공정, 스퍼터링 공정, PVD 공정, 또는 ALD 공정 중 적어도 하나를 수행하는 단계를 포함한다. 몇몇 실시예들에서, 복수의 절연 재료 층들의 퇴적은 CVD 공정, PVD 공정, 또는 ALD 공정 중 적어도 하나를 포함한다.
몇몇 실시예들에서, 제1 상단 선택 구조를 형성하는 단계는 유전체 캡 층의 상단 표면으로부터 한 쌍의 상단 선택 전도체 층들 아래의 제1 절연 층으로 수직 방향을 따라 그리고 수평 방향을 따라 연장되는 제1 상단 개구를 형성하기 위해 유전체 캡 층을 패터닝하는 단계를 포함한다. 제1 상단 개구는 수직 방향을 따라 하단 선택 구조와 정렬될 수도 있다. 몇몇 실시예들에서, 제1 상단 선택 구조를 형성하는 단계는 제1 상단 개구를 충전하기 위해 유전체 재료를 퇴적하는 단계를 또한 포함한다. 유전체 재료는 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물 중 적어도 하나를 포함할 수도 있다.
몇몇 실시예들에서, 유전체 캡 층의 패터닝은 건식 에칭 공정을 포함하고, 절연 재료의 퇴적은 CVD 공정, ALD 공정 또는 PVD 공정 중 적어도 하나를 포함한다.
몇몇 실시예들에서, 방법은 제1 상단 선택 구조를 형성하는 동일한 공정에 의해 각각의 메모리 블록에 적어도 하나의 제2 상단 선택 구조를 형성하는 단계를 더 포함한다. 적어도 하나의 제2 상단 선택 구조는 제1 상단 개구가 형성되고 있는 동일한 패터닝 공정으로 각각의 메모리 블록에 적어도 하나의 제2 상단 개구를 형성하기 위해 유전체 캡 층을 패터닝함으로써 형성될 수도 있다. 적어도 하나의 제2 상단 개구는 유전체 캡 층의 상단 표면으로부터 제1 절연 층까지 수직 방향을 따라 그리고 수평 방향을 따라 연장될 수도 있다. 적어도 하나의 제2 상단 선택 구조는 또한 제1 상단 개구가 유전체 재료로 충전되고 있을 때 적어도 하나의 제2 상단 개구를 충전하고 적어도 하나의 제2 상단 선택 구조를 형성하기 위해 유전체 재료를 퇴적함으로써 형성될 수도 있다. 적어도 하나의 제2 상단 선택 구조는 각각의 메모리 블록을 복수의 메모리 핑거들로 분할하고 각각의 상단 선택 전도체 층을 복수의 상단 선택 전도체 서브층들로 분할할 수도 있다. 복수의 상단 선택 전도체 서브층들 각각은 각각의 메모리 핑거에 대응할 수도 있다.
몇몇 실시예들에서, 방법은 반도체 채널 위의 채널 홀을 충전하고 드레인 구조를 형성하기 위해 전도성 재료를 퇴적하는 단계를 더 포함한다. 드레인 구조는 반도체 채널과 접촉하고 전도성으로 연결될 수도 있다.
몇몇 실시예들에서, 3D 메모리 디바이스를 형성하기 위한 방법은 수평 방향을 따라 연장하여 기판 위의 하단 전도체 층을 한 쌍의 하단 선택 전도체 층들로 분할하는 하단 선택 구조를 형성하는 단계, 한 쌍의 하단 선택 전도체 층들 및 하단 선택 구조 상에 인터리빙된 복수의 전도체 층들 및 복수의 절연 층들을 형성하는 단계, 및 한 쌍의 하단 선택 전도체 층들, 복수의 전도체 층들, 및 복수의 절연 층들을 통해 수직 방향을 따라 그리고 기판 내로 연장되는 복수의 채널 구조들을 형성하는 단계를 포함한다. 복수의 채널 구조들은 수평 방향에 수직인 다른 수평 방향을 따라 하단 선택 구조의 각각의 측면 상에 대칭적으로 분포될 수도 있다. 몇몇 실시예들에서, 방법은 또한 수평 방향을 따라 연장하고 복수의 전도체 층들의 상단 전도체 층을 복수의 상단 선택 전도체 층들로 분할하는 복수의 상단 선택 구조들을 형성하는 단계를 포함한다. 상단 선택 구조들은 수직 방향을 따라 하단 선택 구조와 정렬된 제1 상단 선택 구조 및 다른 수평 방향을 따른 제1 상단 선택 구조의 각각의 측면 상의 적어도 하나의 제2 상단 선택 구조를 포함할 수도 있다. 제1 상단 선택 구조 및 하단 선택 구조는 복수의 채널 구조들 및 복수의 전도체 층들에 의해 형성된 복수의 메모리 셀들을 한 쌍의 메모리 블록들로 분할할 수도 있고, 제1 상단 선택 구조의 각각의 측면 상의 적어도 하나의 제2 상단 구조는 각각의 메모리 블록을 복수의 메모리 핑거들로 분할한다.
몇몇 실시예들에서, 하단 전도체 층을 형성하는 단계는 기판 위에 버퍼 산화물 층을 형성하는 단계 및 버퍼 산화물 층 상에 하단 전도체 재료 층을 형성하는 단계를 포함한다.
몇몇 실시예들에서, 하단 선택 구조를 형성하는 단계는 하단 전도체 재료 층을 통해 그리고 버퍼 산화물 층 내로 수직 방향을 따라 그리고 수평 방향을 따라 연장되는 하단 개구를 형성하기 위해 하단 전도체 재료 층을 패터닝하는 단계 및 하단 개구를 충전하기 위해 유전체 재료를 퇴적하는 단계를 포함한다.
몇몇 실시예들에서, 하단 전도체 재료 층의 패터닝은 건식 에칭 공정을 포함하고, 절연 재료의 퇴적은 CVD 공정, ALD 공정 또는 PVD 공정 중 적어도 하나를 포함한다.
몇몇 실시예들에서, 복수의 전도체 층들 및 복수의 절연 층들을 형성하는 단계는 한 쌍의 하단 선택 전도체 재료 층들 상에 복수의 전도체 재료 층들 및 복수의 절연 재료 층들을 교대로 퇴적하는 단계, 및 기판 위에 한 쌍의 하단 선택 전도체 층들, 및 인터리빙된 복수의 전도체 층들 및 복수의 절연 층들의 계단 구조를 형성하기 위해 한 쌍의 하단 선택 전도체 재료 층들, 복수의 전도체 재료 층들, 및 복수의 절연 재료 층들을 반복적으로 에칭하는 단계를 포함한다.
몇몇 실시예들에서, 복수의 채널 구조들을 형성하는 단계는 복수의 전도체 층들 및 복수의 절연 층들, 복수의 전도체 층들, 복수의 절연 층들, 및 한 쌍의 하단 선택 전도체 층들 위의 유전체 캡 층을 통해 기판 내로 수직 방향을 따라 연장되는 채널 홀을 형성하는 단계를 포함한다. 채널 홀은 수평 방향에 수직인 다른 수평 방향을 따라 하단 선택 구조로부터 이격되어 있을 수도 있다. 몇몇 실시예들에서, 복수의 채널 구조들을 형성하는 단계는 기판을 노출시키기 위해 채널 홀의 하단에서 리세스 에칭을 수행하는 단계 및 채널 홀의 하단을 충전하고 채널 홀의 하단에 에피택셜 부분을 형성하기 위해 반도체 재료의 에피택셜 퇴적을 수행하는 단계를 포함한다. 에피택셜 부분은 기판에 접촉할 수도 있고 전도성으로 연결될 수도 있고, 에피택셜 부분의 상단 표면은 한 쌍의 하단 선택 전도체 층들 위의 하단 절연 층의 상단 표면과 하단 표면 사이에 있다. 몇몇 실시예들에서, 복수의 채널 구조들을 형성하는 단계는 채널 홀을 충전하기 위해 채널 형성 구조를 퇴적하는 단계 및 반도체 채널의 상단 표면이 유전체 캡 층의 상단 표면과 하단 표면 사이에 있도록 반도체 채널을 형성하기 위해 채널 형성 구조 상에 리세스 에칭을 수행하는 단계를 또한 포함한다.
몇몇 실시예들에서, 복수의 전도체 층들 및 복수의 절연 층들을 형성하는 단계는 한 쌍의 하단 선택 전도체 재료 층들 상에 제1 복수의 전도체 재료 층들 및 제1 복수의 절연 재료 층들을 교대로 퇴적하는 단계를 포함한다. 몇몇 실시예들에서, 복수의 전도체 층들 및 복수의 절연 층들을 형성하는 단계는 또한 제1 복수의 전도체 재료 층들, 제1 복수의 절연 재료 층들, 및 한 쌍의 하단 선택 전도체 재료 층들을 통해 기판 내로 수직 방향을 따라 연장되는 제1 채널 홀을 형성하는 단계를 포함한다. 제1 채널 홀은 수평 방향에 수직인 다른 수평 방향을 따라 하단 선택 구조로부터 이격되어 있을 수도 있다. 몇몇 실시예들에서, 복수의 전도체 층 및 복수의 절연 층을 형성하는 단계는 기판을 노출시키기 위해 제1 채널 홀의 하단에서 리세스 에칭을 수행하는 단계, 및 제1 채널 홀의 하단을 충전하기 위해 반도체 재료의 에피택셜 퇴적을 수행하는 단계를 더 포함한다. 에피택셜 부분의 상단 표면은 한 쌍의 하단 선택 전도체 재료 층들 위의 하단 절연 층의 상단 표면과 하단 표면 사이에 있을 수도 있다. 몇몇 실시예들에서, 복수의 전도체 층들 및 복수의 절연 층들을 형성하는 단계는 제1 채널 홀을 충전하기 위해 희생 구조를 형성하는 단계 및 제1 복수의 전도체 재료 층들, 복수의 절연 재료 층들, 및 희생 구조들 위에 인터리빙된 제2 복수의 전도체 재료 층들 및 제2 복수의 절연 재료 층들을 형성하는 단계를 더 포함한다. 몇몇 실시예들에서, 복수의 전도체 층들 및 복수의 절연 층들을 형성하는 단계는 기판 상에 한 쌍의 하단 선택 전도체 층들 위에 인터리빙된 제1 복수의 전도체 층들, 제1 복수의 절연 층들, 제2 복수의 전도체 층들, 및 제2 복수의 절연 층들의 계단 구조를 형성하기 위해 한 쌍의 하단 선택 전도체 재료 층들, 제1 복수의 전도체 재료 층들, 제1 복수의 절연 재료 층들, 제2 복수의 전도체 재료 층들, 제2 복수의 절연 재료들을 반복적으로 에칭하는 단계를 더 포함한다.
몇몇 실시예들에서, 복수의 채널 구조들을 형성하는 단계는 수직 방향을 따라 각각의 제1 채널 홀과 정렬되는 제2 채널 홀을 형성하는 단계를 포함한다. 제2 채널 홀은 제2 복수의 전도체 재료 층들 및 제2 복수의 절연 재료 층들, 제2 복수의 전도체 층들, 및 제2 복수의 절연 층들 위의 유전체 캡 층을 통해 수직 방향을 따라 연장되고, 각각의 제1 채널 홀 및 각각의 희생 구조를 노출시킬 수도 있다. 몇몇 실시예들에서, 복수의 채널 구조들을 형성하는 단계는 또한 에피택셜 부분을 노출시키기 위해 제1 채널 홀에서 희생 구조를 제거하는 단계로서, 제1 채널 홀 및 제2 채널 홀은 채널 홀을 형성하는, 희생 구조를 제거하는 단계, 및 채널 홀을 충전하기 위해 채널 형성 구조를 형성하고 반도체 채널의 상단 표면이 유전체 캡 층의 상단 표면과 하단 표면 사이에 있도록 반도체 채널을 형성하기 위해 채널 형성 구조 상에 리세스 에칭을 수행하는 단계를 포함한다.
몇몇 실시예들에서, 채널 형성 구조를 형성하는 단계는 채널 홀을 충전하기 위해 채널 홀의 측벽 위에 차단 재료의 층, 메모리 재료의 층, 터널링 재료의 층, 반도체 재료의 층, 및 유전체 코어 재료의 층을 순차적으로 퇴적하는 단계를 포함한다.
몇몇 실시예들에서, 복수의 전도체 재료 층들을 퇴적하는 단계는 폴리실리콘, 실리사이드, 게르마늄, 실리콘 게르마늄, 구리, 알루미늄, 코발트, 또는 텅스텐 중 적어도 하나를 퇴적하는 단계를 포함한다. 몇몇 실시예들에서, 복수의 절연 재료 층들을 퇴적하는 단계는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 실리콘 탄소 질화물 중 적어도 하나를 퇴적하는 단계를 포함한다.
몇몇 실시예들에서, 복수의 전도체 재료 층들의 퇴적은 CVD 공정, 스퍼터링 공정, PVD 공정, 또는 ALD 공정 중 적어도 하나를 수행하는 단계를 포함한다. 몇몇 실시예들에서, 복수의 절연 재료 층들의 퇴적은 CVD 공정, PVD 공정, 또는 ALD 공정 중 적어도 하나를 포함한다.
몇몇 실시예들에서, 복수의 상단 선택 구조들을 형성하는 단계는 유전체 캡 층의 상단 표면으로부터 한 쌍의 상단 선택 전도체 층들 아래의 제1 절연 층으로 수직 방향을 따라 그리고 수평 방향을 따라 각각 연장되는 복수의 상단 개구들을 형성하기 위해 유전체 캡 층을 패터닝하는 단계를 포함한다. 복수의 상단 개구들은 다른 수평 방향을 따른 제1 상단 개구의 각각의 측면 상에 하단 선택 구조 및 적어도 하나의 제2 상단 개구와 정렬되는 제1 상단 개구를 포함할 수도 있다. 몇몇 실시예들에서, 복수의 상단 선택 구조들을 형성하는 단계는 또한 복수의 상단 개구들을 충전하기 위해 유전체 재료를 퇴적하는 단계를 포함한다. 유전체 재료는 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물 중 적어도 하나를 포함할 수도 있다.
몇몇 실시예들에서, 유전체 캡 층의 패터닝은 건식 에칭 공정을 포함하고, 절연 재료의 퇴적은 CVD 공정, ALD 공정 또는 PVD 공정 중 적어도 하나를 포함한다.
몇몇 실시예들에서, 방법은 반도체 채널 위의 채널 홀을 충전하고 드레인 구조를 형성하기 위해 전도성 재료를 퇴적하는 단계를 더 포함한다. 드레인 구조는 반도체 채널과 접촉하고 전도성으로 연결될 수도 있다.
특정 실시예들의 전술한 설명은, 다른 사람들이, 본 기술분야의 통상의 기술 내의 지식을 적용함으로써, 본 개시내용의 일반적인 개념으로부터 벗어나지 않고, 과도한 실험 없이, 그러한 특정 실시예들을 다양한 응용들에 대해 용이하게 수정 및/또는 적응시킬 수 있는 본 개시내용의 일반적인 속성을 드러낼 것이다. 따라서, 이러한 적응들 및 수정들은, 본 명세서에 제시된 교시 및 지침에 기초하여, 개시된 실시예들의 등가물들의 의미 및 범위 내에 있는 것으로 의도된다. 본 명세서에서의 어구 또는 용어는 제한이 아니라 설명의 목적을 위한 것임을 이해해야 하고, 그래서, 통상의 기술자는 본 교시 및 지침을 고려하여 본 명세서의 용어 또는 어구를 해석하여야 한다.
본 개시내용의 실시예들은 지정된 기능들 및 이들의 관계들의 구현을 예시하는 기능적 빌딩 블록들의 도움으로 전술되었다. 이러한 기능적 빌딩 블록들의 경계들은 설명의 편의를 위해 본 명세서에서 임의로 정의되었다. 지정된 기능들 및 이들의 관계들이 적절히 수행되는 한, 대안적인 경계들이 정의될 수 있다.
발명의 내용 및 요약서 섹션들은 본 개시내용의 전부가 아니라 발명자(들)가 고려하는 바와 같은 하나 이상의 예시적인 실시예들을 설명할 수도 있고, 따라서, 본 개시내용 및 첨부된 청구항들을 어떠한 방식으로도 제한하기를 의도하지 않는다.
본 개시내용의 폭 및 범주는 전술된 예시적인 실시예들 중의 임의의 것에 의해 제한되어야 하는 것이 아니라, 오직 다음의 청구항들 및 이들의 등가물들에 따라 정의되어야 한다.

Claims (40)

  1. 3차원(3D) 메모리 디바이스이며,
    기판 위에 인터리빙된 복수의 전도체 층들 및 복수의 절연 층들을 포함하는 스택 구조 - 상기 복수의 전도체 층들은 제1 상단 선택 구조에 의해 분할된 한 쌍의 상단 선택 전도체 층들, 및 하단 선택 구조에 의해 분할된 한 쌍의 하단 선택 전도체 층들을 포함하고, 상기 제1 상단 선택 구조 및 상기 하단 선택 구조는 수평 방향을 따라 연장되고 수직 방향을 따라 정렬됨 -;
    수직 방향을 따라 그리고 상기 기판 내로 연장되고 상기 상단 선택 구조 및 상기 하단 선택 구조의 양 측면에 분포된 복수의 채널 구조들; 및
    상기 스택 구조와 상기 기판 사이의 버퍼 산화물 층을 포함하고,
    상기 하단 선택 구조는 상기 하단 선택 전도체 층의 상단 표면으로부터 상기 버퍼 산화물 층 내로 수직 방향을 따라 연장되고, 상기 하단 선택 구조의 하단 표면은 상기 버퍼 산화물 층의 상단 표면과 하단 표면 사이에 있는, 3D 메모리 디바이스.
  2. 제1항에 있어서, 상기 상단 선택 구조 및 상기 하단 선택 구조는 상기 복수의 전도체 층들 및 상기 복수의 채널 구조들에 의해 형성된 메모리 셀들을 한 쌍의 메모리 블록들로 분할하고, 상기 한 쌍의 메모리 블록들의 각각은 각각의 상단 선택 전도체 층 및 각각의 하단 선택 전도체 층에 대응하는, 3D 메모리 디바이스.
  3. 제2항에 있어서, 상기 제1 상단 선택 구조는 상기 스택 구조의 상단 표면으로부터 상기 상단 선택 전도체 층 아래의 상단 절연 층 내로 수직 방향을 따라 연장되는, 3D 메모리 디바이스.
  4. 제3항에 있어서, 상기 스택 구조의 상단 표면으로부터 각각의 메모리 블록 내의 상기 상단 절연 층 내로 수직 방향을 따라 연장되고 수평 방향을 따라 연장되는 적어도 하나의 제2 상단 선택 구조를 더 포함하고, 상기 적어도 하나의 제2 상단 선택 구조는 상기 수평 방향에 수직인 다른 수평 방향을 따라 상기 적어도 하나의 채널 구조에 의해 상기 제1 상단 선택 구조로부터 분리되고,
    상기 적어도 하나의 제2 상단 선택 구조는 각각의 상단 선택 전도체 층을 복수의 상단 선택 전도체 서브층들로 그리고 각각의 메모리 블록을 복수의 메모리 핑거들로 분할하고, 상기 복수의 상단 선택 전도체 서브층들의 각각은 각각의 메모리 핑거에 대응하는, 3D 메모리 디바이스.
  5. 제4항에 있어서, 상기 제1 상단 선택 구조, 상기 적어도 하나의 제2 상단 선택 구조 및 상기 하단 선택 구조는 각각 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물 중 적어도 하나를 포함하는, 3D 메모리 디바이스.
  6. 제1항에 있어서, 상기 복수의 채널 구조들 각각은:
    상기 기판에 전도성으로 연결된 에피택셜 부분 - 상기 에피택셜 부분의 상단 표면은 상기 한 쌍의 하단 선택 전도체 층들 위의 하단 절연 층의 상단 표면과 하단 표면 사이에 있음 -;
    각각의 에피택셜 부분 위에 있고 전도성으로 연결된 반도체 채널 - 상기 반도체 채널은 상기 반도체 채널의 측벽으로부터 상기 반도체 채널의 중심을 향해 방사상으로 배열된 차단 층, 메모리 층, 터널링 층, 반도체 층, 및 유전체 코어를 포함함 -; 및
    상기 스택 구조 위의 유전체 캡 층 내에 있고 상기 반도체 채널에 전도성으로 연결되는 드레인 구조를 포함하는, 3D 메모리 디바이스.
  7. 제1항에 있어서,
    상기 스택 구조에는 게이트 라인 슬릿이 형성되지 않고;
    상기 기판은 바디 소스인, 3D 메모리 디바이스.
  8. 3차원(3D) 메모리 디바이스를 형성하는 방법이며,
    하단 전도체 층을 한 쌍의 하단 선택 전도체 층들로 분할하기 위해 기판 위의 하단 전도체 층을 통해 수직 방향을 따라 그리고 수평 방향을 따라 연장되는 하단 선택 구조를 형성하는 단계;
    상기 한 쌍의 하단 선택 전도체 층들 및 상기 하단 선택 구조 상에 인터리빙된 복수의 전도체 층들 및 복수의 절연 층들을 형성하는 단계;
    상기 한 쌍의 하단 선택 전도체 층들, 상기 복수의 전도체 층들, 및 상기 복수의 절연 층들을 통해 그리고 상기 기판 내로 수직 방향을 따라 연장되는 복수의 채널 구조들을 형성하는 단계; 및
    상단 전도체 층을 한 쌍의 상단 선택 전도체 층들로 분할하기 위해 상기 복수의 전도체 층들의 상단 전도체 층을 통해 수직 방향을 따라 그리고 수평 방향을 따라 연장되는 제1 상단 선택 구조를 형성하는 단계 - 상기 제1 상단 선택 구조 및 상기 하단 선택 구조는 수직 방향을 따라 정렬되고 상기 복수의 전도체 층들 및 상기 복수의 채널 구조들에 의해 형성된 복수의 메모리 셀들을 한 쌍의 메모리 블록들로 분할함 - 를 포함하고,
    상기 하단 전도체 층을 형성하는 것은 상기 기판 위에 버퍼 산화물 층을 형성하는 것 및 상기 버퍼 산화물 층 상에 하단 전도체 재료 층을 형성하는 것을 포함하고,
    상기 하단 선택 구조를 형성하는 단계는,
    한 쌍의 하단 선택 전도체 재료 층들, 및 한 쌍의 하단 전도체 재료 층들을 통해 그리고 상기 버퍼 산화물 층 내로 수직 방향을 따라 그리고 수평 방향을 따라 연장되는 하단 개구를 형성하기 위해 상기 하단 전도체 재료 층을 패터닝하는 단계; 및
    상기 하단 개구를 충전하기 위해 유전체 재료를 퇴적하는 단계를 포함하고,
    상기 하단 선택 구조의 하단 표면은 상기 버퍼 산화물 층의 상단 표면과 하단 표면 사이에 있는, 방법.
  9. 삭제
  10. 삭제
  11. 제8항에 있어서, 상기 복수의 전도체 층들 및 상기 복수의 절연 층들을 형성하는 단계는:
    상기 한 쌍의 하단 선택 전도체 재료 층들 상에 복수의 전도체 재료 층들 및 복수의 절연 재료 층들을 교대로 퇴적하는 단계; 및
    상기 기판 위에 상기 한 쌍의 하단 선택 전도체 층들, 및 인터리빙된 복수의 전도체 층들 및 복수의 절연 층들의 계단 구조를 형성하기 위해 상기 한 쌍의 하단 선택 전도체 재료 층들, 상기 복수의 전도체 재료 층들, 및 상기 복수의 절연 재료 층들을 반복적으로 에칭하는 단계를 포함하는, 방법.
  12. 제8항에 있어서, 상기 복수의 전도체 층들 및 상기 복수의 절연 층들을 형성하는 단계는:
    상기 한 쌍의 하단 선택 전도체 재료 층들 상에 제1 복수의 전도체 재료 층들 및 제1 복수의 절연 재료 층들을 교대로 퇴적하는 단계; 및
    상기 제1 복수의 전도체 재료 층들, 상기 제1 복수의 절연 재료 층들, 및 상기 한 쌍의 하단 선택 전도체 재료 층들을 통해 상기 기판 내로 수직 방향을 따라 연장되는 제1 채널 홀을 형성하는 단계 - 상기 제1 채널 홀은 상기 수평 방향에 수직인 다른 수평 방향을 따라 상기 하단 선택 구조로부터 이격되어 있음 -;
    상기 기판을 노출시키기 위해 상기 제1 채널 홀의 하단에서 리세스 에칭을 수행하는 단계;
    상기 제1 채널 홀의 하단을 충전하고 상기 제1 채널 홀의 하단에 에피택셜 부분을 형성하기 위해 반도체 재료의 에피택셜 퇴적을 수행하는 단계 - 상기 에피택셜 부분의 상단 표면은 상기 한 쌍의 하단 선택 전도체 재료 층들 위의 하단 절연 층의 상단 표면과 하단 표면 사이에 있음 -;
    상기 제1 채널 홀을 충전하기 위해 희생 구조를 형성하는 단계;
    상기 제1 복수의 전도체 재료 층들, 상기 복수의 절연 재료 층들, 및 상기 희생 구조들 위에 인터리빙된 제2 복수의 전도체 재료 층들 및 제2 복수의 절연 재료 층들을 형성하는 단계; 및
    상기 기판 상에 상기 한 쌍의 하단 선택 전도체 층들 위에 인터리빙된 상기 제1 복수의 전도체 층들, 상기 제1 복수의 절연 층들, 상기 제2 복수의 전도체 층들, 및 상기 제2 복수의 절연 층들의 계단 구조를 형성하기 위해 상기 한 쌍의 하단 선택 전도체 재료 층들, 상기 제1 복수의 전도체 재료 층들, 상기 제1 복수의 절연 재료 층들, 상기 제2 복수의 전도체 재료 층들, 상기 제2 복수의 절연 재료들을 반복적으로 에칭하는 단계를 포함하는, 방법.
  13. 제12항에 있어서, 상기 복수의 채널 구조를 형성하는 단계는:
    수직 방향을 따라 각각의 제1 채널 홀과 정렬된 제2 채널 홀을 형성하는 단계 - 상기 제2 채널 홀은 상기 제2 복수의 전도체 재료 층들 및 상기 제2 복수의 절연 재료 층들, 상기 제2 복수의 전도체 층들, 및 상기 제2 복수의 절연 층들 위에 유전체 캡 층을 통해 수직 방향을 따라 연장함 -, 및 각각의 제1 채널 홀 및 각각의 희생 구조를 노출시키는 단계;
    상기 에피택셜 부분을 노출시키기 위해 상기 제1 채널 홀에서 희생 구조를 제거하는 단계 - 상기 제1 채널 홀 및 상기 제2 채널 홀은 채널 홀을 형성함 -; 및
    상기 채널 홀을 충전하기 위해 채널 형성 구조를 형성하는 단계 및 반도체 채널의 상단 표면이 상기 유전체 캡 층의 상단 표면과 하단 표면 사이에 있도록 반도체 채널을 형성하기 위해 상기 채널 형성 구조 상에 리세스 에칭을 수행하는 단계를 포함하는, 방법.
  14. 제13항에 있어서, 상기 제1 상단 선택 구조를 형성하는 단계는:
    상기 유전체 캡 층의 상단 표면으로부터 상기 한 쌍의 상단 선택 전도체 층들 아래의 제1 절연 층으로 수직 방향을 따라 그리고 수평 방향을 따라 연장되는 제1 상단 개구를 형성하기 위해 유전체 캡 층을 패터닝하는 단계 - 상기 제1 상단 개구는 수직 방향을 따라 상기 하단 선택 구조와 정렬됨 -; 및
    상기 제1 상단 개구를 충전하기 위해 유전체 재료를 퇴적하는 단계 - 상기 유전체 재료는 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물 중 적어도 하나를 포함함 - 를 포함하는, 방법.
  15. 제14항에 있어서, 상기 제1 상단 선택 구조를 형성하는 동일한 공정에 의해 각각의 메모리 블록에 적어도 하나의 제2 상단 선택 구조를 형성하는 단계를 더 포함하고, 상기 적어도 하나의 제2 상단 선택 구조는,
    제1 상단 개구가 형성되고 있는 동일한 패터닝 공정으로 각각의 메모리 블록에 적어도 하나의 제2 상단 개구를 형성하기 위해 유전체 캡 층을 패터닝하는 것 - 상기 적어도 하나의 제2 상단 개구는 상기 유전체 캡 층의 상단 표면으로부터 상기 제1 절연 층으로 수직 방향을 따라 그리고 수평 방향을 따라 연장됨 -; 및
    상기 제1 상단 개구가 유전체 재료로 충전되고 있을 때 상기 적어도 하나의 제2 상단 개구를 충전하고 상기 적어도 하나의 제2 상단 선택 구조를 형성하기 위해 유전체 재료를 퇴적하는 것에 의해 형성되고,
    상기 적어도 하나의 제2 상단 선택 구조는 각각의 메모리 블록을 복수의 메모리 핑거들로 분할하고 각각의 상단 선택 전도체 층을 복수의 상단 선택 전도체 서브층들로 분할하고, 상기 복수의 상단 선택 전도체 서브층들의 각각은 각각의 메모리 핑거에 대응하는, 방법.
  16. 3차원(3D) 메모리 디바이스를 형성하는 방법이며,
    수평 방향을 따라 연장되고 기판 위의 하단 전도체 층을 한 쌍의 하단 선택 전도체 층들로 분할하는 하단 선택 구조를 형성하는 단계;
    상기 한 쌍의 하단 선택 전도체 층들 및 상기 하단 선택 구조 상에 인터리빙된 복수의 전도체 층들 및 복수의 절연 층들을 형성하는 단계;
    상기 한 쌍의 하단 선택 전도체 층들, 상기 복수의 전도체 층들, 및 상기 복수의 절연 층들을 통해 그리고 상기 기판 내로 수직 방향을 따라 연장되는 복수의 채널 구조들을 형성하는 단계 - 상기 복수의 채널 구조들은 상기 수평 방향에 수직인 다른 수평 방향을 따라 상기 하단 선택 구조의 각각의 측면 상에 대칭적으로 분포됨 -; 및
    상기 수평 방향을 따라 연장되고 상기 복수의 전도체 층들의 상단 전도체 층을 복수의 상단 선택 전도체 층들로 분할하는 복수의 상단 선택 구조들을 형성하는 단계 - 상기 상단 선택 구조들은 수직 방향을 따라 상기 하단 선택 구조와 정렬된 제1 상단 선택 구조, 및 다른 수평 방향을 따른 상기 제1 상단 선택 구조의 각각의 측면 상의 적어도 하나의 제2 상단 선택 구조를 포함함 - 를 포함하고,
    상기 제1 상단 선택 구조 및 상기 하단 선택 구조는 상기 복수의 채널 구조들 및 상기 복수의 전도체 층들에 의해 형성된 복수의 메모리 셀들을 한 쌍의 메모리 블록들로 분할하고,
    상기 제1 상단 선택 구조의 각각의 측면 상의 상기 적어도 하나의 제2 상단 구조는 각각의 메모리 블록을 복수의 메모리 핑거들로 분할하고,
    상기 하단 전도체 층을 형성하는 것은 상기 기판 위에 버퍼 산화물 층을 형성하는 것 및 상기 버퍼 산화물 층 상에 하단 전도체 재료 층을 형성하는 것을 포함하고,
    상기 하단 선택 구조를 형성하는 단계는,
    상기 하단 전도체 재료 층을 통해 그리고 상기 버퍼 산화물 층 내로 수직 방향을 따라 그리고 수평 방향을 따라 연장되는 하단 개구를 형성하기 위해 상기 하단 전도체 재료 층을 패터닝하는 단계; 및
    상기 하단 개구를 충전하기 위해 유전체 재료를 퇴적하는 단계를 포함하고,
    상기 하단 선택 구조의 하단 표면은 상기 버퍼 산화물 층의 상단 표면과 하단 표면 사이에 있는, 방법.
  17. 삭제
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  19. 제16항에 있어서, 상기 복수의 전도체 층들 및 상기 복수의 절연 층들을 형성하는 단계는:
    상기 한 쌍의 하단 선택 전도체 재료 층들 상에 제1 복수의 전도체 재료 층들 및 제1 복수의 절연 재료 층들을 교대로 퇴적하는 단계; 및
    상기 제1 복수의 전도체 재료 층들, 상기 제1 복수의 절연 재료 층들, 및 상기 한 쌍의 하단 선택 전도체 재료 층들을 통해 상기 기판 내로 수직 방향을 따라 연장되는 제1 채널 홀을 형성하는 단계 - 상기 제1 채널 홀은 상기 수평 방향에 수직인 다른 수평 방향을 따라 상기 하단 선택 구조로부터 이격되어 있음 -;
    상기 기판을 노출시키기 위해 상기 제1 채널 홀의 하단에서 리세스 에칭을 수행하는 단계;
    상기 제1 채널 홀의 하단을 충전하고 상기 제1 채널 홀의 하단에 에피택셜 부분을 형성하기 위해 반도체 재료의 에피택셜 퇴적을 수행하는 단계 - 상기 에피택셜 부분의 상단 표면은 상기 한 쌍의 하단 선택 전도체 재료 층들 위의 하단 절연 층의 상단 표면과 하단 표면 사이에 있음 -;
    상기 제1 채널 홀을 충전하기 위해 희생 구조를 형성하는 단계;
    상기 제1 복수의 전도체 재료 층들, 상기 복수의 절연 재료 층들, 및 상기 희생 구조들 위에 인터리빙된 제2 복수의 전도체 재료 층들 및 제2 복수의 절연 재료 층들을 형성하는 단계; 및
    상기 기판 상에 상기 한 쌍의 하단 선택 전도체 층들 위에 인터리빙된 상기 제1 복수의 전도체 층들, 상기 제1 복수의 절연 층들, 상기 제2 복수의 전도체 층들, 및 상기 제2 복수의 절연 층들의 계단 구조를 형성하기 위해 상기 한 쌍의 하단 선택 전도체 재료 층들, 상기 제1 복수의 전도체 재료 층들, 상기 제1 복수의 절연 재료 층들, 상기 제2 복수의 전도체 재료 층들, 상기 제2 복수의 절연 재료들을 반복적으로 에칭하는 단계를 포함하는, 방법.
  20. 제16항에 있어서, 상기 복수의 상단 선택 구조들을 형성하는 단계는:
    유전체 캡 층의 상단 표면으로부터 상기 한 쌍의 상단 선택 전도체 층들 아래의 제1 절연 층으로 수직 방향을 따라 그리고 수평 방향을 따라 각각 연장되는 복수의 상단 개구를 형성하기 위해 상기 상단 전도체 층 위의 상기 유전체 캡 층을 패터닝하는 단계 - 상기 복수의 상단 개구는 상기 하단 선택 구조와 정렬되는 제1 상단 개구 및 다른 수평 방향을 따른 상기 제1 상단 개구의 각각의 측면 상의 적어도 하나의 제2 상단 개구를 포함함 -; 및
    상기 복수의 상단 개구들을 충전하기 위해 유전체 재료를 퇴적하는 단계 - 상기 유전체 재료는 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물 중 적어도 하나를 포함함 - 를 포함하는, 방법.
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